KR102420148B1 - 반도체 패키지 - Google Patents

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KR102420148B1
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박기국
조형호
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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Abstract

반도체 패키지가 개시되어 있다. 개시된 반도체 패키지는 기판상에 실장된 램 칩과, 상기 디램 칩 상에 스택되며 재배선들을 구비하는 인터포저와, 상기 인터포저 상에 스택된 비휘발성 메모리 칩과, 상기 기판상에 실장되며 상기 비휘발성 메모리 칩을 제어하는 제어 회로부 및 상기 제어 회로부와 전기적으로 연결된 제1 패드들 및 제2 패드들을 구비하는 메모리 컨트롤러 칩과, 상기 비휘발성 메모리 칩의 본딩 패드들과 상기 재배선들을 전기적으로 연결하는 제1 전도성 연결부재들과, 상기 재배선들과 상기 제1 패드들을 전기적으로 연결하는 제2 전도성 연결부재들과, 상기 제2 패드들과 상기 기판을 전기적으로 연결하는 제3 전도성 연결부재들을 포함하며, 상기 메모리 컨트롤러 칩은 상기 비휘발성 메모리 칩에 비해서 상기 기판과 근접 배치되고, 상기 비휘발성 메모리 칩은 상기 제1 전도성 연결부재들, 상기 재배선들, 상기 제2 전도성 연결부재들, 상기 메모리 컨트롤러 칩 및 상기 제3 전도성 연결부재들을 통해서 상기 기판과 전기적으로 연결될 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 이종(異種)의 메모리 칩들을 구비하는 반도체 패키지에 관한 것이다.
서로 다른 종류의 메모리 칩들을 탑재하면서 고속 동작 특성을 갖는 반도체 패키지를 구현하기 위한 다양한 방법들이 연구되고 있다.
본 발명의 실시예들은 기판 설계의 자유도를 향상시킬 수 있고 신호 전달 능력 및 동작 속도를 향상시킬 수 있는 반도체 패키지를 제공할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 기판상에 실장된 디램 칩과, 상기 디램 칩 상에 스택되며 재배선들을 구비하는 인터포저와, 상기 인터포저 상에 스택된 비휘발성 메모리 칩과, 상기 기판상에 실장되며 상기 비휘발성 메모리 칩을 제어하는 제어 회로부 및 상기 제어 회로부와 전기적으로 연결된 제1 패드들 및 제2 패드들을 구비하는 메모리 컨트롤러 칩과, 상기 비휘발성 메모리 칩의 본딩 패드들과 상기 재배선들을 전기적으로 연결하는 제1 전도성 연결부재들과, 상기 재배선들과 상기 제1 패드들을 전기적으로 연결하는 제2 전도성 연결부재들과, 상기 제2 패드들과 상기 기판을 전기적으로 연결하는 제3 전도성 연결부재들을 포함하며, 상기 메모리 컨트롤러 칩은 상기 비휘성 메모리 칩에 비해서 상기 기판과 근접 배치되고, 상기 비휘발성 메모리 칩은 상기 제1 전도성 연결부재들, 상기 재배선들, 상기 제2 전도성 연결부재들, 상기 메모리 컨트롤러 칩 및 상기 제3 전도성 연결부재들을 통해서 상기 기판과 전기적으로 연결될 수 있다.
본 기술에 따르면, 기판 설계의 자유도를 향상시킬 수 있고, 신호 전달 능력 및 동작속도를 향상시킬 수 있는 반도체 패키지를 제시할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 A-A' 라인에 따른 단면도이다.
도 3은 기판 하부면에 형성된 제1 및 제2 외부 전극을 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 6은 도 5의 B-B' 라인에 따른 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 9는 도 8의 C-C' 라인에 따른 단면도이다.
도 10은 본 발명에 따른 반도체 패키지를 구비한 전자 시스템의 블록도이다.
도 11은 본 발명에 따른 반도체 패키지를 포함하는 메모리 카드의 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(10)는 기판(100), 디램(Dynamic RAM) 칩(200)들, 인터포저(300), 비휘발성 메모리 칩(400)들 및 메모리 컨트롤러 칩(500)을 포함할 수 있다. 그리고, 본 발명의 일 실시예에 따른 반도체 패키지(10)는 제1 내지 제4 전도성 연결부재(610,620,630,640)들 및 몰드부(700)를 더 포함할 수 있다. 이해를 돕기 위하여, 도 1에서는 몰드부(700)의 도시를 생략하였다.
각각의 디램 칩(200)들은 제1 회로부(미도시) 및 제1 본딩 패드(210)들을 포함할 수 있다.
제1 회로부는 메모리 셀 어레이 및 주변회로를 포함할 수 있다. 제1 회로부의 메모리 셀 어레이는 각각 하나의 트랜지스터(transistor)와 하나의 캐패시터(capacitor)로 이루어진 복수의 디램 셀들이 행과 열 방향으로 따라서 매트릭스 형태로 배열된 구조를 가질 수 있다.
제1 회로부의 주변회로는 메모리 셀 어레이의 행 선택을 위한 로우 디코더, 메모리 셀 어레이의 열 선택을 위한 칼럼 디코더, 그리고 칼럼 디코더 및 로우 디코더의 동작을 제어하기 위한 제어 회로를 포함할 수 있다.
제1 본딩 패드(210)들은 외부와의 전기적인 연결을 위한 제1 회로부의 외부 접점으로, 각 디램 칩(200)들의 활성면에 배치될 수 있으며 제1 회로부와 전기적으로 연결될 수 있다. 제1 본딩 패드(210)들은 각 디램 칩(200)들의 활성면에 일측 가장자리를 따라서 배열될 수 있다. 즉, 디램 칩(200)들은 에지 패드 타입(edge-pad type)의 칩일 수 있다.
활성면과 대향하는 디램 칩(200)들의 비활성면 상에는 테이프 또는 수지 타입의 접착제로 이루어진 제1 접착부재(220)가 형성될 수 있고, 디램 칩(200)들은 제1 접착부재(220)를 매개로 기판(200)의 상부면 상에 스택될 수 있다.
본 실시예에서, 디램 칩(200)들은 측면이 상호 정렬되도록 버티컬(vertical)하게 스택된다. 비록, 본 실시예에서는 디램 칩(200)들이 버티컬하게 스택된 경우를 도시 및 설명하였으나, 디램 칩(200)들은 제1 본딩 패드(210)들이 위치하는 일측 가장자리가 좌, 우 양측으로 노출되도록 지그재그(zig zag) 형태로 스택될 수도 있고, 제1 본딩 패드(210)들이 위치하는 일측 가장자리가 계단 형태로 노출되도록 단계적으로 오프셋(off-set)될 수도 있다.
비록, 본 실시예에서는 디램 칩(200)이 복수개인 경우를 나타내었으나, 본 발명은 이에 한정되지 않으며 디램 칩(200)이 적어도 하나 이상인 모든 경우를 포함할 수 있다.
디램 칩(200)들은 기판(100)에 전기적으로 연결될 수 있으며, 기판(100)을 통해서 외부의 호스트(host)와 전기적으로 연결될 수 있다. 디램 칩(200)들과 기판(100)간 전기적인 연결 구조는 후술되는 설명을 통해 명백해질 것이다.
인터포저(300)는 재배선(310)들을 포함할 수 있다. 재배선(310)들은 인터포저(300)의 상부면에 배치될 수 있다. 각각의 재배선(310)들은 제1 재배선 패드(311), 제2 재배선 패드(312), 그리고 제1 재배선 패드(311)와 제2 재배선 패드(312)를 연결하는 재배선 라인(313)을 포함할 수 있다. 인터포저(300)의 상부면 상에는 제1 및 제2 재배선 패드(311,312)들을 노출하고 재배선 라인(313)들을 덮는 솔더레지스트(320)가 형성될 수 있다.
인터포저(300)의 하부면 상에는 테이프 또는 수지 타입의 접착제로 이루어진 제2 접착부재(330)가 형성될 수 있으며, 인터포저(300)는 제2 접착부재(330)를 매개로 최상부 디램 칩(200) 상에 부착될 수 있다.
인터포저(300) 상에는 비휘발성 메모리 칩(400)들이 스택될 수 있다.
비휘발성 메모리 칩(400)들은 제2 회로부(미도시) 및 제2 본딩 패드(410)을 포함할 수 있다.
제2 회로부는 메모리 셀 어레이 및 주변회로를 포함할 수 있다. 비휘발성 메모리 칩(400)은 낸드 플래시 칩일 수 있고, 제2 회로부에 포함된 메모리 셀 어레이는 복수의 셀 스트링(cell string)을 포함할 수 있다. 셀 스트링은 직렬로 연결된 비휘발성 메모리 셀들의 단위로, 하나의 셀 스트링에 포함된 비휘발성 메모리 셀들은 동일한 선택 트랜지스터에 의해 선택될 수 있다.
제2 회로부에 포함된 주변회로는 메모리 셀 어레이의 워드라인 선택을 위한 행 디코더 및 비트라인 선택을 위한 페이지 버퍼(page buffer)를 포함할 수 있다. 페이지 버퍼는 동작 모드에 따라서 기입 드라이버로서 또는 감지증폭기로서 동작할 수 있다. 프로그램 동작시 페이지 버퍼는 메모리 셀 어레이의 비트라인으로 프로그램될 데이터에 대응하는 전압을 전달할 수 있다. 읽기 동작시 페이지 버퍼는 선택된 메모리 셀에 저장된 데이터를 비트라인을 통해서 감지할 수 있다. 소거 동작시 페이지 버퍼는 메모리 셀 어레이의 비트라인을 플로팅시킬 수 있다.
제2 본딩 패드(410)들은 외부와의 전기적인 연결을 위한 제2 회로부의 외부 접점으로, 각 비휘발성 메모리 칩(400)들의 활성면에 배치될 수 있으며 제2 회로부와 전기적으로 연결될 수 있다. 제2 본딩 패드(410)들은 각 비휘발성 메모리 칩(400)들의 활성면에 일측 가장자리를 따라서 배열될 수 있다. 즉, 비휘발성 메모리 칩(400)들은 에지 패드 타입의 칩일 수 있다.
활성면과 대향하는 비휘발성 메모리 칩(400)들의 비활성면 상에는 테이프 또는 수지 타입의 접착제로 이루어진 제3 접착부재(420)가 형성될 수 있다. 비휘발성 메모리 칩(400)들은 제2 본딩 패드(410)들이 위치하는 일측 가장자리가 인터포저(300)의 재배선(310)들과 가깝게 배치되도록 제3 접착부재(420)를 매개로 인터포저(300) 상에 스택될 수 있다. 비휘발성 메모리 칩(400)들은 제2 본딩 패드(410)들이 위치하는 일측 가장자리가 계단 형태로 노출되도록 단계적으로 오프셋 정렬될 수 있다.
비록, 본 실시예에서는 비휘발성 메모리 칩(400)들이 복수개인 경우를 나타내었으나, 본 발명은 이에 한정되지 않으며 비휘발성 메모리 칩(400)이 적어도 하나 이상인 모든 경우를 포함한다.
메모리 컨트롤러 칩(500)은 비휘발성 메모리 칩(400)들을 제어하는데 필요한 트랜지스터, 저항, 캐패시터 및 퓨즈 등의 개별 소자들이 상호 전기적으로 접속된 집적회로로 이루어진 제어 회로부(미도시)를 구비할 수 있다.
메모리 컨트롤러 칩(500)은 기판(100)과 전기적으로 연결되며, 기판(100)을 통해서 외부의 호스트와 전기적으로 연결될 수 있다. 메모리 컨트롤러 칩(500)은 기판(100)을 통해서 호스트로부터 제어 신호를 수신하며, 호스트로부터의 제어신호에 응답하여 비휘발성 메모리 칩(400)들을 제어할 수 있다. 즉, 메모리 컨트롤러 칩(500)은 호스트로부터의 기입/독출/소거 요청에 응답하여 비휘발성 메모리 칩(400)들에 데이터를 저장하거나 저장된 데이터를 독출해내거나 데이터를 소거하도록 비휘발성 메모리 칩(400)들을 컨트롤할 수 있다. 메모리 컨트롤러 칩(500)과 기판(100)간 전기적인 연결 구조는 후술되는 설명을 통해 명백해질 것이다.
메모리 컨트롤러 칩(500)은 활성면에 제3 본딩 패드들(510,520)을 구비할 수 있다. 제3 본딩 패드들(510,520)은 제1 패드(510)들 및 제2 패드(520)들을 포함할 수 있다. 제1 패드(510)들은 비휘발성 메모리 칩(400)들과의 전기적인 연결을 위한 제어 회로부의 외부 접점일 수 있고, 제2 패드(520)들은 기판(100)과의 전기적인 연결을 위한 제어 회로부의 외부 접점일 수 있다.
활성면과 대향하는 메모리 컨트롤러 칩(500)의 비활성면 상에는 테이프 또는 수지 타입의 접착제로 이루어진 제4 접착부재(530)가 형성될 수 있고, 메모리 컨트롤러 칩(500)은 제4 접착부재(530)를 매개로 기판(100)의 상부면 상에 부착될 수 있다. 따라서, 메모리 컨트롤러 칩(500)은 비휘발성 메모리 칩(400)들에 비해서 기판(100)에 근접 배치되며, 메모리 컨트롤러 칩(500)의 제3 본딩 패드들(510,520)과 기판(100)간 거리는 비휘발성 메모리 칩(400)들의 제2 본딩 패드(410)들과 기판(100)간 거리에 비해 짧다.
메모리 컨트롤러 칩(500)은 제1 패드(510)들이 위치하는 그 일측 가장자리가 제2 본딩 패드(410)들이 위치하는 비휘발성 메모리 칩(400)들의 일측 가장자리를 향하도록 배치될 수 있다.
인터포저(300)의 재배선(310)들은 제2 본딩 패드(410)들이 위치하는 비휘발성 메모리 칩(400)들의 일측 가장자리와 제1 패드(510)들이 위치하는 메모리 컨트롤러 칩(500)의 일측 가장자리 사이에 배치될 수 있다. 재배선(310)들의 제1 재배선 패드(311)들은 비휘발성 메모리 칩(400)들의 제2 본딩 패드(410)들과 상대적으로 가깝게 배치되고, 재배선(310)들의 제2 재배선 패드(312)들은 메모리 컨트롤러 칩(500)의 제1 패드(511)들과 상대적으로 가깝게 배치될 수 있다.
기판(100)은 세라믹 기판(Ceramic Substrate), 유리 기판(Glass Substrate), 인쇄회로기판(Printed Circuit Board) 또는 인터포저 기판(Interposer Substrate) 중에서 선택된 어느 하나일 수 있다. 또는, 기판(100)은 액티브 웨이퍼(Active Wafer)로 형성될 수도 있다.
기판(100)은 상부면에 디램 칩(200)들과 전기적으로 연결되는 제1 본딩 핑거(110)들 및 메모리 컨트롤러 칩(500)과 전기적으로 연결되는 제2 본딩 핑거(120)들을 구비할 수 있다.
기판(100)은 하부면에 복수의 외부 전극들(141,142)을 구비할 수 있다. 외부 전극들(141,142)은 제1 외부전극(141)들 및 제2 외부전극(142)들을 포함할 수 있다. 그리고, 기판(100)은 제1 본딩 핑거(110)들과 제1 외부전극(141)들간을 전기적으로 연결하는 제1 내부 배선(161)들과, 제2 본딩 핑거(120)들과 제2 외부 전극(142)들간을 전기적으로 연결하는 제2 내부 배선(162)들을 포함할 수 있다.
제1 및 제2 외부 전극들(141,142) 상에는 외부접속단자(150)들이 형성될 수 있다. 외부접속단자(150)들은 솔더볼(solder ball), 전도성 범프(conductive bump), 전도성 포스트(conductive post) 또는 이들의 조합을 포함할 수 있다. 도 1 및 도 2에 도시된 실시예에서는 외부접속단자(150)로 솔더볼이 사용된 경우를 나타내었다.
반도체 패키지(10)는 외부접속단자(150)들을 매개로 외부 장치, 예컨대 외부의 시스템 기판이나 메인 보드 상에 실장될 수 있으며, 시스템 기판이나 메인 보드를 통해서 호스트와 전기적으로 연결되어 호스트의 요청에 따라서 동작할 수 있다.
비휘발성 메모리 칩(400)들의 제2 본딩 패드(410)들은 제1 전도성 연결부재(610)들을 통해서 인터포저(300)의 제1 재배선 패드(311)들과 전기적으로 연결될 수 있다. 제1 전도성 연결부재(610)들은 전도성 와이어를 포함할 수 있다. 도시된 바와 같이, 제1 전도성 연결부재(610)들 각각은 비휘발성 메모리 칩(400)들의 제2 본딩 패드(410)들을 순차적으로 연결하고, 다시 최하부 비휘발성 메모리 칩(400)의 제2 본딩 패드(410)와 인터포저(300)의 제1 재배선 패드(311)를 연결할 수 있다.
인터포저(300)의 제2 재배선 패드(312)들은 제2 전도성 연결부재(620)들을 통해서 메모리 컨트롤러 칩(500)의 제1 패드(510)들과 전기적으로 연결될 수 있다. 제2 전도성 연결부재(620)들은 전도성 와이어를 포함할 수 있다.
메모리 컨트롤러 칩(500)의 제2 패드(520)들은 제3 전도성 연결부재(630)들을 통해서 기판(100)의 제2 본딩 핑거(120)들과 전기적으로 연결될 수 있다. 제3 전도성 연결부재(630)들은 전도성 와이어를 포함할 수 있다.
디램 칩(200)들의 제1 본딩 패드(210)들은 제4 전도성 연결부재(640)들을 통해서 기판(100)의 제1 본딩 핑거(110)들과 전기적으로 연결될 수 있다. 제4 전도성 연결부재(640)들은 전도성 와이어를 포함할 수 있다. 제4 전도성 연결부재(640)들은 디램 칩(200)들과 기판(100)간에 신호를 전달하는 역할을 수행하는 제1 전기적 경로를 제공할 수 있다. 디램 칩(200)들간을 부착하는 제1 접착부재(220)는 와이어의 침투(penetration) 및/또는 경화(hardening)가 가능한 물질로 구성될 수 있다. 예컨대, 제1 접착부재(220)는 PST(Penetrate spacer tape) 등의 열경화성 접착부재로 구성될 수 있다. 제4 전도성 연결부재(640)들의 일부분은 제1 접착부재(220)를 관통 또는 통과할 수 있다.
몰드부(700)는 기판(100)의 상부면 상에 디램 칩(200)들, 인터포저(300), 비휘발성 메모리 칩(400)들, 메모리 컨트롤러 칩(500) 및 제1 내지 제4 전도성 연결부재(610,620,630,640)들을 감싸도록 형성될 수 있다. 몰드부(700)는 필러(filler)를 갖는 에폭시 레진(epoxy resin), 필러를 갖는 에폭시 아크릴(epoxy acrylate), 필러를 갖는 폴리머(polymer)와 같은 고분자 합성 물질(polymer composite material) 중 하나 또는 둘 이상으로 구성될 수 있다.
비휘발성 메모리 칩(400)들은 제1 전도성 연결부재(610)들, 재배선(310)들, 제2 전도성 연결부재(620)들, 메모리 컨트롤러 칩(500), 제3 전도성 연결부재(630)들을 통해서 기판(100)에 전기적으로 연결될 수 있다. 제1 전도성 연결부재(610)들, 재배선(310)들, 제2 전도성 연결부재(620)들, 메모리 컨트롤러 칩(500), 제3 전도성 연결부재(630)들은 비휘발성 메모리 칩(400)들과 기판(100) 사이에 신호, 예컨대 데이터 신호를 전달하는 역할을 수행하는 제2 전기적 경로를 제공할 수 있다.
비휘발성 메모리 칩(400)들과 기판(100)간 전기적 경로(제2 전기적 경로)의 길이는 디램 칩(200)들과 기판(100)간 전기적 경로(제1 전기적 경로)의 길이보다 상대적으로 길 수 있다. 따라서, 반도체 패키지(10)의 동작 속도는 제2 전기적 경로의 길이에 의해 결정될 수 있으며, 반도체 패키지(10)의 동작 속도를 향상시키기 위해서는 제2 전기적 경로의 길이를 단축시킬 필요가 있다.
전술한 바와 같이, 비휘발성 메모리 칩(400)들은 메모리 컨트롤러 칩(300)을 경유하여 기판(100)에 전기적으로 연결된다. 따라서, 메모리 컨트롤러 칩(300)과 기판(100)간 전기적 경로의 길이를 줄이면 제2 전기적 경로의 길이를 줄일 수 있다.
본 실시예에서는, 메모리 컨트롤러 칩(500)이 비휘발성 메모리 칩(400)들 상에 배치되지 않고 기판(100) 상에 배치되므로, 메모리 컨트롤러 칩(500)이 비휘발성 메모리 칩(400)들 상에 배치되는 경우와 비교하여, 메모리 컨트로러 칩(500)과 기판(100)간 전기적 경로의 길이를 줄일 수 있다. 따라서, 제2 전기적 경로의 길이가 단축되게 되므로 반도체 패키지(10)의 동작 속도를 향상시킬 수 있다.
한편, 기판(100)의 제1 외부 전극(141)들은 제1 내부 배선(161)들, 제1 본딩 핑거(110)들 및 제4 전도성 연결부재(640)들을 통해서 디램 칩(200)들과 전기적으로 연결될 수 있다. 즉, 기판(100)의 제1 외부 전극(141)들은 외부 장치와 디램 칩(200)간 전기적인 연결을 위한 반도체 패키지(10)의 외부 전극일 수 있다.
기판(100)의 제2 외부 전극(142)들은 제2 내부 배선(162)들, 제2 본딩 핑거(120)들 및 제3 전도성 연결부재(630)들을 통해서 메모리 컨트롤러 칩(500)과 전기적으로 연결될 수 있다. 즉, 기판(100)의 제2 외부 전극(142)들은 외부 장치와 메모리 컨트롤러 칩(500)간 전기적인 연결을 위한 반도체 패키지(10)의 외부 전극일 수 있다.
도 3은 기판(100)의 하부면을 도시한 평면도로, 기판(100)의 하부면 전역(全域)에 걸쳐 다수의 제1 외부 전극(141)들 및 제2 외부 전극(142)들이 배치되는 것을 확인할 수 있다.
이처럼, 제1 외부 전극(141)들 및 제2 외부 전극(142)들의 개수가 많고, 제1 외부 전극(141)들 및 제2 외부 전극(142)들이 기판(100)의 하부면 전역에 걸쳐 배치되므로, 제1 외부 전극(141)들과 제1 본딩 핑거(110)들간을 전기적으로 연결하는 제1 내부 배선(161)들 및 제2 외부 전극(142)들과 제2 본딩 핑거(120)들 간을 전기적으로 연결하는 제2 내부 배선(162)들도 기판(100) 전역에 걸쳐서 배치될 것이다. 따라서, 제1 내부 배선(161)들 및 제2 내부 배선(162)들이 차지하는 공간으로 인해 설계 마진이 부족하게 되어, 기판(100)에 비휘발성 메모리 칩(400)들과 메모리 컨트롤러 칩(500) 간을 연결하는 내부 배선을 형성하는 것이 용이하지 않다. 기판(100)에 비휘발성 메모리 칩(400)들과 메모리 컨트롤러 칩(500)간을 연결하는 내부 배선들을 형성하게 되면, 기판(100)에 형성되는 내부 배선의 개수가 과도하게 많아지게 되어 내부 배선의 설계 자유도가 저하되고, 이에 따라 내부 배선들의 길이가 길어져 신호 무결성(signal integrity)이 떨어지고, 동작 속도가 저하될 수 있다.
본 실시예에서, 비휘발성 메모리 칩(400)들은 제1 전도성 연결부재(610)들, 재배선(310)들, 제2 전도성 연결부재(620)들, 메모리 컨트롤러 칩(500) 및 제4 전도성 연결부재(640)들로 이루어진 제2 전기적 경로를 통해서 기판(100)에 전기적으로 연결된다. 상기 제2 전기적 경로는 기판(100)을 경유하지 않는다. 즉, 비휘발성 메모리 칩(400)들은 기판(100)을 거치지 않고 메모리 컨트롤러 칩(500)에 전기적으로 연결된다. 따라서, 기판(100)은 비휘발성 메모리 칩(400)들과 메모리 컨트롤러 칩(500)간을 전기적으로 연결하는 역할을 하는 어떠한 내부 배선도 필요로 하지 않는다. 따라서, 기판(100)에 형성되는 내부 배선의 개수는, 기판(100)에 비휘발성 메모리 칩(400)들과 메모리 컨트롤러 칩(500)간을 연결하는 내부 배선을 형성하는 경우와 비교하여, 현저히 감소될 수 있다.
그러므로, 기판(100)에 형성되는 다른 내부 배선들, 예컨대 제1 내부 배선(161)들 및 제2 내부 배선(162)들의 설계 자유도를 향상시킬 수 있으며, 제1 내부 배선(161)들 및 제2 내부 배선(161)들의 설계를 최적화하여 디램 칩(200)들과 외부 호스트간 신호 전달 능력, 메모리 컨트롤러 칩(500)과 외부 호스트간 신호 전달 능력을 향상시킬 수 있다.
또한, 제2 전기적 경로가 기판(100)을 경유하지 않으므로 기판(100)에 형성되는 제1 및 제2 내부 배선들(161,162)로 인한 설계 제약에서 벗어나 제2 전기적 경로 설계를 최적화하여 제2 전기적 경로의 길이를 단축시킬 수 있다. 본 실시예에서는, 제1 패드(510)들이 위치하는 메모리 컨트롤러 칩(500)의 일측 가장자리가 제2 본딩 패드(410)들이 위치하는 비휘발성 메모리 칩(400)들의 일측 가장자리를 향하도록 메모리 컨트롤러 칩(500)을 배치하고, 재배선(310)들이 제2 본딩 패드(410)들이 위치하는 비휘발성 메모리 칩(400)들의 일측 가장자리와 제1 패드(510)들이 위치하는 메모리 컨트롤러 칩(500)의 일측 가장자리 사이에 배치되도록 함으로써 제1 전도성 연결부재(610)들, 재배선(310)들 및 제2 전도성 연결부재(620)들의 길이를 최소화할 수 있다. 따라서, 제2 전기적 경로의 길이가 단축되어 신호 무결성이 향상되고 반도체 패키지(10)의 동작 속도가 향상될 수 있다.
본 발명은 도 1 및 도 2를 참조로 한 실시예에 의해 한정되지 않고 다양한 형태로 변경 가능하며, 변경 가능한 실시예들은 도 4 내지 도 9를 참조로 후술될 것이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지(20)를 도시한 단면도이고, 도 5는 본 발명의 일 실시예에 따른 반도체 패키지(30)를 도시한 평면도이고, 도 6은 도 5의 B-B' 라인에 따른 단면도이고, 도 7은 본 발명의 일 실시예에 따른 반도체 패키지(40)를 도시한 단면도이다. 도 8은 본 발명의 일 실시예에 따른 반도체 패키지(50)를 도시한 평면도이고, 도 9는 도 8의 C-C' 라인에 따른 단면도이다.
도 4 내지 도 9를 참조로 하여 설명되는 실시예들에서는, 앞서 도 1 및 도 2를 참조로 하여 설명된 실시예의 구성요소와 실질적으로 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하고, 동일한 부분에 대한 중복된 설명을 생략하기로 한다.
도 4를 참조하면, 기판(100), 디램 칩(200)들, 인터포저(300), 비휘발성 메모리 칩(400)들, 메모리 컨트롤러 칩(500) 및 몰드부(700)는 카드형 패키지 또는 메인 보드 탑재형 패키지의 형태를 가질 수 있다. 예를 들면, 반도체 패키지(20)는 도 2에 도시된 외부접속단자(150)들이 생략된 구조를 가질 수 있다.
도 5 및 도 6을 참조하면, 인터포저(300)는 디램 칩(200)들의 측면보다 돌출된 오버행부(OP)를 가질 수 있다.
구체적으로, 디램 칩(200)들은 인터포저(300)보다 작은 폭을 가질 수 있고, 인터포저(300)의 일단부는 디램 칩(200)들의 측면보다 돌출되어 오버행부(OP)를 구성할 수 있다.
메모리 컨트롤러 칩(500)은 일부분이 인터포저(300)의 오버행부(OP)와 중첩되도록 배치될 수 있다. 예컨대, 메모리 컨트롤러 칩(500)은 제1 패드(510)들이 위치하는 일측 가장자리를 제외한 나머지 부분이 인터포저(300)의 오버행부(OP)와 중첩되도록 배치될 수 있다. 메모리 컨트롤러 칩(500)의 제2 패드(520)들은 인터포저(300)의 오버행부(OP) 하부에 배치되며, 메모리 컨트롤러 칩(500)의 제2 패드(520)들과 기판(100)의 제2 본딩 핑거(120)들을 전기적으로 연결하는 제3 전도성 연결부재(630)들도 인터포저(300)의 오버행부(OP) 하부에 배치된다.
본 실시예에 따르면, 메모리 컨트롤러 칩(500)의 일부분이 인터포저(300)의 오버행부(OP)와 중첩되므로 반도체 패키지(30)의 크기를 현저히 감소시킬 수 있다. 또한, 본 실시예에 따르면 제3 전도성 연결부재(630)들이 인터포저(300)의 오버행부(OP) 하부에 배치되므로 제3 전도성 연결부재(630)들로 인한 패키지 사이즈 증가를 억제시킬 수 있다.
도 7을 참조하면, 제3 전도성 연결부재(630)들은 범프로 구성될 수 있다. 제3 전도성 연결부재(630)들은 메모리 컨틀롤러 칩(500)의 활성면 상에 제2 패드(520)들과 전기적으로 연결되도록 형성될 수 있다.
메모리 컨트롤러 칩(500)은 제3 전도성 연결부재(630)들을 매개로 기판(100)의 제2 본딩 패드(120)들 상에 플립칩 본딩(flip chip bonding) 방식으로 실장될 수 있다.
활성면과 대향하는 메모리 컨트롤러 칩(500)의 비활성면 상에는 추가 패드(550)가 형성될 수 있고, 메모리 컨트롤러 칩(500)에는 비활성면으로부터 메모리 컨트롤러 칩(500)을 관통하여 제1 패드(510)와 추가 패드(550)를 전기적으로 연결하는 관통 전극(560)이 형성될 수 있다. 그리고, 메모리 컨트롤러 칩(500)과 기판(100) 사이에는 언더필 부재(570)가 충진될 수 있다.
도 8 및 도 9를 참조하면, 인터포저(300)의 재배선(310)들 각각은 라인형 패드로 구성될 수 있다.
재배선(310)들을 구성하는 라인형 패드들의 일단부는 비휘발성 메모리 칩(400)들의 제2 본딩 패드(410)들과 상대적으로 가깝게 배치되고, 일단부와 대향하는 라인형 패드들의 타단부는 메모리 컨트롤러 칩(500)의 제1 패드(510)들과 상대적으로 가깝게 배치될 수 있다. 인터포저(300)의 상부면에는 재배선(310)들을 노출하는 솔더레지스트(320)가 형성될 수 있다.
전술한 반도체 패키지는 다양한 반도체 장치들 및 패키지 모듈들에 적용될 수 있다.
도 10을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 전자 시스템(710)에 적용될 수 있다. 전자 시스템(710)은 컨트롤러(711), 입출력부(712) 및 메모리(713)를 포함할 수 있다. 컨트롤러(711), 입출력부(712) 및 메모리(713)는 데이터 이동하는 경로를 제공하는 버스(718)를 통해서 상호 커플링될 수 있다.
예컨데, 컨트롤러(711)는 적어도 하나의 마이크로 프로세서, 적어도 하나의 디지털 시그날 프로세서, 적어도 하나의 마이크로 컨트롤러 및 이러한 컴포넌트들과 동일한 기능을 수행할 수 있는 로직 회로 중 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 본 발명의 실시예들에 따른 반도체 패키지들 중 적어도 하나 이상을 포함할 수 있다. 입출력부(712)는 키패드, 키보드, 디스플레이 장치, 터치 스크린 등으로부터 선택된 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 데이터 저장을 위한 장치로, 데이터 또는/및 컨트롤러(711) 등에 의해 실행된 커멘드(command)를 저장할 수 있다.
메모리(713)는 DRAM과 같은 휘발성 메모리 장치 또는/및 플래시 메모리와 같은 비휘발성 메모리 장치를 포함할 수 있다. 예컨데, 플래시 메모리는 이동 단말기 또는 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 장착될 수 있다. 플래시 메모리는 SSD(Solid State Disk)로 구성될 수 있다. 이 경우, 전자 시스템(710)은 플래시 메모리 시스템에 많은 양의 데이터를 안정적으로 저장할 수 있다.
전자 시스템(710)은 통신망과 데이터를 송수신할 수 있도록 설정된 인터페이스(714)를 더 포함할 수 있다. 인터페이스(714)는 유선 또는 무선 형태를 가질 수 있다. 예컨데, 인터페이스(714)는 인테나, 유선 트랜시버(transceiver) 또는 무선 트랜시버를 포함할 수 있다.
전자 시스템(710)은 모바일 시스템, 퍼스널 컴퓨터, 산업용 컴퓨터 또는 다양한 기능들을 수행하는 로직 시스템으로 이해될 수 있다. 예컨데, 모바일 시스템은 PDA(Personal Digital Assistant), 포터블 컴퓨터(portable computer), 테블릿 컴퓨터(tablet computer), 모바일 폰(mobile phone), 스마트 폰(smart phone), 무선 전화, 랩탑 컴퓨터(laptop computer), 메모리 카드(memory card), 디지털 음악 시스템, 정보 송수신 시스템 중 어느 하나일 수 있다.
전자 시스템(710)이 무선 통신을 수행할 수 있는 장치인 경우, 전자 시스템(710)은 CDMA(Code Division Multiple access), GSM(global system for mobile communications), NADC(north American digital cellular), E-TDMA(enhanced-time division multiple access), WCDAM(wideband code division multiple access), CDMA2000, LTE(long term evolution) and Wibro(wireless broadband Internet)와 같은 통신 시스템에 사용될 수 있다.
도 11을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 메모리 카드(800)의 형태로 제공될 수 있다. 예컨데, 메모리 카드(800)는 비휘발성 메모리 장치와 같은 메모리(810) 및 메모리 컨트롤러(820)를 포함할 수 있다. 메모리(810) 및 메모리 컨트롤러(820)은 데이터를 저장하거나 저장된 데이터를 독출할 수 있다.
메모리(810)는 본 발명의 실시예들에 따른 반도체 패키지가 적용된 비휘발성 메모리 장치들 중 어느 하나 이상을 포함할 수 있고, 메모리 컨트롤러(820)는 호스트(830)로부터의 기입/독출 요청에 응답하여 저장된 데이터를 독출해내거나 데이터를 저장하도록 메모리(810)를 컨트롤한다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
200: 디램 칩
400: 비휘발성 메모리 칩
500: 메모리 컨트롤러 반도체 칩
300: 인터포저
310: 재배선
610,620,630,640: 제1 내지 제 4 전도성 연결부재
700: 몰드부

Claims (16)

  1. 기판상에 실장된 디램 칩;
    상기 디램 칩 상에 스택되며 재배선들을 구비하는 인터포저;
    상기 인터포저 상에 스택된 비휘발성 메모리 칩;
    상기 기판상에 실장되며 상기 비휘발성 메모리 칩을 제어하는 제어 회로부 및 상기 제어 회로부와 전기적으로 연결된 제1 패드들 및 제2 패드들을 구비하는 메모리 컨트롤러 칩;
    상기 비휘발성 메모리 칩의 본딩 패드들과 상기 재배선들을 전기적으로 연결하는 제1 전도성 연결부재들;
    상기 재배선들과 상기 제1 패드들을 전기적으로 연결하는 제2 전도성 연결부재들;및
    상기 제2 패드들과 상기 기판을 전기적으로 연결하는 제3 전도성 연결부재들;을 포함하며,
    상기 메모리 컨트롤러 칩은 상기 비휘발성 메모리 칩에 비해서 상기 기판과 근접 배치되고, 상기 비휘발성 메모리 칩은 상기 제1 전도성 연결부재들, 상기 재배선들, 상기 제2 전도성 연결부재들, 상기 메모리 컨트롤러 칩 및 상기 제3 전도성 연결부재들을 통해서 상기 기판에 전기적으로 연결된 반도체 패키지.
  2. 제1 항에 있어서, 상기 비휘발성 메모리 칩은 낸드 플래시 칩을 포함하하는 반도체 패키지.
  3. 제1 항에 있어서, 상기 재배선들은 상기 인터포저의 상부면에 배치되며,
    상기 재배선들 각각은 상기 제1 전도성 연결부재가 연결되는 제1 재배선 패드;
    상기 제2 전도성 연결부재가 연결되는 제2 재배선 패드;및
    상기 제1 재배선 패드와 상기 제2 재배선 패드를 연결하는 재배선 라인;을 포함하는 반도체 패키지.
  4. 제3 항에 있어서, 상기 인터포저의 상부면 상에 상기 제1 재배선 패드들 및 상기 제2 재배선 패드들을 노출하고 상기 재배선 라인들을 덮도록 형성된 솔더레지스트를 더 포함하는 반도체 패키지.
  5. 제1 항에 있어서, 상기 재배선들은 일단부에 상기 제1 전도성 연결부재들이 각각 연결되고 상기 일단부와 대향하는 타단부에 상기 제2 전도성 연결부재들이 각각 연결된 라인형 패드를 포함하는 반도체 패키지.
  6. 제5 항에 있어서, 상기 인터포저의 상부면 상에 상기 라인형 패드를 노출하도록 형성된 솔더레지스트를 더 포함하는 반도체 패키지.
  7. 제1 항에 있어서, 상기 제1, 제2, 제3 전도성 연결부재들은 전도성 와이어를 포함하는 반도체 패키지.
  8. 제1 항에 있어서, 상기 기판은,
    상기 디램 칩 및 상기 메모리 컨트롤러 칩이 실장된 상기 기판의 상부면에 형성되며 상기 디램 칩의 본딩 패드들과 전기적으로 연결된 제1 본딩 핑거들;
    상기 기판의 상부면에 형성되며 상기 제2 패드들과 전기적으로 연결된 제2 본딩 핑거들;
    상기 상부면과 대향하는 상기 기판의 하부면에 형성되며 상기 제1 본딩 핑거들과 전기적으로 연결된 제1 외부 전극들;
    상기 기판의 하부면에 형성되며 상기 제2 본딩 핑거들과 전기적으로 연결된 제2 외부 전극들;
    상기 제1 본딩 핑거들과 상기 제1 외부 전극들을 전기적으로 연결하는 제1 내부 배선들;및
    상기 제2 본딩 핑거들과 상기 제2 외부 전극들을 전기적으로 연결하는 제2 내부 배선들;을 포함하는 반도체 패키지.
  9. 제8 항에 있어서, 상기 디램 칩의 본딩 패드들과 상기 제1 본딩 핑거들을 전기적으로 연결하는 제4 전도성 연결부재들;을 더 포함하는 반도체 패키지.
  10. 제9 항에 있어서, 상기 제4 전도성 연결부재들은 전도성 와이어를 포함하는 반도체 패키지.
  11. 제8 항에 있어서, 상기 제3 전도성 연결부재들은 범프들을 포함하는 반도체 패키지.
  12. 제11 항에 있어서, 상기 범프들은 상기 제1 패드들 및 상기 제2 패드들이 위치하는 상기 메모리 컨트롤러 칩의 활성면 상에 상기 제2 패드들과 전기적으로 연결되도록 형성되며, 상기 메모리 컨트롤러 칩은 상기 범프들을 매개로 상기 제1 본딩 핑거들 상에 실장되는 반도체 패키지.
  13. 제12 항에 있어서, 상기 메모리 컨트롤러 칩은 상기 활성면과 대향하는 비활성면 상에 형성된 추가 패드들;및
    상기 메모리 컨트롤러 칩을 관통하여 상기 추가 패드들과 상기 제1 패드들을 전기적으로 연결하는 관통 전극들;을 더 포함하는 반도체 패키지.
  14. 제1 항에 있어서, 상기 인터포저는 상기 디램 칩의 측면보다 돌출된 오버행부를 구비하고, 상기 메모리 컨트롤러 칩은 적어도 일부분이 상기 오버행부와 중첩되도록 배치된 반도체 패키지.
  15. 제1 항에 있어서, 상기 인터포저는 상기 디램 칩의 측면보다 돌출된 오버행부를 구비하고, 상기 제3 전도성 연결부재는 상기 오버행부의 하부에 배치된 반도체 패키지.
  16. 제1 항에 있어서, 상기 기판은 상기 비휘발성 메모리 칩과 상기 메모리 컨트롤러 칩 사이를 전기적으로 연결하는 내부 배선을 포함하지 않는 반도체 패키지.
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