KR20100109243A - 반도체 패키지 - Google Patents

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KR20100109243A
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semiconductor chip
semiconductor
substrate
bonding
chip
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김경만
강인구
이지현
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삼성전자주식회사
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Abstract

반도체 패키지가 제공된다. 기판이 제공되고, 제 1 반도체칩은 상기 기판의 제 1 부분 상에 적층된다. 제 2 반도체칩은 상기 기판의 상기 제 1 부분과 다른 제 2 부분 상에 적층된다. 적어도 하나의 제 1 본딩 와이어는 상기 제 1 반도체칩 및 상기 제 2 반도체칩을 연결한다. 적어도 하나의 제 2 본딩 와이어는 상기 제 1 반도체칩 및 상기 기판을 연결하고, 상기 적어도 하나의 제 1 본딩 와이어와 전기적으로 연결된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 소자에 관한 것이고, 특히 복수의 반도체칩들을 실장하고 있는 반도체 패키지에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 반도체칩들의 고집적화 및 단일 패키지화가 요구되고 있다. 하지만, 반도체칩들의 고집적화는 집적 기술의 한계로 인해서 어려워지고 있고 막대한 비용 증대를 수반하고 있다. 따라서 복수의 반도체칩들을 하나의 패키지로 구현한 멀티-칩 타입의 반도체 패키지가 고려되고 있다.
하지만, 이러한 멀티-칩 타입의 반도체 패키지에서 신호 전달 경로가 길어지게 되고, 이에 따라 전기 저항 증가로 소자의 성능 저하가 생길 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 신호 전달 경로를 줄여 성능을 개선할 수 있는 반도체 패키지를 제공하는 데 있다.
하지만 전술한 본 발명의 기술적 과제는 예시적으로 제시된 것이고, 본 발명 이 이에 제한되지는 않는다.
본 발명의 일 형태에 따른 반도체 패키지가 제공된다. 기판이 제공된다. 제 1 반도체칩은 상기 기판의 제 1 부분 상에 적층된다. 제 2 반도체칩은 상기 기판의 상기 제 1 부분과 다른 제 2 부분 상에 적층된다. 적어도 하나의 제 1 본딩 와이어는 상기 제 1 반도체칩 및 상기 제 2 반도체칩을 연결한다. 적어도 하나의 제 2 본딩 와이어는 상기 제 1 반도체칩 및 상기 기판을 연결하고, 상기 적어도 하나의 제 1 본딩 와이어와 전기적으로 연결된다.
상기 반도체 패키지의 일 예에 따르면, 상기 제 1 반도체칩은 적어도 하나의 제 1 전극 패드를 포함하고, 상기 제 2 반도체칩은 적어도 하나의 제 2 전극 패드를 포함하고, 상기 적어도 하나의 제 1 본딩 와이어는 상기 적어도 하나의 제 1 전극 패드 및 상기 적어도 하나의 제 2 전극 패드를 연결할 수 있다.
상기 반도체 패키지의 다른 예에 따르면, 상기 제 1 반도체칩 상에 서로 적층된 복수의 제 3 반도체칩들을 포함하고, 상기 복수의 제 3 반도체칩들은 상기 제 1 반도체칩과 전기적으로 연결될 수 있다. 나아가, 복수의 제 3 본딩 와이어들은 상기 복수의 제 3 반도체칩들 및 상기 제 1 반도체칩을 연결할 수 있다.
상기 반도체 패키지의 다른 예에 따르면, 제 4 반도체칩이 상기 기판 상의 상기 제 1 반도체칩의 위 또는 아래에 적층되고, 적어도 하나의 제 4 본딩 와이어가 상기 제 4 반도체칩 및 상기 기판을 연결할 수 있다.
상기 반도체 패키지의 다른 예에 따르면, 상기 제 1 반도체칩은 메모리칩이 고, 상기 제 2 반도체칩은 상기 메모리칩을 제어하는 로직칩일 수 있다.
본 발명의 다른 형태에 따른 반도체 패키지가 제공된다. 복수의 본딩 핑거들을 포함하는 기판이 제공된다. 제 1 반도체칩은 상기 기판의 제 1 부분 상에 부착되고, 복수의 제 1 전극 패드들을 포함할 수 있다. 제 2 반도체칩은 상기 기판의 상기 제 1 부분과 다른 제 2 부분 상에 부착되고, 복수의 제 2 전극 패드들을 갖는다. 복수의 제 1 본딩 와이어들은 상기 복수의 제 1 전극 패드들 및 상기 복수의 제 2 전극 패드들을 연결한다. 복수의 제 2 본딩 와이어들은 상기 복수의 제 1 전극 패드들 및 상기 복수의 본딩 핑거들을 연결한다. 상기 제 1 반도체칩의 신호는 상기 복수의 제 1 본딩 와이어들 및 상기 복수의 제 2 본딩 와이어들을 거쳐서 상기 기판으로 전달된다.
본 발명의 실시예들에 따른 적층 패키지에 따르면, 제 1 반도체칩의 신호는 기판을 거치지 않고 제 2 반도체칩에 직접 전달될 수 있다. 제 2 반도체는 기판과 신호를 서로 주고받을 수 있다. 따라서 기판을 통해서 제 1 반도체칩의 신호를 제 2 반도체칩에 전달하는 경우에 비해서, 그 신호 전달 경로를 크게 줄일 수 있다. 이에 따라, 신호 전달을 위한 전기적인 저항이 감소하여, 반도체 패키지의 성능이 향상될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 평면도이다. 도 2는 도 1의 반도체 패키지의 단면도이다.
도 1 및 도 2를 참조하면, 기판(110)이 제공된다. 예를 들어, 기판(110)은 인쇄회로기판, 플레서블 기판, 테이프 기판 등 다양한 종류의 기판을 포함할 수 있다. 기판(110)은 그 상면 상에 본딩 핑거들(104)을 포함하고 그리고/또는 그 하면 상에 범프 패드들(102)을 포함할 수 있다. 범프 패드들(102) 상에는 도전성 범프들(115)이 부착될 수 있다. 예를 들어, 도전서 범프들(115)은 솔더볼들을 포함할 수 있다. 도전성 본딩 핑거들(104), 범프 패드들(102) 및 도전성 범프들(115)의 수 및 배치는 예시적으로 도시되었고, 반도체 패키지의 종류 및 용량에 따라서 적절하게 선택될 수 있다.
제 1 반도체칩(130)은 기판(110)의 제 1 부분 상에 적층될 수 있다. 예를 들어, 제 1 반도체칩(130)은 접착 부재(125)를 개재하여 기판(110)의 제 1 부분 상에 부착될 수 있다. 제 2 반도체칩(140)은 기판(110)의 제 1 부분과는 다른 제 2 부분 상에 적층될 수 있다. 예를 들어, 제 2 반도체칩(140)은 접착 부재(135)를 개재하여 기판(110)의 제 2 부분 상에 부착될 수 있다. 예컨대, 제 1 반도체칩(130) 및 제 2 반도체칩(140)은 기판(110) 상의 서로 다른 영역들 상에 서로 인접하게 배치 될 수 있다.
제 1 반도체칩(130)은 그 상면 상에 제 1 전극 패드들(132)을 포함할 수 있다. 제 1 전극 패드들(132)은 배선 구조를 통해서 제 1 반도체칩(130)의 내부 회로 와 연결될 수 있다. 제 2 반도체칩(140)은 그 상면 상에 제 2 전극 패드들(142)을 포함할 수 있다. 제 2 전극 패드들(142)은 배선 구조를 통해서 제 2 반도체칩(140)의 내부 회로와 연결될 수 있다. 제 1 전극 패드들(132) 및 제 2 전극 패드들(142)은 제 1 반도체칩(130) 및 제 2 반도체칩(140)의 신호 전달을 위한 터미널들로 이용될 수 있다. 제 1 전극 패드들(132) 및 제 2 전극 패드들(142)의 수 및 배치는 예시적으로 도시되었고, 반도체 패키지의 종류 및 용량에 따라서 적절하게 선택될 수 있다.
제 1 본딩 와이어들(135)은 제 1 반도체칩(130) 및 제 2 반도체칩(140)을 연결할 수 있다. 예를 들어, 제 1 본딩 와이어들(135)은 제 1 전극 패드들(132) 및 제 2 전극 패드들(142)을 와이어 본딩법을 이용하여 직접 연결할 수 있다. 제 2 본딩 와이어들(145)은 제 2 반도체칩(140) 및 기판(110)을 연결할 수 있다. 예를 들어, 제 2 본딩 와이어들(145)은 제 2 전극 패드들(142) 및 본딩 핑거들(104)을 와이어 본딩법을 이용하여 직접 연결할 수 있다. 제 1 본딩 와이어들(135) 및 제 2 본딩 와이어들(145)의 수 및 배치는 예시적으로 도시되었고, 반도체 패키지의 종류 및 용량에 따라서 적절하게 선택될 수 있다.
이에 따르면, 제 1 반도체칩(130)의 신호는 기판(110)을 거치지 않고 제 1 본딩 와이어들(135)을 통해서 제 2 반도체칩(140)에 직접 전달될 수 있다. 따라서 기판(110)을 통해서 제 1 반도체칩(130)의 신호를 제 2 반도체칩(140)에 전달하는 경우에 비해서, 신호 전달 경로를 크게 줄일 수 있다. 이에 따라, 신호 전달을 위한 전기적인 저항이 감소하여, 반도체 패키지의 성능이 향상될 수 있다.
제 2 반도체칩(140)의 신호는 제 2 본딩 와이어들(145)을 통해서 기판(110)에 전달될 수 있다. 기판(110)은 제 2 반도체칩(140)으로부터 전달된 신호를 도전성 범프들(115)을 통해서 외부 제품과 주고받을 수 있다. 제 2 반도체칩(140)으로부터 기판(110)까지의 신호 전달 경로가 화살표로 도시되었다.
몰딩 부재(150)는 제 1 반도체칩(130), 제 2 반도체칩(140), 제 1 본딩 와이어들(135) 및 제 2 본딩 와이어들(145)을 덮도록 기판(110) 상에 형성될 수 있다. 예를 들어, 몰딩 부재(150)는 에폭시 몰딩 수지(epoxy molding compound)를 포함할 수 있다.
예를 들어, 제 1 반도체칩(130)은 메모리칩이고, 제 2 반도체칩(140)은 메모리칩을 제어하기 위한 로직칩일 수 있다. 메모리칩은 다양한 형태의 메모리 소자, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이러한 반도체 패키지는 내장형 메모리 카드로 이용될 수 있다. 이 경우 제 2 반도체칩(140)은 제 1 반도체칩(130)을 제어하기 위한 컨트롤러가 될 수 있다. 내장 메모리 카드는 외장 메모리 카드와는 달리 슬롯을 필요로 하지 않기 때문에 소형의 모바일 기기에 이용될 수 있다. 또한, 내장 메모리 카드는 제품 디자인 측면에서도 유연성을 갖고 있어서, 고객 친화형 솔루션이 될 수 있다.
한편, 이 실시예의 변형된 예에서, 제 1 반도체칩(130) 및 제 2 반도체칩(140)이 모두 메모리칩일 수도 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 평면도이다. 이 실시예에 따른 반도체 패키지는 도 1의 반도체 패키지를 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 3을 참조하면, 제 2 반도체칩(140a)은 제 2 전극 패드들(142a)에 부가하여 재배선 패드들(144)을 더 포함할 수 있다. 재배선 라인들(143)은 제 2 전극 패드들(142a) 및 재배선 패드들(144)을 서로 연결할 수 있다. 재배선 라인들(143)은 제 2 전극 패드들(142a)의 위치를 재배선 패드들(144)의 위치로 이동하는 역할을 할 수 있다. 따라서 기판(110) 상의 본딩 핑거들(104)에 인접하게 재배선 패드들(144)을 배치할 수 있다. 제 2 본딩 와이어들(145a)은 재배선 패드들(144) 및 본딩 핑거들(104)을 연결할 수 있다. 이에 따라, 재배선 패드들(144)을 본딩 핑거들(104)에 인접하게 배치함으로서, 제 2 본딩 와이어들(145a)의 배치를 단순화시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1 및 도 2의 반도체 패키지를 참조할 수 있고, 중복된 설명은 생략된다.
도 4를 참조하면, 제 1 반도체칩(130) 상에 복수의 제 3 반도체칩들(220, 230, 240)이 서로 적층될 수 있다. 예를 들어, 제 3 반도체칩들(220)은 제 1 반도체칩(130) 상에 오프셋 배치를 갖도록 적층될 수 있다. 제 1 반도체칩(130) 및 제 3 반도체칩들(220, 230, 240)은 제 3 본딩 와이어들(225, 235, 245)을 통해서 인접하는 둘끼리 계단식으로 서로 연결될 수 있다. 예를 들어, 제 3 본딩 와이어(225)는 제 1 반도체칩(130) 및 제 3 반도체칩(220)을 연결할 수 있다. 제 3 본딩 와이어(235)는 제 3 반도체칩들(220, 230)을 연결하고, 제 3 본딩 와이어(245)는 제 3 반도체칩들(230, 240)을 연결할 수 있다. 예를 들어, 제 1 반도체칩(130) 및 제 3 반도체칩들(220, 230, 240)은 동종 제품의 반도체칩일 수 있다.
이에 따라, 제 1 반도체칩들(130) 및 제 3 반도체칩들(220, 230, 240)로부터의 신호는 제 2 반도체칩(140)을 통해서 기판(110)으로 전송되거나 또는 기판(110)으로부터의 신호가 제 2 반도체칩(140)을 통해서 제 1 반도체칩들(130) 및 제 3 반도체칩들(220, 230, 240)로 전송될 수 있다.
이 실시예의 변형된 예에서, 제 2 반도체칩(140)은 도 3의 제 2 반도체칩(140a)으로 대체될 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1 및 도 2의 반도체 패키지를 참조할 수 있고, 중복된 설명은 생략된다.
도 5를 참조하면, 제 1 반도체칩(130) 상에 복수의 제 3 반도체칩들(220, 230, 240)이 서로 적층될 수 있다. 예를 들어, 제 3 반도체칩들(220)은 제 1 반도체칩(130) 상에 오프셋 배치를 갖도록 적층될 수 있다. 제 1 반도체칩(130)은 제 1 본딩 와이어(135)를 통해서 제 2 반도체칩(140)과 연결되고, 제 3 반도체칩들(220, 230, 240)은 제 3 본딩 와이어들(225a, 235a, 245a)을 통해서 각각 제 2 반도체 칩(140)과 연결될 수 있다. 예를 들어, 제 1 반도체칩(130) 및 제 3 반도체칩들(220, 230, 240)은 동종 제품 또는 이종 제품일 수 있다.
따라서 제 1 반도체칩들(130) 및 제 3 반도체칩들(220, 230, 240)로부터의 신호는 제 2 반도체칩(140)을 통해서 기판(110)으로 각각 전송되거나 또는 기판(110)으로부터의 신호가 제 2 반도체칩(140)을 통해서 제 1 반도체칩들(130) 및 제 3 반도체칩들(220, 230, 240)로 각각 전송될 수 있다.
이 실시예의 변형된 예에서, 제 2 반도체칩(140)은 도 3의 제 2 반도체칩(140a)으로 대체될 수도 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1 및 도 2의 반도체 패키지를 참조할 수 있고, 중복된 설명은 생략된다.
도 6을 참조하면, 제 1 반도체칩(130) 상에 복수의 제 3 반도체칩들(220, 230, 240)이 서로 적층될 수 있다. 제 1 반도체칩(130)은 제 1 본딩 와이어(135)를 통해서 제 2 반도체칩(140)과 연결될 수 있다. 제 3 반도체칩들(220, 230, 240)은 제 3 본딩 와이어들(235b, 245b)을 통해서 인접하는 둘 끼리 계단식으로 서로 연결되고, 제 3 반도체칩(220)은 제 3 본딩 와이어(225b)를 통해서 제 2 반도체칩(140)과 연결될 수 있다. 예를 들어, 제 3 반도체칩들(220, 230, 240)은 동종 제품일 수 있다. 제 1 반도체칩(130)과 제 3 반도체칩들(220, 230, 240)은 동종 제품 또는 이종 제품일 수 있다.
따라서 제 1 반도체칩들(130) 및 제 3 반도체칩들(220, 230, 240)로부터의 신호는 제 2 반도체칩(140)을 통해서 기판(110)으로 전송되거나 또는 기판(110)으로부터의 신호가 제 2 반도체칩(140)을 통해서 제 1 반도체칩들(130) 및 제 3 반도체칩들(220, 230, 240)로 전송될 수 있다.
이 실시예의 변형된 예에서, 제 2 반도체칩(140)은 도 3의 제 2 반도체칩(140a)으로 대체될 수도 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1 및 도 2의 반도체 패키지를 참조할 수 있고, 중복된 설명은 생략된다.
도 7을 참조하면, 제 1 반도체칩(130) 상에 복수의 제 3 반도체칩들(220, 230)이 적층되고, 제 3 반도체칩(230) 상에 제 4 반도체칩(310)이 적층될 수 있다. 예를 들어, 제 1 반도체칩(130), 제 3 반도체칩들(220, 230) 및 제 4 반도체칩(310)은 오프셋 적층 구조를 가질 수 있다.
제 1 반도체칩(130)은 제 1 본딩 와이어(135)를 통해서 제 2 반도체칩(140)과 연결될 수 있다. 제 3 반도체칩들(220, 230)은 제 3 본딩 와이어들(235c)을 통해서 서로 연결될 수 있다. 제 3 반도체칩(220)은 제 3 본딩 와이어(225c)를 통해서 제 2 반도체칩(140)과 연결될 수 있다. 제 4 반도체칩(310)은 제 4 본딩 와이어(315)를 통해서 기판(110)과 직접 연결될 수 있다. 예를 들어, 제 1 반도체칩(130) 및 제 3 반도체칩들(220, 230)은 동종 제품일 수 있다. 3 반도체칩들(220, 230) 및 제 4 반도체칩은 동종 제품 또는 이종 제품일 수 있다.
따라서 제 1 반도체칩들(130) 및 제 3 반도체칩들(220, 230)로부터의 신호는 제 2 반도체칩(140)을 통해서 기판(110)으로 전송될 수 있다. 반면, 제 4 반도체칩(310)의 신호는 기판(110)으로 바로 전송되거나 또는 기판(110)을 통해서 제 2 반도체칩(140)으로 전송될 수 있다.
이 실시예의 변형된 예에서, 제 2 반도체칩(140)은 도 3의 제 2 반도체칩(140a)으로 대체될 수도 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1 및 도 2의 반도체 패키지를 참조할 수 있고, 중복된 설명은 생략된다.
도 8을 참조하면, 제 1 반도체칩(130) 상에 복수의 제 3 반도체칩들(220, 230, 240)이 적층되고, 제 1 반도체칩(130) 아래 및 기판(110) 상에 제 4 반도체칩(320)이 적층될 수 있다. 예를 들어, 제 1 반도체칩(130), 제 3 반도체칩들(220, 230) 및 제 4 반도체칩(310)은 일 방향 또는 양방향 오프셋 적층 구조를 가질 수 있다.
제 1 반도체칩(130)은 제 1 본딩 와이어(135)를 통해서 제 2 반도체칩(140)과 연결될 수 있다. 제 1 반도체칩(130) 및 제 3 반도체칩들(220, 230, 240)은 제 3 본딩 와이어들(225d, 235d, 245d)을 통해서 계단식으로 연결될 수 있다. 제 4 반도체칩(320)은 제 4 본딩 와이어(325)를 통해서 기판(110)과 직접 연결될 수 있다. 예를 들어, 제 1 반도체칩(130) 및 제 3 반도체칩들(220, 230, 240)은 동종 제품일 수 있다. 3 반도체칩들(220, 230, 240) 및 제 4 반도체칩(320)은 동종 제품 또는 이종 제품일 수 있다.
제 1 반도체칩(130) 및 제 3 반도체칩들(220, 230, 240)로부터의 신호는 제 2 반도체칩(140)을 통해서 기판(110)으로 전송될 수 있다. 반면, 제 4 반도체칩(320)의 신호는 기판(110)으로 바로 전송되거나 또는 기판(110)을 통해서 제 2 반도체칩(140)으로 전송될 수 있다.
이 실시예의 변형된 예에서, 제 2 반도체칩(140)은 도 3의 제 2 반도체칩(140a)으로 대체될 수도 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 평면도이다. 이 실시예에 다른 반도체 패키지는 도 1 및 도 2의 반도체 패키지를 참조할 수 있고, 따라서 중복된 설명은 생략된다.
도 9를 참조하면, 기판(110)은 도 2의 도전성 범프들(115) 대신에 도전성 핀들(160)을 포함할 수 있다. 핀들(160)은 기판(160)의 가장자리에 배치될 수 있다. 이 실시예에 따른 반도체 패키지는 카드 타입으로 슬롯에 삽입될 수 있고, 따라서 외장형 메모리 카드로 이용될 수 있다.
도 10은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 10을 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 메모리부(520)를 포함할 수 있고, 이들은 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리부(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리부(520)는 도 1 내지 도 9의 반도체 패키지의 적어도 하나를 포함할 수 있다.
예를 들어, 이러한 전자 시스템(500)은 메모리부(520)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 평면도이고;
도 2는 도 1의 반도체 패키지의 단면도이고;
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 평면도이고;
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 평면도이고;
도 10은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.

Claims (10)

  1. 기판;
    상기 기판의 제 1 부분 상에 적층된 제 1 반도체칩;
    상기 기판의 상기 제 1 부분과 다른 제 2 부분 상에 적층된 제 2 반도체칩;
    상기 제 1 반도체칩 및 상기 제 2 반도체칩을 연결하는 적어도 하나의 제 1 본딩 와이어; 및
    상기 제 1 반도체칩 및 상기 기판을 연결하고, 상기 적어도 하나의 제 1 본딩 와이어와 전기적으로 연결된 적어도 하나의 제 2 본딩 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제 1 반도체칩은 적어도 하나의 제 1 전극 패드를 포함하고, 상기 제 2 반도체칩은 적어도 하나의 제 2 전극 패드를 포함하고, 상기 적어도 하나의 제 1 본딩 와이어는 상기 적어도 하나의 제 1 전극 패드 및 상기 적어도 하나의 제 2 전극 패드를 연결하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 기판은 적어도 하나의 본딩 핑거를 포함하고, 상기 적어도 하나의 제 2 본딩 와이어는 상기 적어도 하나의 본딩 핑거 및 상기 적어도 하나의 제 2 전극 패드를 연결하는 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 제 2 반도체칩은 적어도 하나의 재배선 패드 및 상기 적어도 하나의 제 2 전극 패드 및 상기 적어도 하나의 재배선 패드를 연결하는 적어도 하나의 재배선 라인을 더 포함하고,
    상기 기판은 적어도 하나의 본딩 핑거를 포함하고, 상기 적어도 하나의 제 2 본딩 와이어는 상기 적어도 하나의 본딩 핑거 및 상기 적어도 하나의 재배선 패드를 연결하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제 1 반도체칩 상에 서로 적층된 복수의 제 3 반도체칩들을 포함하고, 상기 복수의 제 3 반도체칩들은 상기 제 1 반도체칩과 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 복수의 제 3 반도체칩들 및 상기 제 1 반도체칩을 연결하는 복수의 제 3 본딩 와이어들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 5 항에 있어서, 상기 복수의 제 3 반도체칩들의 인접하는 각 둘은 계단식으로 서로 연결되고, 최하부의 제 3 반도체칩은 상기 제 1 반도체칩과 연결된 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 기판 상의 상기 제 1 반도체칩의 위 또는 아래에 적층된 제 4 반도체칩; 및
    상기 제 4 반도체칩 및 상기 기판을 연결하는 적어도 하나의 제 4 본딩 와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항 내지 제 8 항의 어느 한 항에 있어서, 상기 제 1 반도체칩은 메모리칩이고, 상기 제 2 반도체칩은 상기 메모리칩을 제어하는 로직칩인 것을 특징으로 하는 반도체 패키지.
  10. 복수의 본딩 핑거들을 포함하는 기판;
    상기 기판의 제 1 부분 상에 적층되고, 복수의 제 1 전극 패드들을 포함하는 제 1 반도체칩;
    상기 기판의 상기 제 1 부분과 다른 제 2 부분 상에 적층되고, 복수의 제 2 전극 패드들을 갖는 제 2 반도체칩;
    상기 복수의 제 1 전극 패드들 및 상기 복수의 제 2 전극 패드들을 연결하는 복수의 제 1 본딩 와이어들; 및
    상기 복수의 제 1 전극 패드들 및 상기 복수의 본딩 핑거들을 연결하는 복수의 제 2 본딩 와이어들을 포함하고,
    상기 제 1 반도체칩의 신호는 상기 복수의 제 1 본딩 와이어들 및 상기 복수의 제 2 본딩 와이어들을 거쳐서 상기 기판으로 전달되는 것을 특징으로 하는 반도 체 패키지.
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