KR102365682B1 - 반도체 패키지 - Google Patents

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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명의 기술적 사상에 따른 반도체 패키지는, 패키지 기판, 패키지 기판의 제1 영역 상에 실장된 프로세서 칩, 패키지 기판의 제1 영역과 이격된 제2 영역 상에 실장된 복수의 메모리 칩들, 패키지 기판의 제1 영역 및 제2 영역 사이의 제3 영역 상에 실장된 신호 전송 장치, 및 복수의 메모리 칩들과 신호 전송 장치를 연결하는 복수의 제1 본딩 와이어들을 포함하되, 신호 전송 장치는 상면부에 제1 본딩 와이어와 연결되는 상부 패드, 몸체부에 상부 패드와 연결되는 관통 전극, 및 하면부에 관통 전극과 연결되는 하부 패드를 포함하고, 하부 패드는 패키지 기판과 본딩 볼로 연결된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 보다 상세하게는, 프로세서 칩 및 메모리 칩을 포함하는 시스템 인 패키지(System in Package)에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 전자 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여 이에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 고용량의 데이터를 처리할 것이 요구되고 있다. 이러한 반도체 패키지에 실장되는 반도체 칩들의 고집적화 및 단일 패키지화가 요구되고 있다. 이에 따라, 한정적인 반도체 패키지의 구조 내에 반도체 칩들을 효율적으로 배치하기 위해서 시스템 인 패키지(System in Package)가 적용되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 한정적인 반도체 패키지의 구조 내에 반도체 칩들을 효율적으로 배치하기 위한 시스템 인 패키지(System in Package)를 제공하는 것에 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판의 제1 영역 상에 실장된 프로세서 칩; 상기 패키지 기판의 상기 제1 영역과 이격된 제2 영역 상에 실장된 복수의 메모리 칩들; 상기 패키지 기판의 상기 제1 영역 및 상기 제2 영역 사이의 제3 영역 상에 실장된 신호 전송 장치; 및 상기 복수의 메모리 칩들과 상기 신호 전송 장치를 연결하는 복수의 제1 본딩 와이어들;을 포함하되, 상기 신호 전송 장치는 상면부에 상기 제1 본딩 와이어와 연결되는 상부 패드; 몸체부에 상기 상부 패드와 연결되는 관통 전극; 및 하면부에 상기 관통 전극과 연결되는 하부 패드;를 포함하고, 상기 하부 패드는 상기 패키지 기판과 본딩 볼로 연결된다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 복수의 내부 배선들을 포함하는 패키지 기판; 상기 패키지 기판의 제1 영역 상에 실장된 프로세서 칩; 상기 패키지 기판의 상기 제1 영역과 이격된 제2 영역 상에 접착 부재를 사용하여 실장된 복수의 메모리 칩들; 상기 패키지 기판의 상기 제1 영역 및 상기 제2 영역 사이의 제3 영역 상에 실장된 신호 전송 장치; 및 상기 복수의 메모리 칩들과 상기 신호 전송 장치를 연결하는 복수의 제1 본딩 와이어들;을 포함하되, 상기 프로세서 칩 및 상기 신호 전송 장치는 상기 복수의 내부 배선들을 통하여 신호를 전송하고, 상기 복수의 메모리 칩들 및 상기 신호 전송 장치는 상기 복수의 제1 본딩 와이어들을 통하여 신호를 전송한다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 실장된 프로세서 칩; 상기 패키지 기판 상에 실장된 상호 간에 데이터 병합이 가능한 복수의 메모리 칩들; 상기 패키지 기판 상에 실장된 신호 전송 장치; 상기 복수의 메모리 칩들과 상기 신호 전송 장치를 연결하는 복수의 제1 본딩 와이어들; 및 서로 이격되어 배치되는, 상기 프로세서 칩, 상기 복수의 메모리 칩들, 및 상기 신호 전송 장치의 적어도 측면을 감싸는 몰딩 부재;를 포함하되, 상기 신호 전송 장치는 상면부에 상기 제1 본딩 와이어와 연결되는 상부 패드; 몸체부에 상기 상부 패드와 연결되는 관통 전극; 및 하면부에 상기 관통 전극과 연결되는 하부 패드;를 포함하고, 상기 하부 패드는 상기 패키지 기판과 본딩 볼로 연결된다.
본 발명의 기술적 사상에 따른 반도체 패키지는 반도체 칩들과는 별도의 신호 전송 장치를 이용하여 반도체 칩들 간의 통신 대역폭을 넓힐 수 있고, 다수의 입력/출력 패드들을 상대적으로 작은 공간에 배치할 수 있으므로, 한정적인 반도체 패키지의 구조 내에 반도체 칩들을 효율적으로 배치할 수 있는 시스템 인 패키지(System in Package)를 제공한다.
도 1a 내지 도 1d는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 4a 및 도 4b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 5a 및 도 5b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
본 명세서에서 특별한 언급이 없는 한, 평면적이라는 것은 패키지 기판의 주면에 대하여 평행한 면에 대한 면적을 의미하며, 두께라는 것은 패키지 기판의 주면에 대하여 수직 방향으로의 두께를 의미한다. 또한, 본 명세서에서 특별한 언급이 없는 한, 수직 방향 또는 수평 방향이란 패키지 기판의 주면에 대한 수직 방향과 수평 방향을 의미한다. 또한, 본 명세서에서 특별한 언급이 없는 한, 패키지 기판 상에 적층된 구성 요소의 상면이라는 것은 패키지 기판의 주면에 대한 반대면을 의미하고, 하면이라는 것은 패키지 기판의 주면을 향하는 면을 의미한다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 1a는 반도체 패키지(10)의 수직 단면도이고, 도 1b는 반도체 패키지(10)의 평면도이다. 도 1b에서 내부 구조가 명확하게 도시될 수 있도록 몰딩 부재(510)는 생략되었다.
도 1a 및 도 1b를 같이 참조하면, 반도체 패키지(10)는 패키지 기판(100), 상기 패키지 기판(100)의 하면에 형성된 외부 접속 단자(120), 상기 패키지 기판(100)의 상면의 제1 영역(101) 상에 실장된 프로세서 칩(200), 상기 패키지 기판(100)의 상면의 상기 제1 영역(101)과 이격된 제2 영역(102) 상에 실장된 복수의 메모리 칩들(210A, 220A, 230A, 240A), 상기 패키지 기판(100)의 상면의 상기 제1 영역(101) 및 상기 제2 영역(102) 사이의 제3 영역(103) 상에 본딩 볼(320)을 이용하여 실장된 신호 전송 장치(300A), 상기 복수의 메모리 칩들(210A, 220A, 230A, 240A)과 상기 신호 전송 장치(300A)를 연결하는 복수의 제1 본딩 와이어들(410), 및 몰딩 부재(510)를 포함한다.
패키지 기판(100)은 상면에 상부 기판 패드(111)를 가질 수 있으며, 패키지 기판(100)의 하면에 하부 기판 패드(112)를 가질 수 있다. 또한, 패키지 기판(100)은 내부 배선(110) 및 상기 상부 기판 패드(111)와 상기 하부 기판 패드(112)를 전기적으로 연결하는 기판 접속 비아(미도시)를 가질 수 있다. 상기 패키지 기판(100)은 인쇄회로기판(Printed Circuit Board)일 수 있다. 물론, 상기 패키지 기판(100)이 인쇄회로기판에 한정되는 것은 아니다.
패키지 기판(100)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 패키지 기판(100)은 예를 들어, FR4, Tetrafunctional epoxy, Polyphenylene ether, Epoxy/polyphenylene oxide, Bismaleimidetriazine, Thermount, Cyanate ester, Polyimide, 및 Liquid crystal polymer 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 또한, 상부 기판 패드(111), 하부 기판 패드(112), 내부 배선(110), 및 상기 기판 접속 비아는 예를 들어, 구리(Cu), 니켈(Ni), 알루미늄(Al), 또는 베릴륨 구리(beryllium copper)로 이루어질 수 있다.
프로세서 칩(200)은 마이크로프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서, 또는 시스템 온 칩(System on Chip) 등으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 상기 마이크로프로세서는 예를 들어, 싱글 코어 또는 멀티 코어를 포함할 수 있다.
복수의 메모리 칩들(210A, 220A, 230A, 240A)은 고대역폭 메모리(high bandwidth memory)를 포함할 수 있다. 일부 실시예들에서, 복수의 메모리 칩들(210A, 220A, 230A, 240A)은 휘발성 메모리 및/또는 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 예를 들어, DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)과 같이 현존하는 휘발성 메모리와 현재 개발 중인 휘발성 메모리를 포함할 수 있다. 또한, 상기 비휘발성 메모리는 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 나노 부유 게이트 메모리(nano floating gate memory), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리(molecular electronics memory), 또는 절연 저항 변화 메모리(insulator resistance change memory)와 같이 현존하는 비휘발성 메모리와 현재 개발 중인 비휘발성 메모리를 포함할 수 있다.
복수의 메모리 칩들(210A, 220A, 230A, 240A)을 구성하는 각각의 메모리 칩은 서로 대향하는 활성면(상면) 및 비활성면(하면)을 가지는 반도체 기판, 상기 활성면에 형성되는 메모리 소자, 및 상기 활성면에 형성되고 제1 본딩 와이어(410)에 연결되는 복수의 상부 메모리 본딩 패드들(211, 221, 231, 241) 중 하나를 포함할 수 있다.
다수의 개별 반도체 칩들을 하나의 패키지로 집적하는 시스템 인 패키지(System in Package)에서, 복수의 메모리 칩들(210A, 220A, 230A, 240A)의 개수는 반도체 패키지(10)의 용도에 따라 다를 수 있다. 본 발명의 기술적 사상은 복수의 메모리 칩들(210A, 220A, 230A, 240A)의 개수에 의해 구속되는 것은 아니다. 즉, 복수의 메모리 칩들(210A, 220A, 230A, 240A)이 더 많이 적층되어 있을 수도 있고, 더 적게 적층되어 있을 수도 있다.
복수의 메모리 칩들(210A, 220A, 230A, 240A)은 각각 복수의 접착 부재들(213, 223, 233, 243)을 통하여 패키지 기판(100) 상에, 그리고 복수의 메모리 칩들(210A, 220A, 230A, 240A) 서로 간에 접착되어 적층될 수 있다.
복수의 접착 부재들(213, 223, 233, 243)은 다이 어태치 필름(Die Attach Film)일 수 있다. 다이 어태치 필름은 무기질 접착제와 고분자 접착제로 구분될 수 있다. 고분자의 경우 크게 열경화성 수지와 열가소성 수지로 나눌 수 있으며, 상기 열경화성 수지의 경우 모노머(Monomer)가 가열 성형된 후 삼차원 망상 구조(Cross-link Structure)를 가지며 재가열하여도 연화되지 않는다. 이와 달리, 상기 열가소성 수지의 경우 가열에 의해서 가소성을 나타내는 수지로서 선형 고분자(Linear Polymer)의 구조를 갖는다. 또한, 이 두 가지 성분을 혼합시켜 만든 하이브리드 형도 있다.
신호 전송 장치(300A)는 베이스 기판(301) 및 상기 베이스 기판(301)에 형성된 도전성 구조를 포함할 수 있다. 베이스 기판(301)은 실리콘(Si), 예를 들어, 결정질 실리콘(Si), 다결정질 실리콘(Si), 또는 비정질 실리콘(Si)을 포함하는 실리콘 웨이퍼일 수 있다. 신호 전송 장치(300A)는 베이스 기판(301)의 상면부에 제1 본딩 와이어(410)와 연결되는 상부 패드(311), 베이스 기판(301)의 몸체부에 상기 상부 패드(311)와 연결되는 관통 전극(310), 및 베이스 기판(301)의 하면부에 상기 관통 전극(310)과 연결되는 하부 패드(도 1c의 312)를 포함할 수 있고, 상기 하부 패드(도 1c의 312)는 상기 패키지 기판(100)과 본딩 볼(320)로 연결될 수 있다.
또한, 신호 전송 장치(300A)는 패키지 기판(100)의 상면의 제1 영역(101) 및 제2 영역(102) 사이의 제3 영역(103) 상에 실장될 수 있다. 다시 말하면, 신호 전송 장치(300A)는 상기 프로세서 칩(200) 및 상기 복수의 메모리 칩들(210A, 220A, 230A, 240A)과 패키지 기판(100)의 서로 다른 영역들 상에 서로 이웃하게 배치될 수 있다.
일부 실시예들에서, 신호 전송 장치(300A)는 회로 영역(330)을 더 포함할 수 있고, 상기 회로 영역(330)에는 복수의 메모리 칩들(210A, 220A, 230A, 240A)의 캐패시턴스 로딩(capacitance loading)을 제어할 수 있는 버퍼 회로가 형성될 수 있다. 다른 실시예들에서, 상기 회로 영역(330)에는 트랜지스터, 다이오드, 커패시터, 및 저항체 중에서 선택된 적어도 하나를 포함하는 반도체 집적 회로가 형성될 수 있다. 상기 회로 영역(330)은 상기 상부 패드(311)들과 오버랩되어 존재할 수 있고, 경우에 따라, 상기 회로 영역(330)은 존재하지 않을 수도 있다.
반도체 패키지(10)를 평면도로 보았을 때, 상기 신호 전송 장치(300A)의 평면적은 상기 프로세서 칩(200)의 평면적 및 상기 복수의 메모리 칩들(210A, 220A, 230A, 240A)의 평면적 보다 작을 수 있다.
복수의 제1 본딩 와이어들(410)은 복수의 메모리 칩들(210A, 220A, 230A, 240A) 각각과 신호 전송 장치(300A)를 전기적으로 연결할 수 있다. 복수의 제1 본딩 와이어들(410)은 복수의 메모리 칩들(210A, 220A, 230A, 240A) 각각의 상부 메모리 본딩 패드(211, 221, 231, 241)와 신호 전송 장치(300A)의 상부 패드(311) 사이를 개별적으로 연결할 수 있다. 도면에서는 설명의 편의를 위하여, 복수의 제1 본딩 와이어들(410) 중 일부만을 도시하였다.
제1 본딩 와이어(410)는 금(Au), 은(Ag), 구리(Cu), 또는 알루미늄(Al) 중 적어도 하나를 포함하여 형성될 수 있다. 일부 실시예들에서, 제1 본딩 와이어(410)는 열 압착(thermo compression) 접속 및 초음파(ultra sonic) 접속 중 어느 하나의 방법에 의해 결속될 수 있으며, 열 압착 접속 및 초음파 접속 방법을 혼합한 열 음파(thermo sonic) 접속 방법에 의해 연결될 수도 있다.
몰딩 부재(510)는 프로세서 칩(200), 복수의 메모리 칩들(210A, 220A, 230A, 240A), 신호 전송 장치(300A), 및 제1 본딩 와이어(410)를 패키지 기판(100)의 상면에서 밀봉하여, 외부 환경으로부터 보호하는 역할을 수행할 수 있다.
몰딩 부재(510)는 주입 공정에 의하여 적절한 양의 몰딩 수지가 패키지 기판(100) 상에 주입되고, 경화 공정을 통해 반도체 패키지(10)의 외형을 형성한다. 필요에 따라 프레스와 같은 가압 공정에서 상기 몰딩 수지에 압력을 가하여 반도체 패키지(10)의 외형을 형성한다. 여기서, 상기 몰딩 수지 주입과 가압 사이의 지연시간, 주입되는 몰딩 수지의 양, 및 가압 온도/압력 등의 공정 조건은 몰딩 수지의 점도 등의 물리적 성질을 고려하여 설정할 수 있다. 일부 실시예들에서, 상기 몰딩 수지는 에폭시계(epoxy-group) 성형 수지 또는 폴리이미드계(polyimide-group) 성형 수지 등을 포함할 수 있다.
상기 몰딩 부재(510)는 프로세서 칩(200) 및 복수의 메모리 칩들(210A, 220A, 230A, 240A)을 충격 등과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 몰딩 부재(510)의 두께(510T)는 적어도 프로세서 칩(200)의 측면 및 복수의 메모리 칩들(210A, 220A, 230A, 240A)의 측면을 모두 감쌀 수 있도록 형성될 수 있다. 일부 실시예들에서, 상기 몰딩 부재(510)는 프로세서 칩(200)의 상면 및/또는 복수의 메모리 칩들(210A, 220A, 230A, 240A)의 상면을 감싸도록 형성될 수 있다. 다른 실시예들에서, 상기 몰딩 부재(510)는 프로세서 칩(200)의 상면 및/또는 복수의 메모리 칩들(210A, 220A, 230A, 240A)의 상면을 외부로 노출시키도록 형성될 수 있다.
상기 몰딩 부재(510)는 패키지 기판(100)을 모두 덮으므로, 상기 몰딩 부재(510)의 너비(510W)는 반도체 패키지(10)의 너비와 실질적으로 동일할 수 있다.
상기 복수의 메모리 칩들(210A, 220A, 230A, 240A)은 수직으로 정렬되고, 상기 복수의 제1 본딩 와이어들(410) 중 적어도 하나는 접착 부재들(223, 233, 243) 중 어느 하나의 내부를 통과하도록 형성될 수 있다. 이 경우, 복수의 메모리 칩들이 소정의 거리만큼 쉬프트(shift)되어 적층되는 반도체 패키지와 비교하여 상기 반도체 패키지(10)의 평면적은 상대적으로 작을 수 있으므로, 상기 몰딩 부재(510)의 너비(510W)는 줄어들 수 있다.
일반적인 반도체 패키지 구조에서, 프로세서 칩 및 복수의 메모리 칩들은 서로 이웃하게 배치되고 패키지 기판의 내부 배선을 통해 서로 간에 신호를 전송한다. 이 경우, 복수의 메모리 칩들과 패키지 기판의 내부 배선 간의 신호 전송 방식은 와이어 본딩 방식이 아닌 실리콘 관통 전극(Through Silicon Via) 방식을 사용하게 된다. 실리콘 관통 전극 방식은 와이어 본딩 방식에 비하여 제조 비용이 상대적으로 비싸고, 제조 과정이 상대적으로 복잡할 수 있다.
이에 반해, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는 복수의 메모리 칩들(210A, 220A, 230A, 240A)의 신호는 패키지 기판(100)을 거치지 않고 복수의 제1 본딩 와이어들(410)을 통해서 신호 전송 장치(300A)에 전송될 수 있고, 프로세서 칩(200)의 신호는 패키지 기판(100)의 내부 배선(110)을 거쳐 본딩 볼(320)을 통해서 신호 전송 장치(300A)에 전송될 수 있다.
따라서, 프로세서 칩 및 복수의 메모리 칩들 모두가 패키지 기판의 내부 배선을 통해서 신호를 전송하는 경우, 또는 프로세서 칩 및 복수의 메모리 칩들 모두가 본딩 와이어들을 통해서 신호를 전송하는 경우에 비해서, 신호 전송 경로가 차지하는 면적을 보다 효율적으로 사용할 수 있다. 또한, 동일한 면적을 가지는 반도체 패키지(10)에서 신호 전송을 위한 전기적 저항이 서로 다른 루트로 분산되어, 반도체 패키지(10)의 성능이 향상될 수 있다.
프로세서 칩(200)과 신호 전송 장치(300A) 사이의 신호 전송 및 복수의 메모리 칩들(210A, 220A, 230A, 240A)과 신호 전송 장치(300A) 사이의 신호 전송에 대하여는 아래에서 기술하도록 한다.
도 1c를 참조하면, 도 1a의 C 부분을 확대한 모습을 나타낸다.
프로세서 칩(200)은 하면에 칩 패드(202)를 포함할 수 있다. 상기 칩 패드(202)는 배선 구조(미도시)를 통해서 프로세서 칩(200)의 반도체 소자와 연결될 수 있다. 신호 전송 장치(300A)는 하면에 하부 패드(312)를 포함할 수 있다. 상기 하부 패드(312)는 베이스 기판(301)의 몸체부에 형성된 관통 전극(310)을 통해서 상부 패드(도 1d의 311)에 전기적으로 연결될 수 있다. 상기 칩 패드(202) 및 상기 하부 패드(312)는 프로세서 칩(200) 및 신호 전송 장치(300A)의 신호 전송을 위한 터미널로 이용될 수 있다. 상기 칩 패드(202) 및 상기 하부 패드(312)의 개수 및 배치는 예시적으로 도시되었으며, 반도체 패키지의 종류 및 용량에 따라서 적절하게 선택될 수 있다.
패키지 기판(100)의 내부 배선(110)은 프로세서 칩(200) 및 신호 전송 장치(300A)를 전기적으로 연결할 수 있다. 예를 들어, 상기 칩 패드(202)는 본딩 볼(204) 및 상부 기판 패드(111)를 통하여 내부 배선(110)과 전기적으로 연결되고, 상기 하부 패드(312)는 본딩 볼(320) 및 상부 기판 패드(111)를 통하여 내부 배선(110)과 전기적으로 연결될 수 있다. 즉, 프로세서 칩(200) 및 신호 전송 장치(300A)는 패키지 기판(100)을 통하여 신호를 전송할 수 있다.
도 1d를 참조하면, 도 1a의 D 부분을 확대한 모습을 나타낸다.
메모리 칩(210A)은 상면에 상부 메모리 본딩 패드(211)를 포함할 수 있다. 상부 메모리 본딩 패드(211)는 배선 구조(미도시)를 통해서 메모리 칩(210A)의 반도체 소자와 연결될 수 있다. 신호 전송 장치(300A)는 상면에 상부 패드(311)를 포함할 수 있다. 상기 상부 패드(311)는 관통 전극(310)을 통해서 하부 패드(도 1c의 312)에 전기적으로 연결될 수 있다. 상기 상부 메모리 본딩 패드(211) 및 상기 상부 패드(311)는 복수의 메모리 칩들(210A, 220A, 230A, 240A) 및 신호 전송 장치(300A)의 신호 전송을 위한 터미널들로 이용될 수 있다. 상기 상부 메모리 본딩 패드(211) 및 상기 상부 패드(311)의 개수 및 배치는 예시적으로 도시되었으며, 반도체 패키지의 종류 및 용량에 따라서 적절하게 선택될 수 있다.
제1 본딩 와이어(410)는 메모리 칩(210A) 및 신호 전송 장치(300A)를 전기적으로 연결할 수 있다. 예를 들어, 제1 본딩 와이어(410)는 상기 상부 메모리 본딩 패드(211) 및 상기 상부 패드(311)를 전기적으로 연결할 수 있다. 즉, 메모리 칩(210A) 및 신호 전송 장치(300A)는 제1 본딩 와이어(410)를 통하여 신호를 전송할 수 있다.
도 1a 내지 도 1d를 같이 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는 결과적으로, 프로세서 칩(200)과 신호 전송 장치(300A) 사이의 신호 전송은 패키지 기판(100)을 통하여 이루어지고, 복수의 메모리 칩들(210A, 220A, 230A, 240A)과 신호 전송 장치(300A) 사이의 신호 전송은 제1 본딩 와이어(410)를 통하여 이루어진다. 즉, 반도체 패키지(10)에서 신호 전송 장치(300A)를 매개로 하여 프로세서 칩(200)과 복수의 메모리 칩들(210A, 220A, 230A, 240A)은 서로 신호를 전송할 수 있다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 2a는 반도체 패키지(20)의 수직 단면도이고, 도 2b는 반도체 패키지(20)의 평면도이다. 도 2b에서 내부 구조가 명확하게 도시될 수 있도록 몰딩 부재(520)는 생략되었다.
도 2a 및 도 2b를 같이 참조하면, 반도체 패키지(20)는 패키지 기판(100), 프로세서 칩(200), 복수의 메모리 칩들(210B, 220B, 230B, 240B), 신호 전송 장치(300B), 복수의 제1 본딩 와이어들(410), 및 몰딩 부재(520)를 포함한다.
반도체 패키지(20)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1a 및 도 1b에서 설명한 바와 동일하거나 유사하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
복수의 메모리 칩들(210B, 220B, 230B, 240B)이 패키지 기판(100)의 제2 영역(102) 상에 적층되어 실장될 수 있다. 복수의 메모리 칩들(210B, 220B, 230B, 240B)은 각각 패키지 기판(100)에 수평 방향으로 소정의 거리만큼 쉬프트되어 아래에 있는 메모리 칩 상면의 일부분에 형성된 상부 메모리 본딩 패드(211, 221, 231)가 접착 부재(223, 233, 243)로 부터 노출되도록 하부 메모리 칩 상에 순차적으로 적층될 수 있다. 상기 복수의 메모리 칩들(210B, 220B, 230B, 240B)은 패키지 기판(100)에서 멀어질수록, 프로세서 칩(200)과 멀어지는 방향으로 적층될 수 있다.
이와 같이, 상기 복수의 메모리 칩들(210B, 220B, 230B, 240B)이 소정의 거리만큼 쉬프트되어 적층됨으로써, 상기 복수의 제1 본딩 와이어들(410)은 접착 부재(223, 233, 243)의 내부를 통과하지 않고 신호 전송 장치(300B)에 연결될 수 있다. 이는 다음과 같은 제조 공정의 차이를 가져올 수 있다. 상기 복수의 메모리 칩들(210B, 220B, 230B, 240B)을 순차적으로 모두 적층한 후, 상기 복수의 제1 본딩 와이어들(410)을 일괄로 형성할 수 있다.
복수의 메모리 칩들이 수직으로 정렬되는 반도체 패키지와 비교하여 상기 반도체 패키지(20)의 평면적은 상대적으로 클 수 있으므로, 상기 몰딩 부재(520)의 너비(520W)는 커질 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 3a는 반도체 패키지(30)의 수직 단면도이고, 도 3b는 반도체 패키지(30)의 평면도이다. 도 3b에서 내부 구조가 명확하게 도시될 수 있도록 몰딩 부재(530)는 생략되었다.
도 3a 및 도 3b를 같이 참조하면, 반도체 패키지(30)는 패키지 기판(100), 프로세서 칩(200), 복수의 메모리 칩들(210C, 220C, 230C, 240C), 신호 전송 장치(300C), 복수의 제1 본딩 와이어들(410), 제2 본딩 와이어(420), 및 몰딩 부재(530)를 포함한다.
반도체 패키지(30)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1a 및 도 1b에서 설명한 바와 동일하거나 유사하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
복수의 메모리 칩들(210C, 220C, 230C, 240C)이 패키지 기판(100)의 제2 영역(102) 상에 적층되어 실장될 수 있다. 복수의 메모리 칩들(210C, 220C, 230C, 240C)은 각각 패키지 기판(100)에 수평 방향으로 소정의 거리만큼 쉬프트되어 아래에 있는 메모리 칩 상면의 일부분에 형성된 상부 메모리 본딩 패드(211, 221, 231)가 접착 부재(223, 233, 243)로 부터 노출되도록 하부 메모리 칩 상에 순차적으로 적층될 수 있다. 상기 복수의 메모리 칩들(210C, 220C, 230C, 240C)은 패키지 기판(100)에서 멀어질수록, 프로세서 칩(200)과 멀어지는 방향으로 적층될 수 있다.
제1 본딩 와이어(410)는 복수의 메모리 칩들(210C, 220C, 230C, 240C) 각각과 신호 전송 장치(300C)를 전기적으로 연결할 수 있다. 제1 본딩 와이어(410)는 복수의 메모리 칩들(210C, 220C, 230C, 240C) 각각의 상부 메모리 본딩 패드(211, 221, 231, 241)와 신호 전송 장치(300C)의 상부 패드(311) 사이를 개별적으로 연결할 수 있다. 도면에서는 설명의 편의를 위하여, 복수의 제1 본딩 와이어들(410) 중 일부만을 도시하였다.
제2 본딩 와이어(420)는 복수의 메모리 칩들(210C, 220C, 230C, 240C)과 패키지 기판(100)을 신호 전송 장치(300C)를 통하지 않고 직접적으로 연결할 수 있다. 제2 본딩 와이어(420)는 복수의 메모리 칩들(210C, 220C, 230C, 240C)의 상부 메모리 본딩 패드(211, 221, 231, 241) 중 전원/접지 패드와 패키지 기판(100)의 상부 기판 패드(111) 중 전원/접지 패드를 제1 본딩 와이어(410)와는 별도로 연결할 수 있다.
상기 제2 본딩 와이어(420)는 상부 메모리 본딩 패드(211, 221, 231, 241) 중 복수의 메모리 칩들(210C, 220C, 230C, 240C)에 전원/접지를 제공하는 패드와 연결될 수 있다. 일부 실시예들에서, 상기 제2 본딩 와이어(420)는 상기 복수의 메모리 칩들(210C, 220C, 230C, 240C) 중 최하층의 메모리 칩(210C)과 상기 패키지 기판(100)을 연결하고, 상기 복수의 메모리 칩들(210C, 220C, 230C, 240C)을 상호 연결하도록 형성될 수 있다.
신호 전송 장치(300C)를 통한 프로세서 칩(200)과 복수의 메모리 칩들(210C, 220C, 230C, 240C) 서로 간의 입력/출력 신호 전송과는 달리, 전원/접지는 복수의 메모리 칩들(210C, 220C, 230C, 240C)과 패키지 기판(100) 사이에서 일방적으로 일어날 수 있는 과정이므로, 이를 별도의 제2 본딩 와이어(420)를 통하여 해결할 수 있다. 이 경우, 신호 전송 장치(300C)는 오로지 프로세서 칩(200)과 복수의 메모리 칩들(210C, 220C, 230C, 240C) 서로 간의 입력/출력 신호 전송만을 담당하게 되어 전원/접지로 인한 입력/출력 신호의 간섭이 줄어들 수 있다. 또한, 복수의 메모리 칩들(210C, 220C, 230C, 240C)은 전력 손실을 최소화하며 안정적으로 전원을 공급받을 수 있고, 외부 접속 단자(120)를 통하여 외부와 접지될 수 있다.
도 4a 및 도 4b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 4a는 반도체 패키지(40)의 수직 단면도이고, 도 4b는 반도체 패키지(40)의 평면도이다. 도 4b에서 내부 구조가 명확하게 도시될 수 있도록 몰딩 부재(540)는 생략되었다.
도 4a 및 도 4b를 같이 참조하면, 반도체 패키지(40)는 패키지 기판(100), 프로세서 칩(200), 상호 간에 데이터 병합이 가능한 복수의 메모리 칩들(210D, 220D, 230D, 240D), 신호 전송 장치(300D), 복수의 제1 본딩 와이어들(410), 및 몰딩 부재(540)를 포함한다.
반도체 패키지(40)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1a 및 도 1b에서 설명한 바와 동일하거나 유사하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
복수의 메모리 칩들(210D, 220D, 230D, 240D) 중 이웃하는 적어도 두 개의 메모리 칩들은 각각 연결된 제1 본딩 와이어들(410)을 통해서 신호 전송 장치(300D)의 상부 패드(311) 중 어느 하나에 연결될 수 있다. 예를 들어, 일부의 메모리 칩들(210D, 220D)에 연결된 각각의 제1 본딩 와이어들(410)은 동일한 제1 상부 패드(311)에 연결되고, 다른 일부의 메모리 칩들(230D, 240D)에 연결된 각각의 제1 본딩 와이어들(410)은 동일한 제2 상부 패드(311)에 연결될 수 있다. 다른 실시예들에서, 복수의 메모리 칩들(210D, 220D, 230D, 240D)에 연결된 복수의 제1 본딩 와이어들(410) 모두는 동일한 제3 상부 패드(311)에 연결될 수 있다. 즉, 복수의 메모리 칩들(210D, 220D, 230D, 240D) 중 적어도 두 개는 상호 간에 데이터 병합이 가능한 동종의 제품으로 구성될 수 있다. 따라서, 복수의 메모리 칩들이 이종의 제품으로 구성되는 반도체 패키지에 비하여 상부 패드(311)의 개수가 줄어들게 되어, 신호 전송 장치(300D)의 너비가 상대적으로 줄어들 수 있다.
상기 복수의 메모리 칩들(210D, 220D, 230D, 240D)은 수직으로 정렬되고, 상기 제1 본딩 와이어(410) 중 적어도 하나는 접착 부재(223, 233, 243) 중 적어도 하나의 내부를 통과하도록 형성될 수 있다. 또한, 신호 전송 장치(300D)의 너비도 상대적으로 줄어들 수 있다. 이 경우, 복수의 메모리 칩들이 이종의 제품으로 구성되는 반도체 패키지와 비교하여 상기 반도체 패키지(40)의 면적은 상대적으로 작을 수 있으므로, 상기 몰딩 부재(540)의 너비(540W)는 줄어들 수 있다.
도 5a 및 도 5b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 5a는 반도체 패키지(50)의 수직 단면도이고, 도 5b는 반도체 패키지(50)의 평면도이다. 도 5b에서 내부 구조가 명확하게 도시될 수 있도록 몰딩 부재(550)는 생략되었다.
도 5a 및 도 5b를 같이 참조하면, 반도체 패키지(50)는 패키지 기판(100), 프로세서 칩(200), 상호 간에 데이터 병합이 가능한 복수의 메모리 칩들(210E, 220E, 230E, 240E), 신호 전송 장치(300E), 제1 본딩 와이어(410), 및 몰딩 부재(550)를 포함한다.
반도체 패키지(50)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1a 및 도 1b에서 설명한 바와 동일하거나 유사하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
복수의 메모리 칩들(210E, 220E, 230E, 240E)이 패키지 기판(100)의 제2 영역(102) 상에 적층되어 실장될 수 있다. 복수의 메모리 칩들(210E, 220E, 230E, 240E)은 각각 패키지 기판(100)에 수평 방향으로 소정의 거리만큼 쉬프트되어 아래에 있는 메모리 칩 상면의 일부분에 형성된 상부 메모리 본딩 패드(211, 221, 231)가 접착 부재(223, 233, 243)로 부터 노출되도록 하부 메모리 칩 상에 순차적으로 적층될 수 있다. 상기 복수의 메모리 칩들(210E, 220E, 230E, 240E)은 패키지 기판(100)에서 멀어질수록, 프로세서 칩(200)과 멀어지는 방향으로 적층될 수 있다.
복수의 메모리 칩들(210E, 220E, 230E, 240E)은 제1 본딩 와이어(410)를 통해서 신호 전송 장치(300E)의 상부 패드(311) 하나에 연결될 수 있다. 예를 들어, 메모리 칩들(210E, 220E, 230E, 240E)에 연결된 제1 본딩 와이어(410)는 동일한 제1 상부 패드(311)에 연결될 수 있다. 제1 본딩 와이어(410)는 복수의 메모리 칩들(210E, 220E, 230E, 240E)을 상호 연결하도록 형성될 수 있다. 즉, 복수의 메모리 칩들(210E, 220E, 230E, 240E) 모두는 상호 간에 데이터 병합이 가능한 동종의 제품으로 구성될 수 있다. 따라서, 복수의 메모리 칩들이 이종의 제품으로 구성되는 반도체 패키지에 비하여 상부 패드(311)의 개수가 줄어들게 되어, 신호 전송 장치(300E)의 너비가 상대적으로 줄어들 수 있다.
이 경우, 복수의 메모리 칩들이 이종의 제품으로 구성되는 반도체 패키지와 비교하여 상기 반도체 패키지(50)의 면적은 상대적으로 작을 수 있으므로, 상기 몰딩 부재(550)의 너비(550W)는 줄어들 수 있다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 6a는 반도체 패키지(60)의 수직 단면도이고, 도 6b는 반도체 패키지(60)의 평면도이다. 도 6b에서 내부 구조가 명확하게 도시될 수 있도록 몰딩 부재(560)는 생략되었다.
도 6a 및 도 6b를 같이 참조하면, 반도체 패키지(60)는 패키지 기판(100), 프로세서 칩(200), 상호 간에 데이터 병합이 가능한 복수의 메모리 칩들(210F, 220F, 230F, 240F), 신호 전송 장치(300F), 제1 본딩 와이어(410), 제3 본딩 와이어(430), 및 몰딩 부재(560)를 포함한다.
반도체 패키지(60)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1a 및 도 1b에서 설명한 바와 동일하거나 유사하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
복수의 메모리 칩들(210F, 220F, 230F, 240F)이 패키지 기판(100)의 제2 영역(102) 상에 적층되어 실장될 수 있다. 복수의 메모리 칩들(210F, 220F, 230F, 240F)은 각각 패키지 기판(100)에 수평 방향으로 소정의 거리만큼 쉬프트되어 아래에 있는 메모리 칩 상면의 일부분에 형성된 상부 메모리 본딩 패드(211, 221, 231)가 접착 부재(223, 233, 243)로 부터 노출되도록 하부 메모리 칩 상에 순차적으로 적층될 수 있다.
복수의 메모리 칩들(210F, 220F, 230F, 240F)은 패키지 기판(100)에서 멀어질수록, 프로세서 칩(200)과 가까워지는 방향으로 적층될 수 있다. 따라서, 상기 반도체 패키지(60)를 평면도로 보았을 때, 상기 신호 전송 장치(300F)의 적어도 일부분은 상기 복수의 메모리 칩들(210F, 220F, 230F, 240F)과 오버랩될 수 있다.
복수의 메모리 칩들(210F, 220F, 230F, 240F)은 제3 본딩 와이어(430)를 통하여 상호 연결될 수 있다. 제1 본딩 와이어(410)는 복수의 메모리 칩들(210F, 220F, 230F, 240F) 중 최상층의 메모리 칩(240F)의 상면에 형성된 재배선 패드(242)를 신호 전송 장치(300F)의 상부 패드(311)에 연결할 수 있다. 즉, 복수의 메모리 칩들(210F, 220F, 230F, 240F) 모두는 상호 간에 데이터 병합이 가능한 동종의 제품으로 구성될 수 있다. 따라서, 복수의 메모리 칩들이 이종의 제품으로 구성되는 반도체 패키지에 비하여 상부 패드(311)의 개수가 줄어들게 되어, 신호 전송 장치(300F)의 너비가 상대적으로 줄어들 수 있다.
복수의 메모리 칩들(210F, 220F, 230F, 240F) 중 최상층의 메모리 칩(240F)은 상부 메모리 본딩 패드(241)에 부가하여 재배선 패드(242) 및 재배선 라인(245)을 더 포함할 수 있다. 재배선 라인(245)은 상부 메모리 본딩 패드(241) 및 재배선 패드(242)를 전기적으로 연결할 수 있다. 재배선 라인(245)은 상부 메모리 본딩 패드(241)의 위치를 재배선 패드(242)의 위치로 이동하는 역할을 할 수 있다. 따라서 신호 전송 장치(300F)에 이웃하게 재배선 패드(242)를 배치할 수 있다. 제1 본딩 와이어(410)는 재배선 패드(242) 및 상부 패드(311)를 전기적으로 연결할 수 있다. 이에 따라, 재배선 패드(242)를 신호 전송 장치(300F)에 이웃하게 배치함으로써, 제1 본딩 와이어(410)의 배치를 단순화시킬 수 있다. 도면에서는 설명의 편의를 위하여, 재배선 라인(245)을 노출되도록 도시하였으나, 이와 달리, 재배선 라인(245)은 노출되지 않을 수 있다.
신호 전송 장치(300F)의 너비는 상대적으로 줄어들 수 있다. 또한, 신호 전송 장치(300F)의 일부분이 복수의 메모리 칩들(210F, 220F, 230F, 240F)과 오버랩되므로, 신호 전송 장치(300F)가 독자적으로 차지하는 면적은 더욱 줄어들게 된다. 이 경우, 복수의 메모리 칩들이 이종의 제품으로 구성되는 반도체 패키지 및 패키지 기판에서 멀어질수록 프로세서 칩과 멀어지는 방향으로 복수의 메모리 칩들이 소정의 거리만큼 쉬프트되어 적층되는 반도체 패키지와 비교하여 상기 반도체 패키지(60)의 면적은 상대적으로 작을 수 있으므로, 상기 몰딩 부재(560)의 너비(560W)는 줄어들 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 7을 참조하면, 반도체 패키지(1000)는 마이크로 처리 유닛(1010), 메모리(1020), 인터페이스(1030), 그래픽 처리 유닛(1040), 기능 블록들(1050) 및 이를 연결하는 시스템 버스(1060)를 포함할 수 있다. 반도체 패키지(1000)는 마이크로 처리 유닛(1010) 및 그래픽 처리 유닛(1040)을 모두 포함할 수도 있고, 둘 중 하나만을 포함할 수도 있다.
상기 마이크로 처리 유닛(1010)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 상기 마이크로 처리 유닛(1010)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한, 멀티-코어의 각 코어는 동시에 활성화되거나, 서로 활성화되는 시점을 달리할 수 있다.
상기 메모리(1020)는 상기 마이크로 처리 유닛(1010)의 제어에 의해 상기 기능 블록들(1050)에서 처리한 결과 등을 저장할 수 있다. 상기 인터페이스(1030)는 외부의 장치들과 정보나 신호를 주고받을 수 있다. 상기 그래픽 처리 유닛(1040)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 상기 그래픽 처리 유닛(1040)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 상기 기능 블록들(1050)은 다양한 기능들을 수행할 수 있다. 예를 들어, 상기 반도체 패키지(1000)가 모바일 장치에 사용되는 AP인 경우, 상기 기능 블록들(1050) 중 일부는 통신 기능을 수행할 수 있다. 상기 반도체 패키지(1000)는 도 1a 내지 도 6b에서 설명된 본 발명의 기술적 사상에 따른 반도체 패키지(10, 20, 30, 40, 50, 60) 중 어느 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40, 50, 60: 반도체 패키지
100: 패키지 기판
200: 프로세서 칩
210A, 220A, 230A, 240A: 메모리 칩
300A: 신호 전송 장치
410, 420, 430: 본딩 와이어
510, 520, 530, 540, 550, 560: 몰딩 부재

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판의 제1 영역 상에 실장된 프로세서 칩;
    상기 패키지 기판의 상기 제1 영역과 이격된 제2 영역 상에 실장된 복수의 메모리 칩들;
    상기 패키지 기판의 상기 제1 영역 및 상기 제2 영역 사이의 제3 영역 상에 실장된 신호 전송 장치;
    상기 복수의 메모리 칩들과 상기 신호 전송 장치를 연결하는 복수의 제1 본딩 와이어들; 및
    상기 복수의 메모리 칩들과 상기 패키지 기판을 직접적으로 연결하는 제2 본딩 와이어;를 포함하되,
    상기 신호 전송 장치는,
    상면부에 상기 제1 본딩 와이어와 연결되는 상부 패드;
    몸체부에 상기 상부 패드와 연결되는 관통 전극; 및
    하면부에 상기 관통 전극과 연결되는 하부 패드;를 포함하고,
    상기 하부 패드는 상기 패키지 기판과 본딩 볼로 연결되고,
    상기 복수의 메모리 칩들은 입력/출력 패드 및 전원/접지 패드를 포함하고,
    상기 복수의 제1 본딩 와이어들은 상기 입력/출력 패드와 연결되고,
    상기 제2 본딩 와이어는 상기 전원/접지 패드와 연결되는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 본딩 와이어는,
    상기 복수의 메모리 칩들 중 최하층의 메모리 칩과 상기 패키지 기판을 연결하고, 상기 복수의 메모리 칩들을 상호 연결하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 프로세서 칩 및 상기 신호 전송 장치는 상기 패키지 기판을 통하여 신호를 전송하고,
    상기 복수의 메모리 칩들 및 상기 신호 전송 장치는 상기 복수의 제1 본딩 와이어들을 통하여 신호를 전송하는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 복수의 메모리 칩들을 구성하는 각각의 메모리 칩은,
    서로 대향하는 활성면 및 비활성면을 가지는 반도체 기판;
    상기 활성면에 형성되는 메모리 소자; 및
    상기 활성면에 형성되고 상기 제1 본딩 와이어에 연결되는 상부 메모리 본딩 패드;를 포함하되,
    상기 상부 메모리 본딩 패드가 노출되도록, 순차적으로 소정의 거리만큼 쉬프트되어 적층되는 것을 특징으로 하는 반도체 패키지.
  7. 복수의 내부 배선들을 포함하는 패키지 기판;
    상기 패키지 기판의 제1 영역 상에 실장된 프로세서 칩;
    상기 패키지 기판의 상기 제1 영역과 이격된 제2 영역 상에 접착 부재를 사용하여 실장된 복수의 메모리 칩들;
    상기 패키지 기판의 상기 제1 영역 및 상기 제2 영역 사이의 제3 영역 상에 실장된 신호 전송 장치;
    상기 복수의 메모리 칩들과 상기 신호 전송 장치를 연결하는 복수의 제1 본딩 와이어들; 및
    상기 복수의 메모리 칩들과 상기 패키지 기판을 직접적으로 연결하는 제2 본딩 와이어;를 포함하되,
    상기 프로세서 칩 및 상기 신호 전송 장치는 상기 복수의 내부 배선들을 통하여 신호를 전송하고,
    상기 복수의 메모리 칩들의 입력/출력 패드 및 상기 신호 전송 장치의 상부 패드는 상기 복수의 제1 본딩 와이어들을 통하여 신호를 전송하고,
    상기 복수의 메모리 칩들의 전원/접지 패드는 상기 제2 본딩 와이어와 연결되는 반도체 패키지.
  8. 제7항에 있어서,
    상기 복수의 내부 배선들은 상기 제1 영역 및 상기 제3 영역을 전기적으로 연결하고,
    상기 프로세서 칩 및 상기 신호 전송 장치는 상기 복수의 내부 배선들에 본딩 볼로 연결되는 것을 특징으로 하는 반도체 패키지.
  9. 패키지 기판;
    상기 패키지 기판 상에 실장된 프로세서 칩;
    상기 패키지 기판 상에 실장된 상호 간에 데이터 병합이 가능한 복수의 메모리 칩들;
    상기 패키지 기판 상에 실장된 신호 전송 장치;
    상기 복수의 메모리 칩들과 상기 신호 전송 장치를 연결하는 복수의 제1 본딩 와이어들;
    상기 복수의 메모리 칩들과 상기 패키지 기판을 직접적으로 연결하는 제2 본딩 와이어; 및
    서로 이격되어 배치되는, 상기 프로세서 칩, 상기 복수의 메모리 칩들, 및 상기 신호 전송 장치의 적어도 측면을 감싸는 몰딩 부재;를 포함하되,
    상기 신호 전송 장치는,
    상면부에 상기 제1 본딩 와이어와 연결되는 상부 패드;
    몸체부에 상기 상부 패드와 연결되는 관통 전극; 및
    하면부에 상기 관통 전극과 연결되는 하부 패드;를 포함하고,
    상기 하부 패드는 상기 패키지 기판과 본딩 볼로 연결되고,
    상기 복수의 메모리 칩들은 입력/출력 패드 및 전원/접지 패드를 포함하고,
    상기 복수의 제1 본딩 와이어들은 상기 입력/출력 패드와 연결되고,
    상기 제2 본딩 와이어는 상기 전원/접지 패드와 연결되는 반도체 패키지.
  10. 제9항에 있어서,
    상기 복수의 메모리 칩들은 동종의 제품이고,
    한 개의 상기 상부 패드에 적어도 두 개의 상기 제1 본딩 와이어가 연결되는 것을 특징으로 하는 반도체 패키지.
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