KR101764144B1 - 재배선층을 이용한 반도체 패키지 제조방법 - Google Patents

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Abstract

재배선층을 이용한 반도체 패키지 제조방법이 개시된다. 본 발명에 따른 반도체 패키지 제조방법은 금속패드를 구비하는 배선기판을 준비하는 단계; 상기 배선기판 상에 재배선층을 형성하는 단계; 상기 재배선층 상에 제1 반도체 칩을 실장하는 단계; 및 상기 제1 반도체 칩 상에 제2 반도체 칩을 적층하고, 상기 제2 반도체 칩을 상기 재배선층에 전기적으로 연결하는 단계를 포함한다.

Description

재배선층을 이용한 반도체 패키지 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE USING RE-DISTRIBUTION LAYER}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 복수 개의 반도체 칩들을 하나의 패키지로 구현할 때, 인터포저를 재배선층으로 대체하여 패키지의 두께를 감소시킬 수 있는 반도체 패키지 제조방법에 관한 것이다.
최근 반도체 산업의 발전과 사용자 요구에 따라 전자기기는 더욱 소형화되고 있으며, 이에 따라 그 내부에 사용되는 반도체 패키지에 있어서도 고집적화 및 소형화된 반도체 패키지를 개발하기 위한 노력이 계속되고 있다.
이러한 반도체 패키지의 일례로 일례로 복수개의 반도체 칩들을 리드 프레임 또는 배선 기판(PCB)에 탑재하여 하나의 패키지로 구현하는 멀티 칩 패키지 (MCP; Multi Chip Package)를 들 수 있다.
멀티 칩 패키지와 같이 두 개 이상의 반도체 칩을 하나의 패키지 내에 구성하는 구성하는 방법에는 반도체 칩들을 적층하는 방법과 병렬로 배열하는 방법이 이용되고 있으나, 보통 소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도체 칩을 적층하는 형태가 많이 사용된다. 이러한 형태의 멀티 칩 패키지의 일례가 도 1에 도시되어 있다. 멀티 칩 패키지는 다양한 크기의 반도체 칩들이 적층되며, 반도체 칩들마다 배치된 칩 패드들의 위치가 각각 다르기 때문에 하부 반도체 칩(이하 제1 반도체 칩)의 칩 패드와 상부 반도체 칩(이하 제2 반도체 칩)의 칩 패드들을 배선 기판의 기판 패드에 연결함에 있어서, 본딩 와이어가 서로 교차하거나 너무 길게 형성되는 경우가 발생하게 된다.
도 1을 참조하면, 종래의 반도체 패키지(1)는 배선 기판(10)의 상부면에 인터포저(11)가 부착되고, 상기 인터포저(11)의 상부면에 제1 반도체 칩(12)과 제2 반도체 칩(13)이 적층된 상태에서 부착된다.
배선 기판(10)의 하부면에는 솔더볼(20)이 부착되고, 상기 제1 반도체 칩(12)은 인터포저(11)와 솔더볼 등과 같은 전기적 접속수단에 의해 직접 전기적으로 연결되고, 상기 제2 반도체 칩(13)은 본딩 와이어(21)에 의해 인터포저(11)와 전기적으로 연결된다. 상기 인터포저(11)와 상기 배선 기판(10)은 솔더볼, 플립 칩 본딩과 같은 연결 수단에 의해 전기적으로 연결됨으로써, 상기 제1 반도체 칩(12)과 상기 제2 반도체 칩(13)은 배선 기판(10)과 전기적으로 연결된다. 따라서, 제2 반도체 칩(13)의 칩패드(18)가 배선 기판(10)의 기판 패드(19)와 근접하게 배치되지 않았더라도 인터포저(11)를 통해 전기적으로 연결될 수 있다.
상술한 바와 같이, 인터포저(11)를 이용하게 되면 제2 반도체 칩(16)의 칩패드(18)의 배열 위치의 제약이 없어지게 되어 반도체 패키지(1)를 용이하게 구현할 수 있는 장점이 있다. 그런데, 인터포저(11)를 이용하게 되면 반도체 패키지(1)의 전체 두께가 인터포저(11) 두께만큼 증가하게 된다. 그러므로, 전체 두께를 줄일 수 있는 반도체 패키지 및 그 제조 방법의 요구된다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여, 인터포저를 대체하여 재배선층을 이용함으로써 멀티 칩 패키지의 두께를 감소시킬 수 있는 반도체 패키지 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 면에 따른 재배선층을 이용한 반도체 패키지 제조방법은 금속패드를 구비하는 배선기판을 준비하는 단계;
상기 배선기판 상에 재배선층을 형성하는 단계; 상기 재배선층 상에 제1 반도체 칩을 실장하는 단계; 및 상기 제1 반도체 칩 상에 제2 반도체 칩을 적층하고, 상기 제2 반도체 칩을 상기 재배선층에 전기적으로 연결하는 단계를 포함한다.
상기 재배선층을 형성하는 단계는, 상기 배선기판의 상기 금속패드와 상기 재배선층을 전기적으로 연결하는 단계를 포함한다.
또한, 상기 재배선층을 형성하는 단계는, (a) 상기 배선기판을 인캡슐레이션 하는 리패시베이션층(repassivation layer)을 형성하는 단계; (b) 상기 리패시베이션층의 내부에 관통 인캡슐레이션 전극(Through Encapsulation Via: TEV)을 형성하는 단계; 및 (c) 상기 리패시베이션층 상에 상기 TEV와 전기적으로 연결되는 재배선층(ReDistibution Layer)을 형성하는 단계를 포함한다.
상기 (b) 단계는, 레이저 드릴링(Laser Drilling) 공정을 이용하여, 상기 제1 리패시베이션층의 내부를 수직으로 관통하는 홀을 형성하는 단계; 및 도금 공정을 이용하여, 상기 홀 내부에 도전성 물질을 충진하여, 상기 TEV를 형성하는 단계를 포함한다.
상기 (c) 단계는, 물리 증착법(Physical Vapor Deposition) 또는 화학 증착법(Chemical Vapor Deposition)을 이용하여 상기 리패시베이션층의 전면적에 형성하여, 상기 리패시베이션층의 상부로 노출되는 상기 TEV의 일단과 전기적으로 연결되는 금속 시드층을 형성하는 단계; 상기 금속 시드층 상에 포토레지스트층을 형성하고, 상기 포토레지스트층의 노광 영역을 노광 공정 및 현상 공정을 이용하여 제거하는 단계; 상기 노광 영역의 제거에 따라 노출되는 상기 금속 시드층 상에 도금 공정을 이용하여 상기 재배선층을 형성하는 단계; 상기 포토레지스트층을 제거하는 단계; 및 상기 포토레지스트층의 제거에 따라 노출되는 상기 금속 시드층을 상기 재배선층을 식각 마스크로 이용하여 제거하는 단계를 포함한다.
상기 전기적으로 연결하는 단계는, 상기 제1 반도체 칩의 하부 전극에 형성된 도전성 범프를 상기 재배선층에 부착하는 단계를 포함한다.
또한, 상기 전기적으로 연결하는 단계는, 상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 적층하되, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 다이 접착 필름(Die Attach Film)을 개재하여 상기 제2 반도체 칩을 상기 제1 반도체 칩 상면에 부착하는 단계; 및 상기 제2 반도체 칩의 입출력 패드를 상기 재배선층에 와이어 본딩으로 전기적으로 연결하는 단계를 포함한다.
이상 상술한 바와 같은 본 발명에 따르면, 인터포저를 대체하여 재배선층을 이용하여 구현된 멀티 칩 패키지를 제공함으로써, 두께를 최소화할 수 있는 효과가 있다.
또한, 배선 기판에 인터포저를 부착하는 공정을 생략할 수 있어 패키지 제조 수율의 향상을 기대할 수 있으며, 인터포저를 생략할 수 있어 패키지 제조비용을 절감할 수 있다.
도 1은 종래 기술에 따른 반도체 패키지를 도시한 단면도.
도 2는 본 발명의 일 실시 예에 따라 제조된 재배선층을 이용한 반도체 패키지의 단면도.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 재배선층을 이용한 반도체 패키지 제조방법을 설명하기 위한 공정 단면도.
도 4a 내지 도 4h는 도 3b의 재배선층을 형성하는 공정을 설명하기 위한 공정 단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 기재에 의해 정의된다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가급적 동일한 부호를 부여하고 또한 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있는 경우에는 그 상세한 설명은 생략한다.
도 2는 본 발명의 일 실시 예에 따라 제조된 재배선층을 이용한 반도체 패키지의 단면도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 반도체 패키지(100)는, 상/하면에 금속패드(101, 102)가 형성된 배선기판(110), 상기 배선기판(110)을 인캡슐레이션(Encapsulation) 하는 리패시베이션층(repassivation layer)(120), 상기 리패시베이션층(120)의 내부를 관통하는 관통 인캡슐레이션 전극(Through Encapsulation Via: TEV)(130), 상기 리패시베이션층(120)의 제1 면(120a) 상에 형성된 재배선 시드층(ReDistribution seed layer)(140), 상기 재배선 시드층(140) 상에 형성된 재배선층(ReDistribution Layer: RDL)(150), 상기 재배선층(150)과 전기적으로 접속하는 제1 반도체 칩(160), 상기 제1 반도체 칩(160)에 적층되고, 상기 재배선층(150)과 전기적으로 접속하는 제2 반도체 칩(170)을 포함한다.
상기 리패시베이션층(120)은 상기 배선기판(110)을 인캡슐레이션(encapsulation)하며, 그 내부에는 관통 인캡슐레이션 전극(Through Encapsulation Layer: TEV)(130)이 형성된다. 상기 리패시베이션층(120)은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 이들의 조합일 수 있다.
상기 TEV(130)는 금속 또는 금속 포스트(post) 일 수 있다. 상기 TEV(130)는 상기 배선기판(110)의 상면에 형성된 금속패드(101) 상에 형성되어, 상기 금속패드(110)와 전기적으로 접속된다. 상기 TEV(130)의 일단은 상기 리패시베이션층(120)의 제1 면(120a)의 상부로 노출되도록 형성되고, 상기 TEV(130)의 타단은 상기 리패시베이션층(120)의 제2 면(120b)의 오프닝 영역에 의해 노출되는 상기 금속패드(101)와 전기적으로 연결되도록 형성된다. 상기 TEV(130)는 Ti/Cu, TiW/Ni, Ti/Ni, TiW/NiV, Cr/Cu, Cr/Ni, Cr/NiV, Ti/Cu/Ni, TiW/Cu/Ni, TiW/Cu/NiV, Cr/Cu/NiV 및 이들의 조합일 수 있다.
상기 재배선 시드층(미도시)은 상기 재배선층(150)을 형성하기 위한 시드층(seed layer)로서, 상기 리패시베이션층(120)의 제1 면(120a) 상에 형성되어, 상기 제1 면(120a)의 상부로 노출되는 상기 TEV(130)의 일단과 전기적으로 연결된다. 상기 재배선 시드층(미도시)은 상기 제1 면(120a)의 상부로 노출되는 상기 TEV(130)의 일단과 전기적으로 연결된다.
상기 재배선층(150)은 상기 재배선 시드층(미도시) 상에 형성되며, 상기 재배선 시드층(미도시)과 전기적으로 연결된다. 상기 재배선층(150)은 반도체 칩(160, 170)의 입출력 패드의 위치에 관계없이, 반도체 칩(160, 170)의 입출력 패드와 범프(미도시) 간의 전기적 접속 경로를 재배선하는 역할을 한다. 상기 재배선층(150)은 상기 재배선 시드층(미도시) 상에 형성되어, 상기 재배선 시드층(미도시)과 전기적으로 연결된다.
이하에서는, 도 3a 내지 도 3c를 참조하여 본 발명의 실시예에 따른 재배선층을 이용한 반도체 패키지 제조방법을 설명한다. 도 3a 내지 도 3c는 본 발명의 실시예에 따른 재배선층을 이용한 반도체 패키지 제조방법을 설명하기 위한 공정 단면도이다.
도 3a를 참조하면, 상/하면에 금속패드(101, 102)가 형성된 배선기판(110)이 준비된다. 상기 배선기판(110) 상에는 배선패턴(미도시) 및 금속패드(101, 102)가 형성되어 있고, 도시하지는 않았으나 상하면의 배선패턴을 전기적으로 연결하는 비아 콘택이 구비되어 있다.
다음으로, 도 3b를 참조하면, 상기 배선기판(110) 상에 상면에 형성된 금속패드(101)와 전기적으로 연결되어, 이후 공정에서 실장 또는 와이어 본딩 등에 의해 전기적으로 연결되는 반도체 칩들을 위한 금속배선을 제공하는 재배선층(150)을 형성하는 공정이 진행된다.
상기 재배선층(150)은 서로 미세한 간격(fine pitch)를 이루는 각 칩의 본딩패드에 솔더볼 등과 같은 입출력단자를 부착하는 경우, 입출력단자가 서로 닿아 전기적 쇼트 현상이 발생되는 점을 해결하고자, 입출력단자가 보다 넓은 간격으로 부착될 수 있도록 본딩패드에서 바깥쪽으로 연장된 금속배선라인을 말한다.
이때, 상기 배선기판(110) 상에 리패시베이션층을 형성하고, 그 위에 재배선층(150)을 도금 공정에 의하여 형성한다. 이하에서는, 도 4a 내지 도 4h를 참조하여 상기 재배선층(150)이 형성되는 제조공정을 먼저 살펴보도록 한다.
도 4a 내지 도 4h는 도 3b의 재배선층을 형성하는 공정을 설명하기 위한 공정 단면도이다.
도 4a를 참조하면, 상기 배선기판(110) 상에 상기 배선기판(110)을 인캡슐레이션 하는 상기 리패시베이션층(120)을 형성하는 공정이 진행된다.
상기 리패시베이션층(120)을 형성하는 방법으로, 코팅(coating) 또는 화학 기상 증착(chemical vapor deposition) 방법이 이용될 수 있다. 상기 리패시베이션층(120)은 적절한 두께로 형성되며, 두께는 코팅(coating) 또는 화학 기상 증착(chemical vapor deposition) 방법에서 규정하는 공정 변수에 따라 조절될 수 있다. 상기 리패시베이션층(120)은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 이들의 조합일 수 있다.
다음으로, 도 4b를 참조하면, 상기 리패시베이션층(120)의 내부를 관통하는 인터포즈 비아 홀(interposer via hole)(V)을 형성하는 공정이 진행된다. 상기 인터포즈 비아 홀(V)은 노광 공정 및 현상 공정을 포함하는 포토 마스크 공정 또는 레이저 드릴링(Laser Drilling)을 이용하여 형성될 수 있다. 상기 인터포즈 비아홀(V)은 상기 배선기판(110)의 상부 금속패드(101) 상에 형성된다. 따라서, 상기 상부 금속패드(101)는 상기 인터포즈 비아홀(V)에 의해 상부로 노출된다.
다음으로, 도 4c를 참조하면, 상기 인터포즈 비아 홀(V)의 내부에 도전성 물질을 충진하여, 상기 TEV(130)를 형성하는 공정이 진행된다. 상기 도전성 물질은 금속 또는 금속 포스트(metal post)일 수 있다. 상기 인터포즈 비아 홀(V)의 내부에 상기 금속 또는 금속 포스트를 형성하는 방법으로, 전해 도금 또는 무전해 도금 방법이 이용될 수 있다. 다른 실시 예에 따라 상기 도전성 물질은 용융 금속일 수 있다. 용융 금속을 상기 인터포즈 비아홀(V)에 충진한 후, 용융 금속을 냉각시켜 상기 TEV(130)를 형성할 수 있다. 상기 인터포즈 비아홀(V)의 내부에 충진된 도전성 물질의 일단은 상기 리패시베이션층(120)의 제1 면(120a)의 상부로 노출된다.
다음으로, 도 4d를 참조하면, 상기 리패시베이션층(120)의 제1 면(120a) 상에 금속 시드층(140')이 전면적으로 형성된다. 따라서, 상기 금속 시드층(140')은 상기 리패시베이션층(120)의 상부로 노출되는 상기 TEV(130)의 일단과 전기적으로 연결된다. 상기 금속 시드층(140')은 물리 증착법(Physical Vapor Deposition; PVD) 또는 화학 증착법(Chemical Vapor Deposition; CVD)에 의해 형성될 수 있다.
다음으로, 도 4e를 참조하면, 상기 금속 시드층(140') 상에 포토레지스트층(PR)을 형성하는 공정이 진행된다. 상기 금속 시드층(140') 상에 포토레지스트층(PR)을 전면적으로 형성하고, 상기 포토레지스트층(PR)의 노광 영역(Exposure Area)(EA)을 노광 공정 및 현상 공정을 이용하여 제거한다.
다음으로, 도 4f를 참조하면, 상기 포토레지스트층(PR)의 노광 영역(EA)이 제거됨에 따라 노출되는 상기 금속 시드층(140') 상에 상기 재배선층(150)을 형성하는 공정이 진행된다. 상기 재배선층(150)을 형성하는 방법으로, 무전해 또는 전해 도금 방법이 이용될 수 있다. 본 실시 예에서는, 전해 도금 방법이 이용되는 것으로 가정한다.
다음으로, 도 4g를 참조하면, 상기 금속 시드층(140') 상에 형성된 상기 포토레지스트층(PR)을 제거하는 공정이 진행된다. 상기 포토레지스트층(PR)을 제거하는 방법으로, 건식 또는 습식 식각 방법이 이용될 수 있다.
다음으로, 도 4h를 참조하면, 상기 포토레지스트층(PR)이 제거됨에 따라 노출되는 상기 금속 시드층(140')을 제거하는 공정이 진행된다. 상기 금속 시드층(140')을 제거하는 방법으로, 습식 또는 건식 식각이 이용될 수 있다. 여기서, 상기 포토레지스트층(PR1)의 제거에 따라 노출되는 상기 금속 시드층(140')을 제거하기 위해, 별도의 식각 마스크를 사용하지 않을 수도 있다. 이 경우, 상기 금속 시드층(140') 상에 형성된 재배선층(150)이 식각 마스크의 역할을 수행할 수 있다. 물론 상기 노출된 금속 시드층(140')을 식각하는 동안, 상기 재배선층(150) 또한 식각될 수도 있지만, 식각률을 적절히 조절함으로써, 상기 재배선층(150)에 영향을 주지 않으면서, 상기 금속 시드층(140')만이 식각될 수 있다.
도 4a 내지 도 4h를 참조하여, 배선기판(110) 상에 재배선층(150)을 형성하는 구체적인 공정을 설명하였다. 이하에서는 다시 도 3c로 돌아가 본 발명의 실시예에 따른 반도체 패키지를 제조하는 공정을 설명한다.
도 3c를 참조하면, 제1 반도체 칩(160)을 상기 재배선층(150) 상에 실장하는 공정이 진행된다.
상기 제1 반도체 칩(160)의 하부 표면에는 입출력 패드(161)가 형성되어 있으며, 상기 입출력 패드(161) 각각은 도전성 범프(162)에 의해 상기 재배선층(150)과 전기적으로 연결된다.
제2 반도체 칩(170)은 상기 제1 반도체 칩(160) 상에 적층되며, 이때 다이 접착 필름(Die Attach Film)이 사용될 수 있다. 상기 다이 접착 필름은 상기 제1 반도체 칩(160) 상에 도포되어, 상기 다이 접착 필름을 매개로 상기 제2 반도체 칩(170)이 상기 제1 반도체 칩(160)의 상면에 부착된다.
상기 다이 접착 필름은 열경화성 이형필름(thermosetting release film)일 수 있다. 상기 열경화성 이형필름은 경화 전에 유동 흐름성을 갖지 않는 점착 점도 및 상기 도전성 범프(180)가 관통될 정도의 점도를 유지한다. 상기 열경화성 이형필름으로, 열에 의한 경화 후에는 접착력을 상실하는 열박리 테이프(thermally sensitive tape)가 사용될 수 있다. 상기 열박리 테이프로서, 상온에서는 점착력(adhesion 또는 adherence pressure)을 유지하지만, 특정 가열온도로 가열되는 경우, 그 점착력을 상실하여 간단하게 벗겨낼 수 있는 성질을 갖는 것이라면, 그 종류에 제한이 없다.
그리고, 상기 제2 반도체 칩(170)의 입출력 패드(미도시)는 상기 재배선층(150)에 와이어 본딩을 통해 전기적으로 연결된다.
본 발명에 따르면, 인터포저를 대체하여 재배선층을 이용하여 구현된 멀티 칩 패키지를 제공함으로써, 두께를 최소화할 수 있는 효과가 있다.
또한, 배선 기판에 인터포저를 부착하는 공정을 생략할 수 있어 패키지 제조 수율의 향상을 기대할 수 있으며, 인터포저를 생략할 수 있어 패키지 제조비용을 절감할 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구의 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 반도체 패키지 110 : 배선기판
101, 102 : 금속패드 120 : 리패시베이션층
130 : 관통 인캡슐레이션 전극 140 : 재배선 시드층
150 : 재배선층
160 : 제1 반도체 칩 170 : 제2 반도체 칩

Claims (7)

  1. 금속패드를 구비하는 배선기판을 준비하는 단계;
    상기 배선기판 상에 재배선층을 형성하는 단계;
    상기 재배선층 상에 제1 반도체 칩을 실장하는 단계; 및
    상기 제1 반도체 칩 상에 제2 반도체 칩을 적층하고, 상기 제2 반도체 칩을 상기 재배선층에 전기적으로 연결하는 단계를 포함하며,
    상기 재배선층을 형성하는 단계는,
    (a) 상기 배선기판을 인캡슐레이션 하는 리패시베이션층(repassivation layer)을 형성하는 단계;
    (b) 상기 리패시베이션층의 내부에 관통 인캡슐레이션 전극(Through Encapsulation Via: TEV)을 형성하는 단계; 및
    (c) 상기 리패시베이션층 상에 상기 TEV와 전기적으로 연결되는 재배선층(ReDistibution Layer)을 형성하는 단계를 포함하며,
    상기 (c) 단계는,
    물리 증착법(Physical Vapor Deposition) 또는 화학 증착법(Chemical Vapor Deposition)을 이용하여 상기 리패시베이션층의 전면적에 형성하여, 상기 리패시베이션층의 상부로 노출되는 상기 TEV의 일단과 전기적으로 연결되는 금속 시드층을 형성하는 단계;
    상기 금속 시드층 상에 포토레지스트층을 형성하고, 상기 포토레지스트층의 노광 영역을 노광 공정 및 현상 공정을 이용하여 제거하는 단계;
    상기 노광 영역의 제거에 따라 노출되는 상기 금속 시드층 상에 도금 공정을 이용하여 상기 재배선층을 형성하는 단계;
    상기 포토레지스트층을 제거하는 단계; 및
    상기 포토레지스트층의 제거에 따라 노출되는 상기 금속 시드층을 상기 재배선층을 식각 마스크로 이용하여 제거하는 단계를 포함하는 것
    인 재배선층을 이용한 반도체 패키지 제조방법.
  2. 제1항에 있어서, 상기 재배선층을 형성하는 단계는,
    상기 배선기판의 상기 금속패드와 상기 재배선층을 전기적으로 연결하는 단계를 포함하는 것
    인 재배선층을 이용한 반도체 패키지 제조방법.
  3. 삭제
  4. 제1항에 있어서, 상기 (b) 단계는,
    레이저 드릴링(Laser Drilling) 공정을 이용하여, 상기 리패시베이션층의 내부를 수직으로 관통하는 홀을 형성하는 단계; 및
    도금 공정을 이용하여, 상기 홀 내부에 도전성 물질을 충진하여, 상기 TEV를 형성하는 단계를 포함하는 것
    인 재배선층을 이용한 반도체 패키지 제조방법.
  5. 삭제
  6. 제1항에 있어서, 상기 전기적으로 연결하는 단계는,
    상기 제1 반도체 칩의 하부 전극에 형성된 도전성 범프를 상기 재배선층에 부착하는 단계를 포함하는 것
    인 재배선층을 이용한 반도체 패키지 제조방법.
  7. 제1항에 있어서, 상기 전기적으로 연결하는 단계는,
    상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 적층하되, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 다이 접착 필름(Die Attach Film)을 개재하여 상기 제2 반도체 칩을 상기 제1 반도체 칩 상면에 부착하는 단계; 및
    상기 제2 반도체 칩의 입출력 패드를 상기 재배선층에 와이어 본딩으로 전기적으로 연결하는 단계를 포함하는 것
    인 재배선층을 이용한 반도체 패키지 제조방법.

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