KR102324628B1 - 솔리드 스테이트 드라이브 패키지 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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    • H01L2225/1076—Shape of the containers
    • H01L2225/1082—Shape of the containers for improving alignment between containers, e.g. interlocking features
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    • H01L2225/1076—Shape of the containers
    • H01L2225/1088—Arrangements to limit the height of the assembly
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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Abstract

반도체 패키지 형태의 솔리드 스테이트 드라이브인 솔리드 스테이트 드라이브 패키지 및 이를 포함하는 데이터 저장 시스템을 제공한다. 본 발명에 따른 솔리드 스테이트 드라이브 패키지는 하부 패키지 기판, 하부 패키지 기판 상에 실장되는 컨트롤러 칩, 및 컨트롤러 칩을 덮도록 하부 패키지 기판의 상면 상에 형성되는 하부 몰드층을 포함하는 하부 패키지 및 하부 패키지 상에 서로 이격되도록 배치되며, 하부 패키지와 패키지-온-패키지 방식으로 각각 연결되는 적어도 하나의 비휘발성 메모리 패키지와 적어도 하나의 제1 개별 전자 부품을 가지는 개별 전자 부품 패키지로 이루어지는 복수의 상부 패키지를 포함하되, 적어도 하나의 제1 개별 전자 부품의 두께는 하부 몰드층의 두께보다 큰 값을 가진다.

Description

솔리드 스테이트 드라이브 패키지 및 이를 포함하는 데이터 저장 시스템{Solid state drive package and data storage system including the same}
본 발명은 솔리드 스테이트 드라이브 패키지 및 이를 포함하는 데이터 저장 시스템에 관한 것으로서, 더욱 구체적으로는 PoP(Package on Package) 형태의 솔리드 스테이트 드라이브 패키지 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
종래의 하드디스크 드라이브를 대체할 차세대 저장 장치로서 솔리드 스테이트 드라이브가 주목받고 있다. 솔리드 스테이트 드라이브는 비휘발성 메모리에 기반한 저장장치로서 소비 전력이 낮고 저장 밀도가 높다. 또한 솔리드 스테이트 드라이브를 컴퓨터 시스템의 저장 장치로서 이용하면 신속한 부팅이 가능하도록 시스템을 구성할 수 있고, 데이터 저장 시스템으로 이용하면 시스템의 속도를 증가시킬 수 있어서 수요가 크게 증가할 것으로 기대된다.
또한 컴퓨터 시스템 또는 데이터 저장 시스템의 소형화와 경량화에 따라서, 솔리드 스테이트 드라이브 또한 소형화와 경량화가 요구되고 있다.
본 발명의 기술적 과제는 반도체 패키지 형태의 솔리드 스테이트 드라이브인 솔리드 스테이트 드라이브 패키지 및 이를 포함하는 데이터 저장 시스템을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 솔리드 스테이트 드라이브 패키지를 제공한다. 본 발명에 따른 솔리드 스테이트 드라이브 패키지는 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장되는 컨트롤러 칩, 및 상기 컨트롤러 칩을 덮도록 상기 하부 패키지 기판의 상면 상에 형성되는 하부 몰드층을 포함하는 하부 패키지 및 상기 하부 패키지 상에 서로 이격되도록 배치되며, 상기 하부 패키지와 패키지-온-패키지(package-on-package, PoP) 방식으로 각각 연결되는 적어도 하나의 비휘발성 메모리 패키지와 적어도 하나의 제1 개별 전자 부품(individual electronic component)을 가지는 개별 전자 부품 패키지로 이루어지는 복수의 상부 패키지를 포함하되, 상기 적어도 하나의 제1 개별 전자 부품의 두께는 상기 하부 몰드층의 두께보다 큰 값을 가진다.
상기 하부 패키지는, 상기 컨트롤러 칩과 이격되도록 상기 하부 패키지 기판 상에 실장되는 메모리 반도체 칩을 더 포함하며, 상기 비휘발성 메모리 패키지는 상기 메모리 반도체 칩과 오버랩되도록 상기 하부 패키지 상에 배치될 수 있다.
상기 메모리 반도체 칩은, 휘발성 메모리 반도체 칩일 수 있다.
상기 개별 전자 부품 패키지는 상기 컨트롤러 칩의 적어도 일부분과 오버랩되도록 상기 하부 패키지 상에 배치될 수 있다.
상기 복수의 상부 패키지는, 각각 상부 패키지 기판 및 상기 상부 패키지 기판 상에 형성된 상부 몰드층을 포함하며, 상기 복수의 상부 패키지는, 상기 하부 패키지 기판과 상기 상부 패키지 기판을 연결하는 도전성 연결 부재에 의하여 상기 하부 패키지와 전기적으로 연결될 수 있다.
상기 하부 몰드층은 상기 하부 패키지 기판의 일부분을 노출하는 관통홀을 가지며, 상기 도전성 연결 부재는 상기 관통홀에 의하여 노출되는 상기 하부 패키지 기판의 일부분과 연결되도록, 상기 관통홀에 배치될 수 있다.
상기 하부 몰드층의 상면과 상기 상부 패키지 기판의 하면 사이에 에어 갭(air gap)을 형성할 수 있다.
상기 하부 몰드층의 상면은 상기 상부 패키지 기판의 하면보다 낮은 레벨을 가질 수 있다.
상기 하부 패키지 기판 상에 상기 복수의 상부 패키지와 이격되도록 실장되는 적어도 하나의 제2 개별 전자 부품을 더 포함하며, 상기 적어도 하나의 제2 개별 전자 부품의 두께는 상기 상부 몰드층의 두께보다 더 큰 값을 가질 수 있다.
상기 도전성 연결 부재의 두께는 상기 하부 몰드층의 두께보다 큰 값을 가질 수 있다.
상기 하부 패키지 기판의 두께는 상기 상부 패키지 기판의 두께보다 큰 값을 가질 수 있다.
상기 하부 패키지 기판 및 상기 상부 패키지 기판은 각각 인쇄회로기판이며, 상기 하부 패키지 기판이 가지는 레이어 수는, 상기 상부 패키지 기판이 가지는 레이어 수보다 많을 수 있다.
상기 상부 패키지 기판은, 상기 비휘발성 메모리 패키지에 포함되는 제1 상부 패키지 기판과 상기 개별 전자 부품 패키지에 포함되는 제2 상부 패키지 기판을 포함하며, 상기 제2 상부 패키지 기판이 가지는 레이어 수는, 상기 제1 상부 패키지 기판이 가지는 레이어 수보다 많을 수 있다.
상기 복수의 상부 패키지 각각의 두께는, 상기 하부 패키지의 두께보다 클 수 있다.
상기 비휘발성 메모리 패키지는, 적층된 복수의 비휘발성 메모리 반도체 칩을 포함할 수 있다.
본 발명에 따른 솔리드 스테이트 드라이브 패키지는 하부 패키지 기판과 상기 하부 패키지 기판 상의 서로 반대되는 제1 에지(edge)와 제2 에지에 인접하도록 각각 실장되는 메모리 반도체 칩과 컨트롤러 칩을 포함하는 하부 패키지, 및 상기 하부 패키지 상에 서로 이격되도록 배치되며, 상기 하부 패키지와 패키지-온-패키지 방식으로 각각 연결되는 복수의 상부 패키지를 포함하며, 상기 복수의 상부 패키지는 비휘발성 메모리 반도체 칩을 포함하는 제1 상부 패키지와 제1 개별 전자 부품을 포함하는 제2 상부 패키지를 포함하되, 상기 제1 상부 패키지 및 상기 제2 상부 패키지는 각각 상기 제1 에지 및 제2 에지에 인접하도록, 상기 하부 패키지 상에 배치된다.
상기 제1 개별 전자 부품의 두께는, 상기 하부 패키지 기판의 상면과 상기 상부 패키지의 하면 사이의 간격과 같거나 클 수 있다.
상기 제1 상부 패키지 및 상기 제2 상부 패키지는 각각 상기 비휘발성 메모리 반도체 칩이 실장되는 제1 상부 패키지 기판 및 상기 제1 개별 전자 부품이 실장되는 제2 상부 패키지 기판을 포함하며, 상기 하부 패키지 기판, 상기 제1 상부 패키지 기판 및 상기 제2 상부 패키지 기판은 각각 인쇄회로기판이며, 상기 제2 상부 패키지 기판이 가지는 레이어 수는, 상기 제1 상부 패키지 기판이 가지는 레이어 수보다 많고, 상기 하부 패키지 기판이 가지는 레이어 수보다 적을 수 있다.
상기 하부 패키지 기판 상에 상기 복수의 상부 패키지와 이격되도록 실장되는 적어도 하나의 제2 개별 전자 부품을 더 포함하며, 상기 제2 개별 전자 부품의 두께는 상기 복수의 상부 패키지의 두께보다 더 크되, 상기 제2 개별 전자 부품의 최상단은 상기 복수의 상부 패키지의 상면과 같거나 낮은 레벨을 가질 수 있다.
상기 하부 패키지는, 상기 메모리 반도체 칩과 상기 컨트롤러 칩을 덮도록 상기 하부 패키지 기판의 상면 상에 형성되는 하부 몰드층을 더 포함하며, 상기 하부 몰드층의 상면과 상기 상부 패키지 기판의 하면 사이에 에어 갭을 형성하도록, 상기 하부 몰드층의 상면은 상기 상부 패키지 기판의 하면보다 낮은 레벨을 가질 수 있다.
본 발명에 따른 솔리드 스테이트 드라이브 패키지는 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장되는 컨트롤러 칩을 포함하는 하부 패키지 및 상기 하부 패키지 상에 서로 이격되도록 배치되고 상기 하부 패키지와 패키지-온-패키지 방식으로 각각 연결되며, 적층된 복수의 비휘발성 메모리 반도체 칩을 포함하는 복수의 비휘발성 메모리 패키지를 포함한다.
상기 복수의 비휘발성 메모리 패키지 중 적어도 하나는, 상기 하부 패키지 기판의 상면과 상기 복수의 비휘발성 메모리 패키지의 하면 사이의 간격과 같거나 큰 두께를 가지며 상기 적층된 복수의 비휘발성 메모리 반도체 칩과 이격되는 제1 개별 전자 부품을 더 포함할 수 있다.
상기 하부 패키지는 서로 반대되는 제1 에지와 제2 에지를 가지며, 상기 컨트롤러 칩은 상기 제1 에지보다 상기 제2 에지에 인접하도록 실장되며, 상기 복수의 비휘발성 메모리 패키지 중 상기 제1 개별 전자 부품을 포함하는 비휘발성 메모리 패키지는 상기 제1 개별 전자 부품을 포함하지 않는 비휘발성 메모리 패키지보다 상기 제2 에지에 인접하도록 상기 하부 패키지 상에 배치될 수 있다.
상기 복수의 비휘발성 메모리 패키지 중 상기 제1 개별 전자 부품을 포함하는 비휘발성 메모리 패키지는, 상기 적층된 복수의 비휘발성 메모리 반도체 칩보다 상기 제1 개별 전자 부품이 상기 제2 에지에 인접하도록 상기 하부 패키지 상에 배치될 수 있다.
상기 컨트롤러 칩은, PCIe, SAS 또는 SATA 중 적어도 하나를 통하여, 상기 복수의 비휘발성 메모리 반도체 칩을 위한 인터페이스를 제공할 수 있다.
상기 컨트롤러 칩은, 상기 복수의 비휘발성 메모리 반도체 칩을 위하여 웨어 레벨링, 가비지 콜렉션, 불량 블록 관리 또는 에러 보정 부호 중 적어도 하나를 수행할 수 있다.
상기 하부 패키지는, 상기 컨트롤러 칩을 덮도록 상기 하부 패키지 기판의 상면 상에 형성되며, 상기 하부 패키지 기판의 일부분을 노출하는 관통홀을 가지는 하부 몰드층을 더 포함하며, 상기 하부 패키지와 상기 복수의 비휘발성 메모리 패키지는, 상기 관통홀에 배치되는 도전성 연결 부재에 의하여 전기적으로 연결될 수 있다.
상기 하부 몰드층의 상면과 상기 상부 패키지 기판의 하면 사이에 에어 갭(air gap)을 형성하도록, 상기 하부 몰드층의 상면은 상기 복수의 비휘발성 메모리 패키지의 하면보다 낮은 레벨을 가질 수 있다.
상기 하부 패키지 상에 상기 복수의 비휘발성 메모리 패키지 각각과 이격되도록 배치되며, 상기 하부 패키지와 패키지-온-패키지 방식으로 연결되고 적어도 하나의 제2 개별 전자 부품을 포함하는 개별 전자 부품 패키지를 더 포함할 수 있다.
상기 적어도 하나의 제2 개별 전자 부품은, 상기 하부 패키지 기판의 상면과 상기 복수의 비휘발성 메모리 패키지의 하면 사이의 간격과 같거나 큰 두께를 가질 수 있다.
상기 하부 패키지는 서로 반대되는 제1 에지와 제2 에지를 가지며, 상기 컨트롤러 칩은 상기 제1 에지보다 상기 제2 에지에 인접하도록 실장되며, 상기 개별 전자 부품 패키지는 상기 제2 에지에 인접하도록 상기 하부 패키지 상에 배치될 수 있다.
상기 하부 패키지는, 상기 하부 패키지 기판 상에 상기 컨트롤러 칩과 이격되며, 상기 제2 에지보다 상기 제1 에지에 인접하도록 실장되는 메모리 반도체 칩을 더 포함할 수 있다.
상기 메모리 반도체 칩은, 휘발성 메모리 반도체 칩일 수 있다.
본 발명에 따른 데이터 저장 시스템은, 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장되는 컨트롤러 칩, 및 상기 컨트롤러 칩을 덮도록 상기 하부 패키지 기판의 상면 상에 형성되는 하부 몰드층을 포함하는 하부 패키지, 및 상기 하부 패키지와 패키지-온-패키지 방식으로 각각 연결되도록 상기 하부 패키지 상에 서로 이격되도록 배치되며, 상부 패키지 기판 상에 실장되는 적층된 복수의 비휘발성 메모리 반도체 칩을 가지는 복수의 상부 패키지를 포함하는 솔리드 스테이트 드라이브 패키지, 상기 솔리드 스테이트 드라이브 패키지가 실장되는 메인보드, 및 상기 메인보드에 상기 솔리드 스테이트 드라이브 패키지와 이격되어 실장되며, 상기 솔리드 스테이트 드라이브 패키지의 구동을 위하여 사용되는 적어도 하나의 제1 개별 전자 부품을 포함하며, 상기 적어도 하나의 제1 개별 전자 부품의 두께는 상기 하부 몰드층의 두께보다 큰 값을 가진다.
상기 하부 패키지 기판 및 상기 상부 패키지 기판은 각각 인쇄회로기판이며,상기 하부 패키지 기판의 두께가 상기 상부 패키지 기판의 두께보다 큰 값을 가지도록, 상기 하부 패키지 기판이 가지는 레이어 수는, 상기 상부 패키지 기판이 가지는 레이어 수보다 많을 수 있다.
상기 복수의 상부 패키지 각각의 두께는, 상기 하부 패키지의 두께보다 큰 값을 가질 수 있다.
상기 하부 패키지는, 상기 하부 몰드층에 덮히도록 상기 하부 몰드층의 두께보다 작은 값의 두께를 가지며 상기 하부 패키지 기판 상에 실장되는 제2 개별 전자 부품을 더 포함할 수 있다.
상기 제1 개별 전자 부품은, 인덕턴스, 스위치, 온도 센서, DC-DC 컨버터, 클럭 발생을 위한 쿼츠 및 전압 레굴레이터 중 적어도 하나일 수 있다.
상기 하부 패키지는, 상기 컨트롤러 칩과 이격되도록 상기 하부 패키지 기판 상에 실장되어 상기 하부 몰드층에 덮히는 휘발성 메모리 반도체 칩을 더 포함할 수 있다.
상기 하부 몰드층은, 상기 하부 패키지 기판의 일부분을 노출하는 관통홀을 가지며, 상기 하부 패키지와 상기 복수의 상부 패키지는, 상기 관통홀에 배치되며 상기 하부 몰드층의 두께보다 큰 값의 두께를 가지는 도전성 연결 부재에 의하여 연결되어, 상기 하부 몰드층의 상면과 상기 상부 패키지 기판의 하면 사이에 에어 갭을 형성할 수 있다.
본 발명에 따른 솔리드 스테이트 드라이브 패키지는 개별 전자 부품을 포함하는 개별 전자 부품 패키지를 패키지-온-패키지 방식으로 하부 패키지 상에 배치할 수 있어, 솔리드 스테이트 드라이브 패키지 전체의 두께를 최소화하여 소형화를 할 수 있다.
본 발명에 따른 솔리드 스테이트 드라이브 패키지는 발열량을 고려하여 구성 요소를 배치하여, 발열에 따른 특성 저하를 최소화하여 신뢰성이 있는 솔리드 스테이트 드라이브 패키지.를 제공할 수 있다.
본 발명에 따른 솔리드 스테이트 드라이브 패키지는 상부 패키지를 복수개로 분리하여 하부 패키지 상에 패키지-온 패키지 방식으로 연결하므로, 발생할 수 있는 휨을 제어할 수 있고, 휨이 발생한 경우에도 상대적으로 두꺼운 상부 패키지에 직접 힘이 가해지는 것을 방지할 수 있다.
또한 본 발명에 따른 데이터 저장 시스템은, 상대적으로 두꺼운 개별 전자 부품을 메인 보드에 실장하여, 데이터 저장 시스템에 포함되는 솔리드 스테이트 드라이브 패키지의 두께가 증가하지 않도록 할 수 있어, 데이터 저장 시스템 전체의 부피를 최소화할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 5는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 6은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 7은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 9는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다.
도 10은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 11은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다.
도 12는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 13은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다.
도 14 내지 도 16은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 17은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다.
도 18은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다.
도 19 및 도 20은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 21은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다.
도 22는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 23은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다.
도 24는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 25 내지 도 30은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 제조 방법을 나타내는 단면도들이다.
도 31은 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 구성도이다.
도 32는 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브 패키지와 외부 시스템과의 관계를 나타내는 모식도이다.
도 33은 본 발명의 실시 예에 따른 데이터 저장 시스템의 블록 다이어그램이다.
도 34는 본 발명의 실시 예에 따른 데이터 저장 시스템의 분해 사시도이다.
도 35는 본 발명의 실시 예에 따른 데이터 저장 시스템을 나타내는 단면도이다.
도 36은 본 발명의 실시 예에 따른 데이터 저장 시스템을 나타내는 단면도이다.
도 37은 본 발명의 실시 예에 따른 시스템의 개념도이다.
도 38 및 도 39는 본 발명의 실시 예들에 따른 멀티미디어 장치의 예들을 보여주는 사시도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다.
도 1을 참조하면, 솔리드 스테이트 드라이브 패키지(1000)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지(package-on-package, PoP) 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 300)를 포함한다.
하부 패키지(100)는 하부 패키지 기판(110) 및 하부 패키지 기판(110) 상에 실장되는 컨트롤러 칩(120)을 포함할 수 있다.
하부 패키지 기판(110)은 예를 들면, 인쇄회로기판일 수 있다. 하부 패키지 기판(110)이 인쇄회로기판인 경우, 하부 패키지 기판(110)은 기판 베이스, 그리고 상기 기판 베이스의 상면 및 하면에 각각 형성된 상면 패드(112) 및 하면 패드(114)를 포함할 수 있다. 상면 패드(112) 및 하면 패드(114)는 각각 상기 기판 베이스의 상면 및 하면을 덮는 솔더레지스트층(도시 생략)에 의하여 노출될 수 있다. 상기 기판 베이스는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 상기 기판 베이스는 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상면 패드(112) 및 하면 패드(114)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 상기 기판 베이스 내에는 상면 패드(112)와 하면 패드(114)를 전기적으로 연결되는 내부 배선(도시 생략)이 형성될 수 있다. 상면 패드(112) 및 하면 패드(114)는 상기 기판 베이스의 상면 및 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 상기 솔더레지스트층에 의하여 노출된 부분일 수 있다. 상기 기판 베이스는 복수의 베이스 층으로 이루어질 수 있고, 하부 패키지 기판(110)은 상기 기판 베이스의 상면, 하면 및 상기 복수의 베이스 층 각각의 사이에 회로 배선을 가지도록 형성된 레이어를 가질 수 있다. 즉, 하부 패키지 기판(110)은 복수의 레이어를 가질 수 있다.
컨트롤러 칩(120)은 하부 패키지 기판(110) 상에 실장될 수 있다. 컨트롤러 칩(120)은 비휘발성 메모리 반도체 칩(220)을 위한 플래시 인터페이스를 제공할 수 있다. 컨트롤러 칩(120)은 호스트와 비휘발성 메모리 반도체 칩(220) 사이에 인터페이스와 프로토콜을 제공할 수 있다. 컨트롤러 칩(120)은 비휘발성 메모리 반도체 칩(220)과 호스트 사이의 인터페이스를 위하여 PCIe(PCI Express), SAS(SA-SCSI) 또는 SATA(Serial ATA)와 같은 표준 프토토콜을 제공할 수 있다. 또한 컨트롤러 칩(120)은 비휘발성 메모리 반도체 칩(220)을 위하여 웨어 레벨링(wear leveling), 가비지 콜렉션(Garbage Collection), 불량 블록 관리(bad block management) 및 에러 보정 부호(ECC, Error Correcting Code)를 수행할 수 있다.
컨트롤러 칩(120)은 제1 연결 범프(122)를 통하여 하부 패키지 기판(110)과 전기적으로 연결될 수 있다. 선택적으로 컨트롤러 칩(120)과 하부 패키지 기판(110) 사이에는 제1 연결 범프(122)를 감싸는 언더필 물질층(124)이 배치될 수 있다.
하부 패키지(100)는 하부 패키지 기판(110) 상에 실장되는 메모리 반도체 칩(130)을 더 포함할 수 있다. 메모리 반도체 칩(130)은 컨트롤러 칩(120)과 이격되도록 하부 패키지 기판(110) 상에 실장될 수 있다. 메모리 반도체 칩(130)은 예를 들면, DRAM과 같은 휘발성 메모리 반도체 칩일 수 있다. 메모리 반도체 칩(130)은 캐시(cache)를 제공하여, 솔리드 스테이트 드라이브 패키지(1000)가 포함되는 시스템의 프로세스 성능에 맞도록 액서스 시간(access-time)과 데이터 전송 능력(data-transfer performance)을 조정(scale)할 수 있다. 메모리 반도체 칩(130)은 하부 본딩 와이어(132)를 통하여 하부 패키지 기판(110)과 전기적으로 연결될 수 있다. 메모리 반도체 칩(130)은 하부 DAF(Die Attach Film, 134)에 의하여 하부 패키지 기판(110)에 부착될 수 있다. 컨트롤러 칩(120)이 그 내부에 캐시 기능을 포함하고 있는 경우, 메모리 반도체 칩(130)은 생략될 수 있다.
도 1에서, 컨트롤러 칩(120)은 활성면이 하부 패키지 기판(110)을 향하며, 플립 칩(flip chip) 형태로 하부 패키지 기판(110)과 전기적으로 연결되고, 메모리 반도체 칩(130)은 비활성면이 하부 패키지 기판(110)을 향하며, 하부 본딩 와이어(132)에 의하여 하부 패키지 기판(110)과 전기적으로 연결된 것으로 도시되었으나, 컨트롤러 칩(120) 및/또는 메모리 반도체 칩(130)이 하부 패키지 기판(110)과 전기적으로 연결될 수 있는 방식을 예시적으로 도시한 것인 바, 이에 한정되지 않는다.
본 명세서에서 칩 또는 반도체 칩이란, 특별한 언급이 없는 한 반도체 공정에 의하여 제조된 집적회로를 포함하는 반도체 웨이퍼를 다이싱(dicing)한 것을 의미한다. 상기 반도체 웨이퍼는 실리콘(Si, silicon)을 포함할 수 있다. 또는 상기 반도체 웨이퍼는 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
하부 패키지(100)는 하부 패키지 기판(110) 상에 실장되는 제1 개별 전자 부품(140)을 더 포함할 수 있다. 제1 개별 전자 부품(140)은 예를 들면, 칩저항, 칩커패시터, 적층 세라믹 커패시터(MLCC, Multi Layer Ceramic Capacitor)와 같은 수동 수자일 수 있다.
본 명세서에서 개별 전자 부품(individual electronic component)이라 함은, 집적회로(integrated circuit)의 일부분이 아니라, 독립적으로 기능을 수행할 수 있고, 개별적으로 전자 장치에 실장될 수 있는 형태를 가지고 있는 전자 부품을 의미한다. 예를 들면 개별 전자 부품은, 저항, 커패시터, 인덕턴스, 스위치, 센서, DC-DC 컨버터, 클럭 발생을 위한 쿼츠(quartz) 또는 전압 레굴레이터 등의 능동 소자 또는 수동 소자일 수 있다. 또한 본 명세서에서 개별 전자 부품은, 솔리드 스테이트 드라이브 패키지의 구동을 위하여 사용되는 능동 소자 또는 수동 소자인 전자 부품을 의미할 있다. 예를 들면 개별 전자 부품은, 컨트롤러 칩(120), 메모리 반도체 칩(130) 및/또는 비휘발성 메모리 반도체 칩(220)의 구동을 위하여 사용되는 능동 소자 또는 수동 소자인 전자 부품을 의미한다.
본 명세서의 도면들에서는 개별 전자 부품(예를 들면, 컨트롤러 칩(120) 및 제1 개별 전자 부품(140))이 패키지 기판(예를 들면, 하부 패키지 기판(110))과 전기적으로 연결되기 위한 패키지 기판의 패드가 도시의 편의를 위하여 생략되었으나, 컨트롤러 칩(120) 및 제1 개별 전자 부품(140)도 상면 패드(112)와 유사한 패드에 의하여 하부 패키지 기판(110)과 전기적으로 연결될 수 있다. 또한 마찬가지로, 상부 패키지 기판(210, 310)에서도 일부 패드가 도시의 편의를 위하여 생략될 수 있다.
하부 패키지 기판(110)의 상면 상에는 하부 몰드층(150)이 형성될 수 있다. 하부 몰드층(150)은 컨트롤러 칩(120), 메모리 반도체 칩(130) 및/또는 제1 개별 전자 부품(140)을 덮도록 하부 패키지 기판(110)의 상면 상에 형성될 수 있다. 하부 몰드층(150)은 수지로 이루어질 수 있다. 하부 몰드층(150)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다.
하부 몰드층(150)은 하부 패키지 기판(110)의 상면의 일부분을 노출하는 관통홀(155)을 가질 수 있다. 관통홀(155)에 의하여 하부 패키지 기판(110)의 상면 패드(112)가 노출될 수 있다. 상부 패키지(200, 300)는 관통홀(155)에 배치되어, 관통홀(155)에 의하여 노출되는 하부 패키지 기판(110)의 상면의 일부분과 연결되는 도전성 연결 부재(160)에 의하여 하부 패키지(100)와 전기적으로 연결될 수 있다. 도전성 연결 부재(160)는 예를 들면, 솔더볼 또는 범프일 수 있다. 도전성 연결 부재(160)의 하단은 하부 패키지 기판(110)의 상면 패드(112)와 연결되고, 상단은 상부 패키지 기판(210, 310)의 하면 패드(214, 314)와 연결될 수 있다. 도전성 연결 부재(160)의 두께(t16)는 하부 몰드층(150)의 두께(t15)보다 큰 값을 가질 수 있다.
본 명세서에서 특별히 언급되지 않는 한, 구성 요소의 두께란 해당 구성의 최하단부터 최상단까지의 높이를 의미한다.
상부 패키지(200, 300)는 제1 상부 패키지(200)와 제2 상부 패키지(300)를 포함할 수 있다. 상부 패키지(200, 300)는 도전성 연결 부재(160)에 의하여 패키지-온-패키지 방식으로 하부 패키지(100)와 전기적으로 연결될 수 있다. 제1 상부 패키지(200)와 제2 상부 패키지(300)는 하부 패키지(100) 상에 서로 이격되도록 배치될 수 있다.
상부 패키지(200, 300)는 상부 패키지 기판(210, 310)을 포함할 수 있다. 상부 패키지 기판(210, 310)은 예를 들면, 인쇄회로기판일 수 있다. 상부 패키지 기판(210, 310)이 인쇄회로기판인 경우, 상부 패키지 기판(210, 310)은 기판 베이스, 그리고 상기 기판 베이스의 상면 및 하면에 각각 형성된 상면 패드(212) 및 하면 패드(214, 314)를 포함할 수 있다. 상부 패키지 기판(210, 310)의 기본적인 구성은 하부 패키지 기판(110)과 유사한 바, 중복되는 설명은 생략하도록 한다. 상기 기판 베이스는 복수의 베이스 층으로 이루어질 수 있고, 상부 패키지 기판(210, 310)은 상기 기판 베이스의 상면, 하면 및 상기 복수의 베이스 층 각각의 사이에 회로 배선을 가지도록 형성된 레이어를 가질 수 있다. 즉, 상부 패키지 기판(210, 310)은 복수의 레이어를 가질 수 있다.
제1 상부 패키지(200)는 제1 상부 패키지 기판(210) 상에 실장된 비휘발성 메모리 반도체 칩(220)을 포함할 수 있다. 비휘발성 메모리 반도체 칩(220)은 예를 들면, NAND 플래시 메모리, RRAM(Resistive Random Access Memory), MRAM(Magnetoresistive RAM), PRAM(Phase-change RAM) 또는 FRAM(Ferroelectric RAM)일 수 있다. 따라서 제1 상부 패키지(200)는 비휘발성 메모리 패키지(200)라 호칭할 수 있다.
비휘발성 메모리 패키지(200)는 제1 상부 패키지 기판(210) 상에 적층된 복수의 비휘발성 메모리 반도체 칩(220)을 포함할 수 있다. 복수의 비휘발성 메모리 반도체 반도체 칩(220)은 계단 형상을 가지도록 상부 DAF(224)에 의하여 제1 상부 패키지 기판(210) 상에 적층될 수 있다. 복수의 비휘발성 메모리 반도체 칩(220)은 상부 본딩 와이어(222)를 통하여 제1 상부 패키지 기판(210)과 전기적으로 연결될 수 있다. 비휘발성 메모리 패키지(200)는 제1 상부 패키지 기판(210)의 상면 상에 형성되는 제1 상부 몰드층(250)을 더 포함할 수 있다. 제1 상부 몰드층(250)은 비휘발성 메모리 반도체 칩(220)을 덮도록 제1 상부 패키지 기판(210)의 상면 상에 형성될 수 있다.
제2 상부 패키지(300)는 제2 상부 패키지 기판(310) 상에 부착된 제2 개별 전자 부품(320)을 포함할 수 있다. 제2 개별 전자 부품(320)은 예를 들면, 저항, 커패시터, 인덕턴스, 스위치, 센서, DC-DC 컨버터, 클럭 발생을 위한 쿼츠 및 전압 레굴레이터 등의 능동 소자 또는 수동 소자일 수 있다. 따라서 제2 상부 패키지(300)는 개별 전자 부품 패키지(300)라 호칭할 수 있다. 제2 개별 전자 부품(320)은 제2 상부 패키지 기판(310)과 전기적으로 연결될 수 있다. 제2 개별 전자 부품(320)의 종류에 따라서 제2 개별 전자 부품(320)과 제2 상부 패키지 기판(310) 사이의 전기적 연결 방법은 다양하게 가능하며, 제2 개별 전자 부품(320)이 제2 상부 패키지 기판(310)의 상면에 형성된 패드(도시 생략)를 통하여 제2 상부 패키지 기판(310)과의 전기적 연결이 가능함은 당업자에게 자명한 바, 구체적인 연결 방법에 대한 도시는 생략하였다.
개별 전자 부품 패키지(300)는 제2 상부 패키지 기판(310)의 상면 상에 형성되는 제2 상부 몰드층(350)을 더 포함할 수 있다. 제2 상부 몰드층(350)은 제2 개별 전자 부품(320)을 덮도록 제2 상부 패키지 기판(310)의 상면 상에 형성될 수 있다.
제2 상부 패키지(300), 즉 개별 전자 부품 패키지(300)는 제1 상부 패키지(200), 즉 비휘발성 메모리 패키지(200)에 비하여 상대적으로 많은 회로 배선을 필요로 할 수 있다. 따라서 제2 상부 패키지 기판(310)은 제1 상부 패키지 기판(210)이 가지는 레이어 수보다 많은 레이어 수를 가질 수 있다. 또한 하부 패키지(100)은 컨트롤러 칩(120)을 포함하므로, 하부 패키지 기판(110)은 제1 및 제2 상부 패키지 기판(210, 310)보다 상대적으로 많은 회로 배선을 필요로 할 수 있다. 따라서, 제2 상부 패키지 기판(310)은, 하부 패키지 기판(110)이 가지는 레이어 수보다 적은 레이어 수를 가질 수 있고, 제1 상부 패키지 기판(210)이 가지는 레이어 수보다 많은 레이어 수를 가질 수 있다.
예를 들면, 하부 패키지 기판(110)은 6개의 레이어를 가질 수 있고, 제1 상부 패키지 기판(210)은 3개의 레이어를 가질 수 있고, 제2 상부 패키지 기판(310)은 4개의 레이어를 가질 수 있으나, 이에 한정되지는 않는다.
하부 몰드층(150)의 상면은 상부 패키지 기판(210, 310)의 하면보다 낮은 레벨을 가질 수 있다. 따라서, 하부 몰드층(150)의 상면과 상부 패키지 기판(210, 310)의 하면 사이에는 에어 갭(air gap, AG1)이 형성될 수 있다.
제1 및 제2 상부 패키지 기판(210, 310) 각각의 하면은 하부 패키지 기판(110)에 대하여 동일 레벨에 위치할 수 있으며, 제1 상부 패키지 기판(210)과 하부 패키지 기판(110) 사이를 연결하는 도전성 연결 부재(160)와 제2 상부 패키지 기판(220)과 하부 패키지 기판(110) 사이를 연결하는 도전성 연결 부재(160)는 동일한 두께(t16)를 가질 수 있다.
메모리 반도체 칩(130)과 컨트롤러 칩(120) 각각은, 하부 패키지(100)의 서로 반대되는 제1 에지(100L)와 제2 에지(100R)에 인접하도록 실장될 수 있다. 비휘발성 메모리 패키지(200)와 개별 전자 부품 패키지(300)는 각각 제1 에지(100L)와 제2 에지(100R)에 인접하도록, 하부 패키지(100) 상에 배치될 수 있다. 비휘발성 메모리 패키지(200)는 하부 패키지(100)의 메모리 반도체 칩(130)과 수직으로 오버랩되도록, 하부 패키지(100) 상에 배치될 수 있다. 개별 전자 부품 패키지(300)는 하부 패키지(100)의 컨트롤러 칩(120)의 적어도 일부분과 수직으로 오버랩되도록 하부 패키지(100) 상에 배치될 수 있다.
하부 패키지 기판(110)은, 상부 패키지 기판(210, 310)이 가지는 레이어 수보다 많은 레이어 수를 가질 수 있다. 하부 패키지 기판(110) 및 상부 패키지 기판(210, 310)을 이루는 복수의 베이스 층 각각의 두께는 동일하거나 유사할 수 있다. 따라서 하부 패키지 기판(110)의 두께(t11)는 상부 패키지 기판(210, 310)의 두께(t12, t13)보다 큰 값을 가질 수 있다. 또한 제1 상부 패키지 기판(210)의 두께(t12)는 제2 상부 패키지 기판(310)의 두께(t13)보다 작은 값을 가질 수 있다.
제1 개별 전자 부품(140)의 두께(t14)는 하부 몰드층(150)의 두께(t15)보다 작은 값을 가질 수 있다. 따라서 제1 개별 전자 부품(140)은 하부 몰드층(150)에 의하여 덮일 수 있다. 또는 도시하지는 않았으나, 제1 개별 전자 부품(140)의 두께(t14)는 하부 몰드층(150)의 두께(t15)보다 같거나 크되, 하부 패키지 기판(110)의 상면과 상부 패키지 기판(210, 310)의 하면 사이의 간격(t16)보다 작은 값을 가질 수 있다. 하부 패키지 기판(110)의 상면과 상부 패키지 기판(210, 310)의 하면 사이의 간격(t16)과 도전성 연결 부재(160)의 두께는 실질적으로 동일할 수 있다. 따라서 제1 개별 전자 부품(140)의 두께(t14)는 하부 몰드층(150)의 두께(t15)보다 같거나 크되, 도전성 연결 부재(160)의 두께(t16)보다 작은 값을 가질 수 있다. 이 경우 제1 개별 전자 부품(140)의 상측 일부분은 하부 몰드층(150)에 의하여 덮히지 않을 수 있으나, 제1 개별 전자 부품(140)은 상부 패키지 기판(210, 310)의 하면과는 이격될 수 있다.
제1 상부 패키지(200)의 두께(t12+t20)와 제2 상부 패키지(300)의 두께(t13+t30)는 동일하도록 형성할 수 있으나, 이에 한정되지 않는다. 제1 상부 몰드층(250)의 두께(t20)와 제2 상부 몰드층(350)의 두께(t30)는 동일하도록 형성할 수 있으나, 이에 한정되지는 않는다. 예를 들면, 제1 상부 패키지 기판(210)의 두께(t12)가 제2 상부 패키지 기판(310)의 두께(t13)보다 작은 경우, 제1 상부 몰드층(250)의 두께(t20)를 제2 상부 몰드층(350)의 두께(t30)보다 크게 하여, 제1 상부 패키지(200)의 두께(t12+t20)와 제2 상부 패키지(300)의 두께(t13+t30)를 동일하도록 형성할 수 있다. 또는 제1 상부 몰드층(250)의 두께(t20)와 제2 상부 몰드층(350)의 두께(t30)를 동일하도록 형성하여, 제1 상부 패키지(200)의 두께(t12+t20)가 제2 상부 패키지(300)의 두께(t13+t30)보다 작도록 형성할 수 있다.
하부 패키지(100)의 두께(t11+t15)는 제1 상부 패키지(200)의 두께(t12+t20) 및 제2 상부 패키지(300)의 두께(t13+t30)보다 작은 값을 가질 수 있다. 또한 하부 몰드층(150)의 두께(t15)는 제1 상부 몰드층(200)의 두께(t20) 및 제2 상부 몰드층(300)의 두께(t30)보다 작은 값을 가질 수 있다.
적층된 복수의 비휘발성 메모리 반도체 칩(220) 전체의 두께(t21)는 제1 상부 몰드층(250)의 두께(t20)보다 작을 수 있다. 따라서 적층된 복수의 비휘발성 메모리 반도체 칩(220)은 제1 상부 몰드층(250)에 의하여 덮힐 수 있다.
개별 전자 부품 패키지(300)는 복수의 제2 개별 전자 부품(322, 324)를 포함할 수 있다. 개별 전자 부품 패키지(300)에 포함되는 복수의 제2 개별 전자 부품(322, 324)은 서로 다른 두께(t31, t32)를 가질 수 있다. 복수의 제2 개별 전자 부품(322, 324) 중 두께가 작은 제1 부품(322)의 두께(t31)는 하부 몰드층(150)의 두께(t31)보다 큰 값을 가질 수 있다. 복수의 제2 개별 전자 부품(322, 324) 중 두께가 작은 제1 부품(322)의 두께(t31)는 도전성 연결 부재(160)의 두께(t16)와 같거나 큰 값을 가질 수 있다.
따라서 상대적으로 두께가 큰 제2 개별 전자 부품(322, 324)를 하부 패키지(100)에 실장하지 않기 때문에 솔리드 스테이트 드라이브 패키지(1000) 전체의 두께가 증가하지 않도록 할 수 있다.
복수의 제2 개별 전자 부품(322, 324) 중 가장 두께가 큰 제2 부품(324)의 두께(t32)는 제1 상부 몰드층(250)의 두께(t20)보다 작을 수 있다. 또는 제2 부품(324)의 두께(t32)는 적층된 복수의 비휘발성 메모리 반도체 칩(220) 전체의 두께(t21)보다 작을 수 있다. 따라서 개별 전자 부품 패키지(300)의 두께(t13+t30)를 비휘발성 메모리 패키지(200)의 두께(t12+t20)보다 크지 않도록 형성할 수 있기 때문에 솔리드 스테이트 드라이브 패키지(1000) 전체의 두께가 증가하지 않도록 할 수 있다.
일부 실시 예에서, 개별 전자 부품 패키지(300)는 제3 개별 전자 부품(340)을 더 포함할 수 있다. 제3 개별 전자 부품(340)은 예를 들면, 칩저항, 칩커패시터, 적층 세라믹 커패시터(MLCC, Multi Layer Ceramic Capacitor)와 같은 수동 수자일 수 있다. 제3 개별 전자 부품(340)의 두께는 제1 개별 전자 부품(140)의 두께와 유사할 수 있다. 예를 들면, 제3 개별 전자 부품(340)의 두께는 하부 몰드층(150)의 두께(t15)보다 작은 값을 가질 수 있다. 도 1에는 개별 전자 부품 패키지(300)가 하부 몰드층(150)의 두께(t15)보다 작은 값의 두께를 가지는 제3 개별 전자 부품(340)을 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들면, 개별 전자 바품 패키지(300)는 상대적으로 두께가 큰 제2 개별 전자 부품(320)만을 포함하고, 제3 개별 전자 부품(340)은 포함하지 않을 수 있다.
솔리드 스테이트 드라이브 패키지(1000)는 하부 패키지 기판(110)의 하면에 부착된 외부 연결 부재(116)를 더 포함할 수 있다. 외부 연결 부재(116)는 예를 들면, 솔더볼일 수 있다. 외부 연결 부재(116)에 의하여 솔리드 스테이트 드라이브 패키지(1000)는 외부 호스트 또는 외부 시스템과 전기적으로 연결될 수 있다.
본 명세서에서, 도 1 및 이후에 도시되는 단면도들은, 동일 평면을 이루는 단면이 아닐 수 있다. 예를 들면, 제1 개별 전자 부품(140), 도전성 연결 부재(160)의 일부, 및/또는 제2 개별 전자 부품(320)의 전부 또는 일부는 컨트롤러 칩(120), 메모리 반도체 칩(130) 또는 비휘발성 메모리 반도체 칩(220) 등과 다른 평면을 이루는 단면에 위치할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다. 도 2에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 2를 참조하면, 솔리드 스테이트 드라이브 패키지(1000a)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 300)를 포함한다. 상부 패키지(200, 300)는 비휘발성 메모리 패키지(200)와 개별 전자 부품 패키지(300)를 포함할 수 있다.
하부 패키지(100)와 개별 전자 부품 패키지(300)에 대한 구성은 도 1에 보인 솔리드 스테이트 드라이브 패키지(1000)와 동일한 바, 자세한 설명은 생략하도록 한다.
비휘발성 메모리 패키지(200)는 제1 상부 패키지 기판(210) 상에 적층된 복수의 비휘발성 메모리 반도체 칩(220-1)을 포함할 수 있다. 복수의 비휘발성 메모리 반도체 칩(220-1)은 수직 방향으로 정렬되도록 제1 상부 패키지 기판(210) 상에 적층될 수 있다.
복수의 비휘발성 메모리 반도체 칩(220-1) 각각은 그 내부를 관통하는 관통 전극(222-1) 및 제2 연결 범프(224-1)를 통하여 제1 상부 패키지 기판(210)과 전기적으로 연결될 수 있다. 관통 전극(222-1)은 TSV(Through Silicon Via)로 형성될 수 있다. 관통 전극(222-1)은 배선 금속층(도시 생략) 및 이를 둘러싸는 장벽 금속층(도시 생략)을 포함할 수 있다. 상기 배선 금속층은 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 배선 금속층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예컨대, 상기 배선 금속층은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 상기 장벽 금속층은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다. 그러나 관통 전극(222-1)의 재질이 상기의 물질에 한정되는 것은 아니다. 상기 장벽 금속층 및 배선 금속층은 PVD(physical vapor deposition) 공정 또는 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 관통 전극(222-1)과 복수의 비휘발성 메모리 반도체 칩(220-1) 각각을 이루는 반도체 기판 사이에는 스페이서 절연층(도시 생략)이 개재될 수 있다. 상기 스페이서 절연층은 복수의 비휘발성 메모리 반도체 칩(220-1)에 형성된 반도체 소자와 관통 전극(222-1)이 직접 접촉되는 것을 막아줄 수 있다. 상기 스페이서 절연층은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 스페이서 절연층을 형성하기 위하여 CVD 공정을 이용할 수 있다. 상기 스페이서 절연층은 저압 CVD(sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS(ozone/tetra-ethyl ortho-silicate) 기반의 HARP(high aspect ratio process) 산화막으로 이루어질 수 있다.
관통 전극(222-1)은 비휘발성 메모리 반도체 칩(220-1)을 완전히 관통하는 것으로 도시되었으나, 이에 한정되지 않으며, 비아-퍼스트(Via-first), 비아-미들(Via-middle) 또는 비아-라스트(Via-last) 구조 중 어느 하나로 형성될 수 있음은 물론이다. 예를 들면, 관통 전극(222-1)은 비휘발성 메모리 반도체 칩(220-1)을 수직 관통하는 부분과 배선 라인 및 배선간 비아로 이루어질 수 있다. 또한 복수의 비휘발성 메모리 반도체 칩(220-1) 중 최상단의 비휘발성 메모리 반도체 칩(220-1)에는 관통 전극(222-1)이 형성되지 않은 것으로 도시되었으나, 이제 한정되지 않으며, 복수의 비휘발성 메모리 반도체 칩(220-1) 모두에 관통 전극(222-1)이 형성될 수도 있다.
도 3은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다. 도 2에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 3를 참조하면, 솔리드 스테이트 드라이브 패키지(1000b)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 300)를 포함한다. 상부 패키지(200, 300)는 비휘발성 메모리 패키지(200)와 개별 전자 부품 패키지(300)를 포함할 수 있다.
도 3에 보인 솔리드 스테이트 드라이브 패키지(1000b)는 도 1에 보인 솔리드 스테이트 드라이브 패키지(1000)와 달리, 하부 패키지(100)에 하부 몰드층(도 1의 150)이 형성되지 않을 수 있다. 따라서, 하부 패키지 기판(110)과 상부 패키지 기판(210, 310) 사이에는 에어 갭(AG2)이 형성될 수 있다.
도 3에 보인 솔리드 스테이트 드라이브 패키지(1000b)에 포함되는 컨트롤러 칩(120) 및 반도체 메모리 반도체 칩(130)은 전술한 바와 같이 반도체 웨이퍼를 다이싱(dicing)한 것을 의미할 수 있으나, 선택적으로 반도체 웨이퍼를 다이싱한 후에, 몰드층 또는 인캡슐레이션층(encapsulation layer)으로 다이싱된 반도체 웨이퍼를 감싼 것일 수 있다.
별도로 도시하지는 않았으나, 솔리드 스테이트 드라이브 패키지(1000b)는 비휘발성 메모리 패키지(200)를 도 2에 보인 비휘발성 메모리 패키지(200)로 대체하는 것 또한 가능하다.
도 4는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다. 구체적으로 도 4는 도 1 내지 도 3에 보인 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 4를 참조하면, 솔리드 스테이트 드라이브 패키지(1000)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 300)를 포함한다. 상부 패키지(200, 300)는 비휘발성 메모리 패키지(200)와 개별 전자 부품 패키지(300)를 포함할 수 있다.
비휘발성 메모리 패키지(200)는 하부 패키지의 메모리 반도체 칩(130)과 수직으로 오버랩되도록, 하부 패키지(100) 상에 배치될 수 있다. 개별 전자 부품 패키지(300)는 하부 패키지(100)의 컨트롤러 칩(120)의 적어도 일부분과 수직으로 오버랩되도록 하부 패키지(100) 상에 배치될 수 있다.
비휘발성 메모리 패키지(200) 또는 비휘발성 메모리 반도체 칩(220)은 하부 패키지(100)의 컨트롤러 칩(120)의 일부분과 수직으로 오버랩될 수 있으나, 이에 한정되지 않는다. 컨트롤러 칩(120)이 비휘발성 메모리 패키지(200)와 오버랩되는 면적은 개별 전자 부품 패키지(300)와 오버랩되는 면적보다 작을 수 있다. 또는 컨트롤러 칩(120)은 비휘발성 메모리 패키지(200)와 오버랩되지 않을 수 있다. 또는 컨트롤러 칩(120)은 비휘발성 메모리 반도체 칩(220)과 오버랩되지 않을 수 있다.
메모리 반도체 칩(130)과 컨트롤러 칩(120) 각각은, 하부 패키지(100)의 서로 반대되는 제1 에지(100L)와 제2 에지(100R)에 인접하도록 실장될 수 있다. 비휘발성 메모리 패키지(200)와 개별 전자 부품 패키지(300)는 각각 제1 에지(100L)와 제2 에지(100R)에 인접하도록, 하부 패키지(100) 상에 배치될 수 있다.
컨트롤러 칩(120)은 메모리 반도체 칩(130)보다 전력 소모가 많고 발열량이 많을 수 있다. 개별 전자 부품 패키지(300)에 포함되는 제2 개별 전자 부품(도 1 내지 도 3의 320)은 비휘발성 메모리 패키지(200)에 포함되는 비휘발성 반도체 메모리 칩(210)보다 상대적으로 온도 변화에 따른 특성 변화가 적을 수 있다. 따라서 솔리드 스테이트 드라이브 패키지(1000)는, 컨트롤러 칩(120)의 전부 또는 상대적으로 큰 부분이 개별 전자 부품 패키지(300)와 오버랩되도록 배치되는 바, 컨트롤러 칩(120)에서 발생하는 열에 의한 특성 저하를 최소화할 수 있다.
상부 패키지(200, 300)를 비휘발성 메모리 패키지(200)와 개별 전자 부품 패키지(300)로 분리하여 형성하는 바, 비휘발성 메모리 패키지(200)의 수율이 증가할 수 있다.
또한 상부 패키지(200, 300)를 비휘발성 메모리 패키지(200)와 개별 전자 부품 패키지(300)로 분리하여 형성하는 바, 상대적으로 얇은 하부 패키지(100)와 상대적으로 두꺼운 상부 패키지(200, 300)가 패키지-온 패키지 방식으로 연결되어 발생할 수 있는 휨(warpage)을 제어할 수 있고, 휨이 발생한 경우에도 상부 패키지(200, 300)에 손상이 생기는 것을 방지할 수 있다.
도 4를 비롯한 본 명세서의 평면 배치도에서는 하부 패키지(100)의 가장자리로부터 상부 패키지(200, 300)가 이격된 것으로 도시되어 있으나, 이는 도면상에서 하부 패키지(100)와 상부 패키지(200, 300)를 구분하기 위한 것으로 상부 패키지(200, 300)의 가장자리는 하부 패키지(100)의 가장자리로부터 이격될 수도 있으나, 하부 패키지(100)의 가장자리와 접할 수도 있다.
도 4에 보인 솔리드 스테이트 드라이브 패키지(1000)의 평면 배치도는 도 2 및 도 3에 보인 솔리드 스테이트 드라이브 패키지(1000a, 1000b)의 평면 배치도에도 해당될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다. 도 5에 대한 설명 중 도 4와 중복되는 내용은 생략될 수 있다.
도 5를 참조하면 솔리드 스테이트 드라이브 패키지(1000)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 300)를 포함한다. 상부 패키지(200, 300)는 비휘발성 메모리 패키지(200)와 개별 전자 부품 패키지(300)를 포함할 수 있다.
비휘발성 메모리 패키지(200)는 제1 비휘발성 메모리 패키지(200a)와 제2 비휘발성 메모리 패키지(200b)를 포함할 수 있다. 도 5에는 비휘발성 메모리 패키지(200)가 제1 비휘발성 메모리 패키지(200a)와 제2 비휘발성 메모리 패키지(200b)로 이루어지는 것으로 도시되었으나, 이에 한정되지 않으며, 비휘발성 메모리 패키지(200)는 3개 이상으로 이루어질 수도 있다.
상부 패키지(200, 300)를 제1 및 제2 비휘발성 메모리 패키지(200a, 200b)와 개별 전자 부품 패키지(300)로 분리하여 형성하는 바, 상대적으로 얇은 하부 패키지(100)와 상대적으로 두꺼운 상부 패키지(200, 300)가 패키지-온 패키지 방식으로 연결되어 발생할 수 있는 휨을 제어할 수 있고, 휨이 발생한 경우에도 상부 패키지(200, 300)에 손상이 생기는 것을 방지할 수 있다.
도 5에 보인 솔리드 스테이트 드라이브 패키지(1000)의 평면 배치도는 도 2 및 도 3에 보인 솔리드 스테이트 드라이브 패키지(1000a, 1000b)의 평면 배치도에도 해당될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다. 도 6에 대한 설명 중 도 4 및 도 5와 중복되는 내용은 생략될 수 있다.
도 6을 참조하면, 솔리드 스테이트 드라이브 패키지(1000)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 300)를 포함한다. 상부 패키지(200, 300)는 비휘발성 메모리 패키지(200)와 개별 전자 부품 패키지(300)를 포함할 수 있다.
비휘발성 메모리 패키지(200)는 제1 비휘발성 메모리 패키지(200a)와 제2 비휘발성 메모리 패키지(200b)를 포함할 수 있다. 개별 전자 부품 패키지(300)는 제1 개별 전자 부품 패키지(300a)와 제2 개별 전자 부품 패키지(300b)를 포함할 수 있다. 도 6에는 개별 전자 부품 패키지(300)가 제1 개별 전자 부품 패키지(300a)와 제2 개별 전자 부품 패키지(300b)로 이루어지는 것으로 도시되었으나, 이에 한정되지 않으며, 개별 전자 부품 패키지(300)는 3개 이상으로 이루어질 수도 있다.
상부 패키지(200, 300)를 제1 및 제2 비휘발성 메모리 패키지(200a, 200b)와 제1 및 제2 개별 전자 부품 패키지(300a, 300b)로 분리하여 형성하는 바, 상대적으로 얇은 하부 패키지(100)와 상대적으로 두꺼운 상부 패키지(200, 300)가 패키지-온 패키지 방식으로 연결되어 발생할 수 있는 휨을 제어할 수 있고, 휨이 발생한 경우에도 상부 패키지(200, 300)에 손상이 생기는 것을 방지할 수 있다.
도 6에 보인 솔리드 스테이트 드라이브 패키지(1000)의 평면 배치도는 도 2 및 도 3에 보인 솔리드 스테이트 드라이브 패키지(1000a, 1000b)의 평면 배치도에도 해당될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다. 도 7에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 7을 참조하면, 솔리드 스테이트 드라이브 패키지(1002)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 300)를 포함한다.
하부 패키지(100)는 하부 패키지 기판(110) 및 하부 패키지 기판(110) 상에 실장되는 컨트롤러 칩(120a)을 포함할 수 있다. 도 7에 보인 솔리드 스테이트 드라이브 패키지(1002)의 하부 패키지(100)는 도 1에 보인 솔리드 스테이트 드라이브 패키지(1000)의 하부 패키지(100)와 달리 메모리 반도체 칩(도 1의 130)을 포함하지 않을 수 있다. 컨트롤러 칩(120a)은 도 1에 보인 컨트롤러 칩(120)이 제공하는 기능에 더하여 캐쉬를 함께 제공할 수 있다. 예를 들면, 컨트롤러 칩(120a)은 도 1에 보인 컨트롤러 칩(120)과 메모리 반도체 칩(130)을 하나의 반도체 칩에 집적화한 것일 수 있다.
컨트롤러 칩(120a)은 하부 패키지(100)의 제1 에지(100L)보다 제2 에지(100R)에 인접하도록, 하부 패키지 기판(110) 상에 실장될 수 있다.
별도로 도시하지는 않았으나, 솔리드 스테이트 드라이브 패키지(1002)는 비휘발성 메모리 패키지(200)를 도 2에 보인 비휘발성 메모리 패키지(200)로 대체하거나, 도 3에 보인 것과 같이 하부 몰드층(150)을 형성하지 않는 것 또한 가능하다.
도 8은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다. 구체적으로 도 8은 도 7에 보인 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 8을 참조하면, 솔리드 스테이트 드라이브 패키지(1002)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 300)를 포함한다. 상부 패키지(200, 300)는 비휘발성 메모리 패키지(200)와 개별 전자 부품 패키지(300)를 포함할 수 있다. 컨트롤러 칩(120a)은 하부 패키지(100)의 제1 에지(100L)보다 제2 에지(100R)에 인접하도록, 하부 패키지 기판(110) 상에 실장될 수 있다. 개별 전자 부품 패키지(300)는 하부 패키지(100)의 컨트롤러 칩(120a)의 적어도 일부분과 수직으로 오버랩되도록 하부 패키지(100) 상에 배치될 수 있다. 비휘발성 메모리 패키지(200) 또는 비휘발성 메모리 반도체 칩(220)은 하부 패키지(100)의 컨트롤러 칩(120)의 일부분과 수직으로 오버랩될 수 있으나, 이에 한정되지 않는다.
별도로 도시하지는 않았으나, 솔리드 스테이트 드라이브 패키지(1002)는 도 5 또는 도 6에 보인 것과 같이, 비휘발성 메모리 패키지(200) 및/또는 개별 전자 부품 패키지(300)가 복수개로 이루어지는 것 또한 가능하다.
도 9는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다. 도 9에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 9를 참조하면, 솔리드 스테이트 드라이브 패키지(1004)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 300)를 포함한다.
솔리드 스테이트 드라이브 패키지(1004)는 하부 패키지 기판(110) 상에 실장되는 제4 개별 전자 부품(180)을 더 포함할 수 있다. 제4 개별 전자 부품(180)은 상부 패키지(200, 300)와 이격되도록 하부 패키지 기판(110) 상에 실장될 수 있다. 제4 개별 전자 부품(180)의 두께(t18)는 적층된 복수의 비휘발성 메모리 반도체 칩(220) 전체의 두께(t21)보다 큰 값을 가질 수 있다. 또는 제4 개별 전자 부품(180)의 두께(t18)는 제2 상부 몰드층(350)의 두께(t30)보다 더 큰 값을 가질 수 있다. 제4 개별 전자 부품(180)의 두께(t18)는 또는 개별 전자 부품 패키지(300)의 두께(t13+t30)보다 더 큰 값을 가질 수 있다. 제4 개별 전자 부품(180)의 최상단은 상부 패키지(200, 300)의 상면과 같거나 낮은 레벨을 가질 수 있다.
따라서 상대적으로 큰 두께를 가지는 제4 개별 전자 부품(180)을 포함하여도, 상부 패키지(200, 300), 특히 개별 전자 부품 패키지(300)의 두께를 증가할 필요가 없기 때문에, 솔리드 스테이트 드라이브 패키지(1004) 전체의 두께가 증가하지 않도록 할 수 있다.
제4 개별 전자 부품(180)은 제1 에지(100L)에 인접하도록 실장된 것으로 도시되었으나, 이에 한정되지 않으며, 상부 패키지(200, 300)와 이격되는 한, 하부 패키지 기판(110) 상 어디에나 실장 가능하다.
별도로 도시하지는 않았으나, 솔리드 스테이트 드라이브 패키지(1004)는 비휘발성 메모리 패키지(200)를 도 2에 보인 비휘발성 메모리 패키지(200)로 대체하거나, 도 3에 보인 것과 같이 하부 몰드층(150)을 형성하지 않거나, 컨트롤러 칩(120) 및 메모리 반도체 칩(130) 대신에 도 7에 보인 컨트롤러 칩(120a)을 포함하는 것 또한 가능하다.
도 10은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다. 구체적으로 도 10은 도 9에 보인 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 10을 참조하면, 솔리드 스테이트 드라이브 패키지(1004)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 300)를 포함한다. 상부 패키지(200, 300)는 비휘발성 메모리 패키지(200)와 개별 전자 부품 패키지(300)를 포함할 수 있다.
솔리드 스테이트 드라이브 패키지(1004)는 제4 개별 전자 부품(도 9의 180)을 더 포함할 수 있다. 제4 개별 전자 부품(180)은 상부 패키지(200, 300)와 이격된 제1 실장 영역(R18)에 배치될 수 있다. 제4 개별 전자 부품(180)은 컨트롤러 칩(120) 및 메모리 반도체 칩(130)과 이격되도록 배치될 수 있다.
별도로 도시하지는 않았으나, 솔리드 스테이트 드라이브 패키지(1004)는 도 5 또는 도 6에 보인 것과 같이, 비휘발성 메모리 패키지(200) 및/또는 개별 전자 부품 패키지(300)가 복수개로 이루어지는 것 또한 가능하다.
도 11은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다. 도 11에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 11을 참조하면, 솔리드 스테이트 드라이브 패키지(1006)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 300)를 포함한다.
하부 패키지(100)는 하부 패키지 기판(110) 상에 실장되는 컨트롤러 칩(120b) 및 컨트롤러 칩(120b) 상에 적층되는 메모리 반도체 칩(130b)을 포함할 수 있다. 적층된 컨트롤러 칩(120b) 및 메모리 반도체 칩(130b)은 제1 에지(100L)보다 제2 에지(100R)에 인접하도록 하부 패키지 기판(110) 상에 실장될 수 있다.
별도로 도시하지는 않았으나, 솔리드 스테이트 드라이브 패키지(1006)는 비휘발성 메모리 패키지(200)를 도 2에 보인 비휘발성 메모리 패키지(200)로 대체하거나, 도 3에 보인 것과 같이 하부 몰드층(150)을 형성하지 않거나, 도 9에 보인 제4 개별 전자 부품(180)을 더 포함하는 것 또한 가능하다.
도 12는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다. 구체적으로 도 12는 도 11에 보인 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 12를 참조하면, 솔리드 스테이트 드라이브 패키지(1006)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 300)를 포함한다. 상부 패키지(200, 300)는 비휘발성 메모리 패키지(200)와 개별 전자 부품 패키지(300)를 포함할 수 있다.
하부 패키지(100)는 컨트롤러 칩(120b) 및 컨트롤러 칩(120b) 상에 적층되는 메모리 반도체 칩(130b)을 포함할 수 있다. 도 12에는 메모리 반도체 칩(130b)이 컨트롤러 칩(120b)보다 큰 면적을 가지는 것으로 도시되었으나, 이에 한정되지 않으며. 메모리 반도체 칩(130b)이 컨트롤러 칩(120b)보다 작은 면적을 가지는 것 또한 가능하다.
별도로 도시하지는 않았으나, 솔리드 스테이트 드라이브 패키지(1006)는 도 5 또는 도 6에 보인 것과 같이, 비휘발성 메모리 패키지(200) 및/또는 개별 전자 부품 패키지(300)가 복수개로 이루어지는 것 또한 가능하다.
도 13은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다. 도 11에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 13을 참조하면, 솔리드 스테이트 드라이브 패키지(1008)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 300)를 포함한다.
상부 패키지(200, 300)는 비휘발성 메모리 패키지(200)와 개별 전자 부품 패키지(300)를 포함할 수 있다. 비휘발성 메모리 패키지(200)는 제1 비휘발성 메모리 패키지(200a)와 제2 비휘발성 메모리 패키지(200b)를 포함한다. 제1 비휘발성 메모리 패키지(200a)는 제1 에지(100L)에 인접하도록, 개별 전자 부품 패키지(300)는 제2 에지(100R)에 인접하도록, 제2 비휘발성 메모리 패키지(200b)는 제1 비휘발성 메모리 패키지(200a)와 개별 전자 부품 패키지(300) 사이에 배치되도록 하부 패키지 기판(110)에 실장될 수 있다. 제1 비휘발성 메모리 패키지(200a)와 제2 비휘발성 메모리 패키지(200b)는 서로 이격되도록, 하부 패키지(100) 상에 실장될 수 있다.
비휘발성 메모리 패키지(200)는 하부 패키지의 메모리 반도체 칩(130)과 수직으로 오버랩되도록, 하부 패키지(100) 상에 배치될 수 있다. 개별 전자 부품 패키지(300)는 하부 패키지(100)의 컨트롤러 칩(120)의 적어도 일부분과 수직으로 오버랩되도록 하부 패키지(100) 상에 배치될 수 있다. 따라서 솔리드 스테이트 드라이브 패키지(1008)는 발열량이 상대적으로 많은 컨트롤러 칩(120) 상에 개별 전자 부품 패키지(300)가 배치되는 바, 컨트롤러 칩(120)에서 발생하는 열에 의한 특성 저하를 최소화할 수 있다.
또한 솔리드 스테이트 드라이브 패키지(1008)에 휨이 발생하는 경우, 상대적으로 두꺼운 상부 패키지(200, 300)가 서로 이격되도록 분리된 제1 비휘발성 메모리 패키지(200a), 제2 비휘발성 메모리 패키지(200b) 및 개별 전자 부품 패키지(300)로 이루어지는 바, 솔리드 스테이트 드라이브 패키지(1008)에 손상이 생기는 것을 방지할 수 있다.
별도로 도시하지는 않았으나, 솔리드 스테이트 드라이브 패키지(1008)는 제1 및 제2 비휘발성 메모리 패키지(200a, 200b) 각각을 도 2에 보인 비휘발성 메모리 패키지(200)로 대체하거나, 도 3에 보인 것과 같이 하부 몰드층(150)을 형성하지 않거나, 컨트롤러 칩(120) 및 메모리 반도체 칩(130) 대신에 도 7에 보인 컨트롤러 칩(120a)을 포함하거나 도 9에 보인 제4 개별 전자 부품(180)을 더 포함하는 것 또한 가능하다. 또는 솔리드 스테이트 드라이브 패키지(1008)는 컨트롤러 칩(120)과 메모리 반도체 칩(130) 대신에 도 11에 보인 컨트롤러 칩(120b) 및 컨트롤러 칩(120b) 상에 적층되는 메모리 반도체 칩(130b)을 포함할 수 있다.
도 14 내지 도 16은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다. 구체적으로 도 14 내지 도 16은 도 13에 보인 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 14를 참조하면, 솔리드 스테이트 드라이브 패키지(1008)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 300)를 포함한다. 상부 패키지(200, 300)는 비휘발성 메모리 패키지(200)와 개별 전자 부품 패키지(300)를 포함할 수 있다. 비휘발성 메모리 패키지(200)는, 서로 이격되도록 하부 패키지(100) 상에 실장되는 제1 비휘발성 메모리 패키지(200a)와 제2 비휘발성 메모리 패키지(200b)를 포함할 수 있다.
제1 비휘발성 메모리 패키지(200a)는 제1 에지(100L)에 인접하도록, 개별 전자 부품 패키지(300)는 제2 에지(100R)에 인접하도록, 제2 비휘발성 메모리 패키지(200b)는 제1 비휘발성 메모리 패키지(200a)와 개별 전자 부품 패키지(300) 사이에 배치되도록 하부 패키지 기판(110)에 실장될 수 있다.
비휘발성 메모리 패키지(200)는 하부 패키지의 메모리 반도체 칩(130)과 수직으로 오버랩되도록, 하부 패키지(100) 상에 배치될 수 있다. 개별 전자 부품 패키지(300)는 하부 패키지(100)의 컨트롤러 칩(120)의 적어도 일부분과 수직으로 오버랩되도록 하부 패키지(100) 상에 배치될 수 있다.
도 15를 참조하면, 비휘발성 메모리 패키지(200)는, 서로 이격되도록 하부 패키지(100) 상에 실장되는 제1 내지 제4 비휘발성 메모리 패키지(200a, 200b, 200c, 200d)를 포함할 수 있다.
도 16을 참조하면, 개별 전자 부품 패키지(300)는 제1 개별 전자 부품 패키지(300a)와 제2 개별 전자 부품 패키지(300b)를 포함할 수 있다.
도 14 내지 도 16에 보인 것과 같이, 솔리드 스테이트 드라이브 패키지(1008)는 비휘발성 메모리 패키지(200) 및/또는 개별 전자 부품 패키지(300)를 분리하여 형성할 수 있는 바, 상대적으로 얇은 하부 패키지(100)와 상대적으로 두꺼운 상부 패키지(200, 300)가 패키지-온 패키지 방식으로 연결되어 발생할 수 있는 휨을 제어할 수 있고, 휨이 발생한 경우에도 상부 패키지(200, 300)에 손상이 생기는 것을 방지할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다. 도 17에 대한 설명 중 도 1과 중복되는 내용은 생략할 수 있다.
도 17을 참조하면, 솔리드 스테이트 드라이브 패키지(1010)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200)를 포함한다. 상부 패키지(200)는 제1 비휘발성 메모리 패키지(200a)와 제2 비휘발성 메모리 패키지(200b)를 포함할 수 있다. 도 17에는 상부 패키지(200)가 제1 비휘발성 메모리 패키지(200a)와 제2 비휘발성 메모리 패키지(200b)로 이루어지는 것으로 도시되었으나, 이에 한정되지 않으며, 상부 패키지(200)는 3개 이상으로 이루어질 수도 있다.
별도로 도시하지는 않았으나, 솔리드 스테이트 드라이브 패키지(1010)는 제1 및 제2 비휘발성 메모리 패키지(200a, 200b) 각각을 도 2에 보인 비휘발성 메모리 패키지(200)로 대체하거나, 도 3에 보인 것과 같이 하부 몰드층(150)을 형성하지 않거나, 컨트롤러 칩(120) 및 메모리 반도체 칩(130) 대신에 도 7에 보인 컨트롤러 칩(120a)을 포함하거나 도 9에 보인 제4 개별 전자 부품(180)을 더 포함하는 것 또한 가능하다. 또는 솔리드 스테이트 드라이브 패키지(1010)는 컨트롤러 칩(120)과 메모리 반도체 칩(130) 대신에 도 11에 보인 컨트롤러 칩(120b) 및 컨트롤러 칩(120b) 상에 적층되는 메모리 반도체 칩(130b)을 포함할 수 있다.
도 18은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다. 도 18에 대한 설명 중 도 17과 중복되는 내용은 생략할 수 있다.
도 18을 참조하면, 솔리드 스테이트 드라이브 패키지(1012)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200)를 포함한다. 상부 패키지(200)는 제1 비휘발성 메모리 패키지(200a)와 제2 비휘발성 메모리 패키지(200b)를 포함할 수 있다.
제1 비휘발성 메모리 패키지(200a)와 제2 비휘발성 메모리 패키지(200b)는 각각 제5 개별 전자 부품(240)을 더 포함할 수 있다. 제5 개별 전자 부품(240)은 예를 들면, 칩저항, 칩커패시터 또는 적층 세라믹 커패시터(MLCC)와 같은 수동 수자일 수 있다.
도 17 및 도 18을 함께 참조하면, 솔리드 스테이트 드라이브 패키지(1010, 1012)는, 상대적으로 큰 두께를 가지는 개별 전자 부품이 포함하지 않는 경우에도, 상부 패키지(200)를 서로 이격되는 복수의 비휘발성 메모리 패키지(200a, 200b)로 구성하여, 상대적으로 얇은 하부 패키지(100)와 상대적으로 두꺼운 상부 패키지(200,)가 패키지-온 패키지 방식으로 연결되어 발생할 수 있는 휨을 제어할 수 있고, 휨이 발생한 경우에도 상부 패키지(200)에 손상이 생기는 것을 방지할 수 있다.
도 19 및 도 20은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다. 구체적으로 도 19 및 도 20은 도 17 또는 도 18에 보인 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 19를 참조하면, 솔리드 스테이트 드라이브 패키지(1010)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200)를 포함한다. 상부 패키지(200)는 제1 비휘발성 메모리 패키지(200a)와 제2 비휘발성 메모리 패키지(200b)를 포함할 수 있다. 제1 비휘발성 메모리 패키지(200a)와 제2 비휘발성 메모리 패키지(200b) 각각은, 하부 패키지(100)의 서로 반대되는 제1 에지(100L)와 제2 에지(100R)에 인접하도록 실장될 수 있다. 컨트롤러 칩(120)과 메모리 반도체 칩(130)은 발열량 차이가 있을 수 있으므로, 이로 인하여 하부 패키지(100)에서 제1 에지(100L)와 제2 에지(100R)를 연장하는 방향으로 휨이 발생하는 경우에 상부 패키지(200)에 손상이 생기는 것을 방지할 수 있다.
도 19에는 상부 패키지(200)가 제1 비휘발성 메모리 패키지(200a)와 제2 비휘발성 메모리 패키지(200b)를 포함하는 것으로 도시되었으나, 이에 한정되지 않으며, 상부 패키지(200)는 제1 에지(100L)로부터 제2 에지(100R)를 따라서 배치되는 3개 이상을 포함할 수도 있다.
도 20을 참조하면, 솔리드 스테이프 드라이브 패키지(1010)는 솔리드 스테이트 드라이브 패키지(1010)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200)를 포함한다. 상부 패키지(200)는 제1 내지 제4 비휘발성 메모리 패키지(200a, 200b, 200c, 200d)를 포함할 수 있다.
도 20에는 상부 패키지(200)가 제1 내지 제4 비휘발성 메모리 패키지(200a, 200b, 200c, 200d)로 이루어지는 것으로 도시되었으나, 이에 한정되지 않으며, 상부 패키지(200)는 6개 이상으로 이루어질 수도 있다.
도 21은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다. 도 21에 대한 설명 중 도 1 또는 도 15와 중복되는 내용은 생략할 수 있다.
도 21을 참조하면, 솔리드 스테이트 드라이브 패키지(1014)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(200, 202)를 포함한다. 상부 패키지(200, 202)는 제1 비휘발성 메모리 패키지(200)와 제2 비휘발성 메모리 패키지(202)를 포함할 수 있다. 제2 비휘발성 메모리 패키지(202)는 제1 비휘발성 메모리 패키지(200)와 유사하나, 제6 개별 전자 부품(260)을 더 포함할 수 있다. 제6 개별 전자 부품(260)은 예를 들면, 저항, 커패시터, 인덕턴스, 스위치, 센서, DC-DC 컨버터, 클럭 발생을 위한 쿼츠 및 전압 레굴레이터 등의 능동 소자 또는 수동 소자일 수 있다.
제6 개별 전자 부품(260)은 복수의 제6 개별 전자 부품(262, 264)을 포함할 수 있다. 제2 비휘발성 메모리 패키지(202)에 포함되는 복수의 제6 개별 전자 부품(262, 264)은 서로 다른 두께(t22, t24)를 가질 수 있다. 복수의 제6 개별 전자 부품(262, 264) 중 두께가 작은 제1 부품(262)의 두께(t22)는 하부 몰드층(150)의 두께(t15)보다 큰 값을 가질 수 있다. 복수의 제6 개별 전자 부품(262, 264) 중 두께가 작은 제1 부품(262)의 두께(t22)는 도전성 연결 부재(160)의 두께(t16)와 같거나 큰 값을 가질 수 있다. 따라서 상대적으로 두께가 큰 제6 개별 전자 부품(262, 264)을 하부 패키지(100)에 실장하지 않기 때문에 솔리드 스테이트 드라이브 패키지(1014) 전체의 두께가 증가하지 않도록 할 수 있다.
복수의 제6 개별 전자 부품(262, 264) 중 가장 두께가 큰 제2 부품(264)의 두께(t24)는 제1 상부 몰드층(250)의 두께(t20)보다 작을 수 있다. 또는 제2 부품(264)의 두께(t24)는 적층된 복수의 비휘발성 메모리 반도체 칩(220) 전체의 두께(t21)보다 작을 수 있다. 따라서 제1 비휘발성 메모리 패키지(200)와 동일하거나 유사한 두께를 가지는 제2 비휘발성 메모리 패키지(202) 내에 상대적으로 두께가 큰 제6 개별 전자 부품(262, 264)을 포함하므로, 솔리드 스테이트 드라이브 패키지(1014) 전체의 두께가 증가하지 않도록 할 수 있다.
일부 실시 예에서, 제2 비휘발성 메모리 패키지(202)는 제7 개별 전자 부품(240)을 더 포함할 수 있다. 제7 개별 전자 부품(240)은 예를 들면, 칩저항, 칩커패시터, 적층 세라믹 커패시터(MLCC, Multi Layer Ceramic Capacitor)와 같은 수동 수자일 수 있다. 제7 개별 전자 부품(240)의 두께는 제1 개별 전자 부품(140)의 두께와 유사할 수 있다. 예를 들면, 제7 개별 전자 부품(240)의 두께는 하부 몰드층(150)의 두께(t15)보다 작은 값을 가질 수 있다. 도 21에는 제2 비휘발성 메모리 패키지(202)가 하부 몰드층(150)의 두께(t15)보다 작은 값의 두께를 가지는 제7 개별 전자 부품(240)을 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들면, 제2 비휘발성 메모리 패키지(202)는 상대적으로 두께가 큰 제6 개별 전자 부품(260)만을 포함하고, 제3 개별 전자 부품(340)은 포함하지 않을 수 있다.
제1 비휘발성 메모리 패키지(200)와 제2 비휘발성 메모리 패키지(202) 각각은, 하부 패키지(100)의 서로 반대되는 제1 에지(100L)와 제2 에지(100R)에 인접하도록 실장될 수 있다. 제2 비휘발성 메모리 패키지(202)는 제6 개별 전자 부품(260)이 제1 에지(100L)보다 제2 에지(100R)에 인접하도록 하부 패키지(100) 상에 실장될 수 있다. 제2 비휘발성 메모리 패키지(202)은 하부 패키지(100)의 컨트롤러 칩(120)의 적어도 일부분과 수직으로 오버랩되도록 하부 패키지(100) 상에 배치될 수 있다. 특히, 제2 비휘발성 메모리 패키지(202)는, 제6 개별 전자 부품(260)이 하부 패키지(100)의 컨트롤러 칩(120)의 적어도 일부분과 수직으로 오버랩되도록 하부 패키지(100) 상에 배치될 수 있다.
도 21에는 제1 및 제2 비휘발성 메모리 패키지(200, 202) 각각의 상부 패키지 기판(210)의 두께가 동일한 것으로 도시되었으나, 이에 한정되지는 않으며, 예를 들면, 제2 비휘발성 메모리 패키지(202)는 제1 비휘발성 메모리 패키지(200)보다 두께가 큰 상부 패키지 기판(210)을 포함할 수 있다.
솔리드 스테이트 드라이브 패키지(1014)는 상부 패키지(200, 202)를 제1 비휘발성 메모리 패키지(200)와 제2 비휘발성 메모리 패키지(202)로 분리하여 형성하는 바, 상대적으로 얇은 하부 패키지(100)와 상대적으로 두꺼운 상부 패키지(200, 202)가 패키지-온 패키지 방식으로 연결되어 발생할 수 있는 휨을 제어할 수 있고, 솔리드 스테이트 드라이브 패키지(1014)에 휨이 발생하는 경우에도, 서로 분리된 제1 비휘발성 메모리 패키지(200)와 제2 비휘발성 메모리 패키지(202)에 직접 힘이 가해지는 것을 방지할 수 있다.
별도로 도시하지는 않았으나, 솔리드 스테이트 드라이브 패키지(1014)는 비휘발성 메모리 반도체 칩(220)을 도 2에 보인 비휘발성 메모리 반도체 칩(220-1)으로 대체하거나, 도 3에 보인 것과 같이 하부 몰드층(150)을 형성하지 않거나, 컨트롤러 칩(120) 및 메모리 반도체 칩(130) 대신에 도 7에 보인 컨트롤러 칩(120a)을 포함하거나 도 9에 보인 제4 개별 전자 부품(180)을 더 포함하는 것 또한 가능하다. 또는 솔리드 스테이트 드라이브 패키지(1014)는 컨트롤러 칩(120)과 메모리 반도체 칩(130) 대신에 도 11에 보인 컨트롤러 칩(120b) 및 컨트롤러 칩(120b) 상에 적층되는 메모리 반도체 칩(130b)을 포함할 수 있다.
도 22는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다. 구체적으로 도 22는 도 21에 보인 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 22를 참조하면, 솔리드 스테이트 드라이브 패키지(1014)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 제1 비휘발성 메모리 패키지(200)와 제2 비휘발성 메모리 패키지(202)를 포함한다.
제2 비휘발성 메모리 패키지(202)는 제5 개별 전자 부품(도 21의 260)을 더 포함할 수 있다. 제5 개별 전자 부품(620)은 제2 비휘발성 메모리 패키지(202) 내에서 비휘발성 메모리 반도체 칩(220)과 이격된 제2 실장 영역(R26)에 배치될 수 있다. 제2 실장 영역(R26)은 하부 패키지(100)의 제1 에지(100L)보다 제2 에지(100R)에 인접할 수 있다. 제2 실장 영역(R26)은 하부 패키지(100)의 컨트롤러 칩(120)의 적어도 일부분과 수직으로 오버랩되도록 하부 패키지(100) 상에 배치될 수 있다.
도 23은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도이다. 도 23에 대한 설명 중 도 1 또는 도 21과 중복되는 내용은 생략할 수 있다.
도 23을 참조하면, 솔리드 스테이트 드라이브 패키지(1016)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(204)를 포함한다. 상부 패키지(204)는 복수의 비휘발성 메모리 반도체 칩(220)이 적층된 적층 구조물을 2개 이상 포함할 수 있다. 상부 패키지(204)는 제6 개별 전자 부품(260)을 더 포함할 수 있다. 상부 패키지(204)는, 제6 개별 전자 부품(260)이 하부 패키지(100)의 컨트롤러 칩(120)의 적어도 일부분과 수직으로 오버랩되도록 하부 패키지(100) 상에 배치될 수 있다.
따라서, 솔리드 스테이트 드라이브 패키지(1016)는, 컨트롤러 칩(120)의 적어도 일부분이 제6 개별 전자 부품(260)과 오버랩되도록 배치되는 바, 컨트롤러 칩(120)에서 발생하는 열에 의한 특성 저하를 최소화할 수 있다.
상부 패키지(204)는 제6 개별 전자 부품(260)이 제1 에지(100L)보다 제2 에지(100R)에 인접하도록 하부 패키지(100) 상에 실장될 수 있다.
별도로 도시하지는 않았으나, 솔리드 스테이트 드라이브 패키지(1016)는 비휘발성 메모리 반도체 칩(220)을 도 2에 보인 비휘발성 메모리 반도체 칩(220-1)으로 대체하거나, 도 3에 보인 것과 같이 하부 몰드층(150)을 형성하지 않거나, 컨트롤러 칩(120) 및 메모리 반도체 칩(130) 대신에 도 7에 보인 컨트롤러 칩(120a)을 포함하거나 도 9에 보인 제4 개별 전자 부품(180)을 더 포함하는 것 또한 가능하다. 또는 솔리드 스테이트 드라이브 패키지(1016)는 컨트롤러 칩(120)과 메모리 반도체 칩(130) 대신에 도 11에 보인 컨트롤러 칩(120b) 및 컨트롤러 칩(120b) 상에 적층되는 메모리 반도체 칩(130b)을 포함할 수 있다.
도 24는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다. 구체적으로 도 24는 도 23에 보인 솔리드 스테이트 드라이브 패키지의 요부의 배치를 나타내는 평면 배치도이다.
도 24를 참조하면, 솔리드 스테이트 드라이브 패키지(1016)는 하부 패키지(100)와 하부 패키지(100)와 패키지-온 패키지 방식으로 연결되도록, 하부 패키지(100) 상에 배치되는 상부 패키지(204)를 포함한다.
상부 패키지(204)는 제5 개별 전자 부품(도 23의 260)을 더 포함할 수 있다. 제5 개별 전자 부품(620)은 상부 패키지(204) 내에서 비휘발성 메모리 반도체 칩(220)과 이격된 제2 실장 영역(R26)에 배치될 수 있다. 제2 실장 영역(R26)은 하부 패키지(100)의 제1 에지(100L)보다 제2 에지(100R)에 인접할 수 있다. 제2 실장 영역(R26)은 하부 패키지(100)의 컨트롤러 칩(120)의 적어도 일부분과 수직으로 오버랩되도록 하부 패키지(100) 상에 배치될 수 있다.
도 25 내지 도 30은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브 패키지의 제조 방법을 나타내는 단면도들이다. 도 25 내지 도 30에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 25 내지 도 27을 참조하면, 하부 패키지(100) 및 상부 패키지(200, 300)를 준비한다. 상부 패키지(200, 300)는 제1 상부 패키지(200)와 제2 상부 패키지(300)를 포함할 수 있다.
하부 패키지(100), 제1 상부 패키지(200) 및 제2 상부 패키지(300)는 각각 별도의 패키지 조립 공정에 의하여 형성될 수 있다. 따라서 하부 패키지(100), 제1 상부 패키지(200) 및 제2 상부 패키지(300)를 각각 형성하여 미리 불량 여부를 검사할 수 있다. 따라서 형성하고자 하는 솔리드 스테이트 드라이브 패키지의 수율이 증가할 수 있다.
또한 제1 상부 패키지(200)는 비휘발성 메모리 반도체 칩(220)을 포함하고, 제2 상부 패키지(300)는 제2 개별 전자 부품(320)을 포함할 수 있다. 일부 실시 예에서, 제2 상부 패키지(300)는 제3 개별 전자 부품(340)을 더 포함할 수 있다. 따라서, 비휘발성 메모리 반도체 칩(200)을 포함하는 제1 상부 패키지(200)와 제2 개별 전자 부품(320)을 포함하는 제2 상부 패키지(300)를 별도로 형성하는 바, 제1 상부 패키지(200)와 제2 상부 패키지(300) 각각의 수율이 증가할 수 있다.
하부 패키지 기판(110), 제1 상부 패키지 기판(210), 및 제2 상부 패키지 기판(310) 각각은 복수의 베이스 층(110a, 210a, 310a)으로 이루어지는 기판 베이스와 상기 기판 베이스의 상면, 하면 및 복수의 베이스 층(110a, 210a, 310a) 각각의 사이에 회로 배선을 가지도록 형성된 레이어(110b, 210b, 310b)를 가질 수 있다. 즉, 하부 패키지 기판(110), 제1 상부 패키지 기판(210) 및 제2 상부 패키지 기판(310)은 각각 복수의 레이어를 가질 수 있다.
제2 상부 패키지(300)는 제1 상부 패키지(200), 즉 비휘발성 메모리 패키지(200)에 비하여 상대적으로 많은 회로 배선을 필요로 할 수 있다. 따라서 제2 상부 패키지 기판(310)은 제1 상부 패키지 기판(210)이 가지는 레이어 수보다 많은 레이어 수를 가질 수 있다. 또한 하부 패키지(100)은 컨트롤러 칩(120)을 포함하므로, 하부 패키지 기판(110)은 제1 및 제2 상부 패키지 기판(210, 310)보다 상대적으로 많은 회로 배선을 필요로 할 수 있다. 따라서 제2 상부 패키지 기판(310)은, 하부 패키지 기판(110)이 가지는 레이어 수보다 적은 레이어 수를 가질 수 있고, 제1 상부 패키지 기판(210)이 가지는 레이어 수보다 많은 레이어 수를 가질 수 있다.
예를 들면, 하부 패키지 기판(110)은 6개의 레이어(110b)를 가질 수 있고, 제1 상부 패키지 기판(210)은 3개의 레이어(210b)를 가질 수 있고, 제2 상부 패키지 기판(310)은 4개의 레이어(310b)를 가질 수 있으나, 이에 한정되지는 않는다.
도 28을 참조하면, 하부 몰드층(150)을 관통하여 하부 패키지 기판(110)의 상면의 일부분을 노출하는 관통홀(155)을 형성한다. 관통홀(155)은 하부 패키지 기판(110)의 상면 패드(112)에 대응하는 위치에 형성되어, 관통홀(155)에 의하여 하부 패키지 기판(110)의 상면 패드(112)가 노출될 수 있다. 관통홀(155)은 예를 들면, 레이저 드릴링 등에 의하여 형성될 수 있다.
도 29 및 도 30을 참조하면, 관통홀(155)을 통하여 배치되는 도전성 연결 부재(160)에 의하여 상부 패키지(200, 300)와 하부 패키지(100)가 전기적으로 연결될 수 있다. 구체적으로, 도전성 연결 부재(160)에 의하여 상부 패키지(200, 300) 각각의 상부 패키지 기판(210, 310)과 하부 패키지(100)의 하부 패키지 기판(110)이 연결될 수 있다. 도 29에는 관통홀(155)을 통하여 도전성 연결 부재(160)를 먼저 하부 패키지 기판(110)의 상면 패드(112)에 부착한 후에, 도전성 연결 부재(160)와 상부 패키지 기판(210, 310) 각각의 하면 패드(214, 314)와 부착하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 상부 패키지 기판(210, 310) 각각의 하면 패드(214, 314)에 도전성 연결 부재(160)를 부착한 후에, 도전성 연결 부재(160)를 하부 패키지 기판(110)의 상면 패드(112)에 부착하는 것 또한 가능하다.
이후 도 1에 보인 것과 같이, 하부 패키지 기판(110)의 하면 패드(114)에 외부 연결 부재(116)를 부착하여, 솔리드 스테이트 드라이브 패키지(1000)를 형성할 수 있다.
구체적으로 도시하지는 않았으나, 도 2 내지 도 24에 도시한 솔리드 스테이트 드라이브 패키지(1000a, 1000b, 1002, 1004, 1006, 1008, 1010, 1012, 1014, 1016)들 또한 도 25 내지 도 30에 도시한 것과 유사한 방법에 의하여 형성할 수 있다.
도 31은 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 구성도이다.
도 31을 참조하면, 솔리드 스테이트 드라이브 패키지(1100)는 복수의 비휘발성 메모리(1110) 및 제어기(1120)를 포함한다. 비휘발성 메모리(1110)는 데이터를 저장할 수 있고, 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 비휘발성 메모리(1110)는 도 1 내지 도 30을 통하여 설명한 비휘발성 메모리 반도체 칩들 중의 어느 하나일 수 있다.
제어기(1120)는 호스트(HOST)의 읽기/쓰기 요청에 응답하여 비휘발성 메모리(1110)에 저장된 데이터를 읽거나, 비휘발성 메모리(1110)의 데이터를 저장할 수 있다. 인터페이스(1130)는 호스트(HOST)에 명령 및 어드레스 신호를 전송하거나 이들 신호를 호스트(HOST)로부터 수신하고, 명령 및 어드레스 신호를 다시 제어기(1120)를 통하여 비휘발성 메모리(1110)에 전송하거나, 이들 신호를 비휘발성 메모리(1110)로부터 수신할 수 있다. 제어기(1120) 및 인터페이스(1130)는 도 1 내지 도 30을 통하여 설명한 컨트롤러 칩들 중의 어느 하나일 수 있다.
솔리드 스테이트 드라이브 패키지(1110)는 저항, 커패시터, 인덕턴스, 스위치, 센서, DC-DC 컨버터, 클럭 발생을 위한 쿼츠 또는 전압 레굴레이터 등의 능동 소자 또는 수동 소자를 더 포함할 수 있다.
도 32는 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브 패키지와 외부 시스템과의 관계를 나타내는 모식도이다.
도 32를 참조하면, 외부 시스템(1250)에서 입력된 데이터는 보조 메모리(1230) 및 컨트롤러(1220)를 경유하여 비휘발성 메모리(1210)에 저장될 수 있다. 또한, 컨트롤러(1220)는 보조 메모리(1230)를 통하여 비휘발성 메모리(1210)로부터 데이터를 읽어 내어 외부 시스템(1250)으로 전송할 수 있다.
비휘발성 메모리(1210)는 도 1 내지 도 30을 통하여 설명한 비휘발성 메모리 반도체 칩들 중의 어느 하나일 수 있다. 컨트롤러(1220)는 도 1 내지 도 30을 통하여 설명한 컨트롤러 칩들 중의 어느 하나일 수 있다. 보조 메모리(1230)는 도 1 내지 도 30을 통하여 메모리 반도체 칩들 중의 어느 하나이거나 도 7에서 설명한 컨트롤러 칩(120a)의 일부분일 수 있다.
도 33은 본 발명의 실시 예들에 따른 데이터 저장 시스템의 블록 다이어그램이다.
도 33을 참조하면, 데이터 저장 시스템(1300)은 공통 버스(1360)를 통해 통신하는 CPU와 같은 프로세서(1330), 랜덤 억세스 메모리(1340), 유저 인터페이스(1350) 및 모뎀(1320)을 포함할 수 있다. 상기 각 소자들은 공통 버스(1360)를 통해 저장 장치(1310)에 신호를 전송하고 저장 장치(1310)로부터 신호를 수신한다. 저장 장치(1310)은 플래시 메모리(1311)와 메모리 제어기(1312)를 포함할 수 있다. 플래시 메모리(1310)는 데이터를 저장할 수 있으며, 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 저장 장치(1310)은 도 1 내지 도 30을 통하여 설명한 솔리드 스테이트 드라이브 패키지들 중의 어느 하나일 수 있다.
도 34는 본 발명의 실시 예에 따른 데이터 저장 시스템의 분해 사시도이다.
도 34를 참조하면, 데이터 저장 시스템(2000)은 메인보드(2200)와, 메인보드(2200)에 실장된 솔리드 스테이트 드라이브 패키지(2100)를 포함한다. 솔리드 스테이트 드라이브 패키지(2100)는 메인보드(2200)에 형성된 배선(미도시)을 통하여 입출력 단자(2300)와 전기적으로 연결될 수 있다. 솔리드 스테이트 드라이브 패키지(2100)는 하부 패키지(2110) 및 하부 패키지(2110) 상에 실장된 상부 패키지(2120, 2130)을 포함할 수 있다. 솔리드 스테이트 드라이브 패키지(2100)는 도 1 내지 도 30을 통하여 설명한 솔리드 스테이트 드라이브 패키지들 중의 어느 하나일 수 있다.
또한, 데이터 저장 시스템(2000)은 메인보드(2200)에 전원을 공급하기 위한 전원 단자(2400)를 더 포함할 수 있다. 메인보드(2200)는 케이스(2000a, 2000b) 내에 제공될 수 있다.
입출력 단자(2300)는 데이터 저장 시스템(2000)과 외부 기기와의 인터페이스를 구성할 수 있다. 입출력 단자(2300)는 PCIe, SAS 또는 SATA와 같은 표준 프로토콜에 따른 방식으로 외부 장치와 신호를 주고받을 수 있는 프로그램을 포함할 수 있다. 여기서, 상기 SATA는 소위 SATA-1 뿐만 아니라 SATA-2, SATA-3, e-SATA(external SATA) 등의 모든 SATA 계열 표준을 포괄한다.
데이터 저장 시스템(2000)은, 예를 들면, 포터블(portable) 데이터 저장 시스템, 네트워크 접속 저장 장치(network attached storage, NAS) 등일 수 있다. 여기서 네트워크 접속 저장 장치는 이더넷(ethernet)이나 TCP/IP 등의 근거리 접속 네트워크(local area network, LAN) 또는 원거리 접속 네트워크(wide area network, WAN)를 통해 데이터를 입출력할 수 있는 장치일 수 있다. 이 때, 입출력 단자(2300)는 이러한 네트워크의 표준에 따른 입출력 케이블을 수용할 수 있는 단자일 수 있다.
도 35는 본 발명의 실시 예에 따른 데이터 저장 시스템을 나타내는 단면도이다.
도 35를 참조하면, 데이터 저장 시스템(2010)은 메인보드(2200)와 메인보드(2200)에 실장된 솔리드 스테이트 드라이브 패키지(1010)를 포함한다. 솔리드 스테이트 드라이브 패키지(1010)는 메인보드(2200)에 형성된 배선과 외부 연결 부재(116)를 통하여 전기적으로 연결될 수 있다. 솔리드 스테이트 드라이브 패키지(1010)는 도 17에 보인 솔리드 스테이트 드라이브 패키지(1010)에 해당할 수 있는 바, 도 17에서 설명된 내용은 생략한다.
데이터 저장 시스템(2010)은 메인보드(2200) 상에 부착되며, 솔리드 스테이트 드라이브 패키지(1010)의 구동을 위하여 사용되는 제2 개별 전자 부품(320)을 포함한다. 제2 개별 전자 부품(320)은 예를 들면, 인덕턴스, 스위치, 센서, DC-DC 컨버터, 클럭 발생을 위한 쿼츠 및 전압 레굴레이터 등의 능동 소자 또는 수동 소자일 수 있다. 제2 개별 전자 부품(320)의 두께(t31, t32)는 솔리드 스테이트 드라이브 패키지(1010)의 하부 몰드층(150)의 두께보다 큰 값을 가질 수 있다. 제2 개별 전자 부품(320)은 메인보드(220)에 형성된 배선을 통하여 솔리드 스테이트 드라이브 패키지(1010)와 연결되어, 솔리드 드라이브 패키지(1010)의 구동을 위하여 사용될 수 있다.
데이터 저장 시스템(2010)은 상대적으로 두께가 큰 제2 개별 전자 부품(320)을 솔리드 스테이트 드라이브 패키지(1010)에 실장하지 않기 때문에 솔리드 스테이트 드라이브 패키지(1010) 전체의 두께가 증가하지 않도록 할 수 있다. 이에 따라 데이터 저장 시스템(2010)의 부피를 최소화할 수 있다.
도 36은 본 발명의 실시 예에 따른 데이터 저장 시스템을 나타내는 단면도이다. 도 36에 대한 설명 중 도 35와 중복되는 내용은 생략될 수 있다.
도 36을 참조하면, 데이터 저장 시스템(2020)은 메인보드(2200)와 메인보드(2200)에 실장된 솔리드 스테이트 드라이브 패키지(1012)를 포함한다. 솔리드 스테이트 드라이브 패키지(1012)는 메인보드(2200)에 형성된 배선과 외부 연결 부재(116)를 통하여 전기적으로 연결될 수 있다. 솔리드 스테이트 드라이브 패키지(1012)는 도 18에 보인 솔리드 스테이트 드라이브 패키지(1012)에 해당할 수 있는 바, 도 18에서 설명된 내용은 생략한다.
데이터 저장 시스템(2020)은 메인보드(2200) 상에 부착되며, 솔리드 스테이트 드라이브 패키지(1012)의 구동을 위하여 사용되는 제2 개별 전자 부품(320)을 포함한다. 제2 개별 전자 부품(320)의 두께(t31, t32)는 솔리드 스테이트 드라이브 패키지(1012)의 하부 몰드층(150)의 두께보다 큰 값을 가질 수 있다. 제2 개별 전자 부품(320)은 메인보드(220)에 형성된 배선을 통하여 솔리드 스테이트 드라이브 패키지(1012)와 연결되어, 솔리드 드라이브 패키지(1012)의 구동을 위하여 사용될 수 있다.
데이터 저장 시스템(2020)은 상대적으로 두께가 큰 제2 개별 전자 부품(320)을 솔리드 스테이트 드라이브 패키지(1012)에 실장하지 않기 때문에 솔리드 스테이트 드라이브 패키지(1012) 전체의 두께가 증가하지 않도록 할 수 있다. 이에 따라 데이터 저장 시스템(2020)의 부피를 최소화할 수 있다.
도 37은 본 발명의 실시 예에 따른 시스템의 개념도이다.
도 37을 참조하면, 시스템(3000)은 메인보드(3100), 메인보드 위에 실장된 중앙 처리 장치(3200), 솔리드 스테이트 드라이브 패키지(3300), 입력 장치(3400a, 3400b) 및 출력 장치(3500)를 포함할 수 있다. 솔리드 스테이트 드라이브 패키지(3300)는 도 1 내지 도 30을 통하여 설명한 솔리드 스테이트 드라이브 패키지들 중의 어느 하나일 수 있다.
입력 장치(3400a, 3400b)는 키보드, 마우스, 터치스크린 등일 수 있으나, 여기에 한정되지 않는다. 입력 장치(3400a, 3400b)는 중앙 처리 장치(3200)에 데이터를 입력할 수 있는 장치일 수 있다. 출력 장치(3500)는 모니터, 프린터 등일 수 있으나, 여기에 한정되지 않는다. 출력 장치(3500)는 중앙 처리 장치(3200)로부터 데이터를 출력할 수 있는 장치일 수 있다. 입력 장치(3400a, 3400b) 및 출력 장치(3500)는 하나의 장치에 통합될 수도 있다.
메인보드(3100)에는 솔리드 스테이트 드라이브 패키지(3300)가 실장될 수 있다. 솔리드 스테이트 드라이브 패키지(3300)는 메인보드(3100)에 형성된 도전 패턴을 통하여 중앙 처리 장치(3200)와 표준 프로토콜에 따른 방식으로 통신할 수 있다.
시스템(3000)에는 전원 공급 장치(3600)가 구비되어 메인보드(3100) 등에 필요한 전원을 공급할 수 있다.
시스템(3000)은 데스크탑 개인용 컴퓨터, 랩탑 개인용 컴퓨터, 스마트폰, 태블릿 노트북, 포터블 멀티미디어 플레이어(portable multimedia player, PMP), 길찾기 시스템(navigation system), 평면 디스플레이 텔레비전 등일 수 있다.
도 38 및 도 39는 본 발명의 실시 예에 따른 멀티미디어 장치의 예들을 보여주는 사시도들이다.
도 38 및 도 39를 함께 참조하면, 본 발명의 실시 예들에 따른 반도체 패키지는 다양한 멀티미디어 장치들에 적용될 수 있다. 예를 들어, 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브 패키지(4010)는 도 38에 도시된 바와 같이 노트북 컴퓨터(4000)에 적용될 수 있다. 또한 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브 패키지(5010)는, 도 39에 도시된 바와 같이 텔레비전 또는 스마트 텔레비전(5000)에 적용될 수 있다.
노트북 컴퓨터(4000) 및 텔레비전 또는 스마트 텔레비전(5000)은 고신뢰성을 가지고, 동일 부피 대비 고용량을 가지거나, 동일 용량 대비 소형화가 가능한 솔리드 스테이트 드라이브 패키지를 적용하는 바, 높은 신뢰성을 가질 수 있고, 소형화 및 고성능화가 가능하다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100 : 하부 패키지, 120, 120a, 120b : 컨트롤러 칩, 130, 130b : 메모리 반도체 칩, 140, 180, 240, 260, 320, 322, 324, 340 : 개별 전자 부품, 200, 200a, 200b, 202 : 제1 상부 패키지/비휘발성 메모리 패키지, 300, 300a, 300b : 제2 상부 패키지/개별 전자 부품 패키지, 1000, 1000a, 1000b, 1002, 1004, 1006, 1008, 1010, 1012, 1014, 1016 : 솔리드 스테이트 드라이브 패키지

Claims (20)

  1. 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장되는 컨트롤러 칩, 및 상기 컨트롤러 칩을 덮도록 상기 하부 패키지 기판의 상면 상에 형성되는 하부 몰드층을 포함하는 하부 패키지; 및
    상기 하부 패키지 상에 서로 이격되도록 배치되며, 적층된 복수의 비휘발성 메모리 반도체 칩을 포함하는 적어도 하나의 비휘발성 메모리 패키지 및 적어도 하나의 제1 개별 전자 부품(individual electronic component)을 가지는 개별 전자 부품 패키지로 이루어지는 복수의 상부 패키지;를 포함하되,
    상기 복수의 상부 패키지 각각은, 상부 패키지 기판 및 상기 상부 패키지 기판 상에 형성된 상부 몰드층을 포함하며, 상기 하부 패키지 기판과 상기 상부 패키지 기판을 연결하는 도전성 연결 부재에 의하여 상기 하부 패키지와 패키지-온-패키지(package-on-package, PoP) 방식으로 전기적으로 연결되고,
    상기 하부 패키지 기판 및 상기 상부 패키지 기판은 각각 인쇄회로기판이며, 상기 하부 패키지 기판이 가지는 레이어 수는, 상기 상부 패키지 기판이 가지는 레이어 수보다 많고,
    상기 상부 패키지 기판은, 상기 비휘발성 메모리 패키지에 포함되는 제1 상부 패키지 기판과 상기 개별 전자 부품 패키지에 포함되는 제2 상부 패키지 기판을 포함하되, 상기 제2 상부 패키지 기판이 가지는 레이어 수는, 상기 제1 상부 패키지 기판이 가지는 레이어 수보다 많고,
    상기 개별 전자 부품 패키지는 상기 컨트롤러 칩의 적어도 일부분과 오버랩되도록 상기 하부 패키지 상에 배치되되, 상기 개별 전자 부품 패키지와 오버랩되는 상기 컨트롤러 칩의 면적은 상기 비휘발성 메모리 패키지와 오버랩되는 상기 컨트롤러 칩의 면적보다 크며,
    상기 적어도 하나의 제1 개별 전자 부품의 두께는, 상기 하부 몰드층의 두께보다 큰 값을 가지고 상기 적층된 복수의 비휘발성 메모리 반도체 칩의 전체 두께보다 작은 값을 가지는 것을 특징으로 하는 솔리드 스테이트 드라이브 패키지.
  2. 제1 항에 있어서,
    상기 하부 패키지는, 상기 컨트롤러 칩과 이격되도록 상기 하부 패키지 기판 상에 실장되는 메모리 반도체 칩을 더 포함하며,
    상기 비휘발성 메모리 패키지는 상기 메모리 반도체 칩과 오버랩되도록 상기 하부 패키지 상에 배치되는 것을 특징으로 하는 솔리드 스테이트 드라이브 패키지.
  3. 제2 항에 있어서,
    상기 메모리 반도체 칩은, 휘발성 메모리 반도체 칩인 것을 특징으로 하는 솔리드 스테이트 드라이브 패키지.
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서,
    상기 하부 몰드층은 상기 하부 패키지 기판의 일부분을 노출하는 관통홀을 가지며,
    상기 도전성 연결 부재는 상기 관통홀에 의하여 노출되는 상기 하부 패키지 기판의 일부분과 연결되도록, 상기 관통홀에 배치되는 것을 특징으로 하는 솔리드 스테이트 드라이브 패키지.
  7. 제6 항에 있어서,
    상기 하부 몰드층의 상면과 상기 상부 패키지 기판의 하면 사이에 에어 갭(air gap)을 형성하는 것을 특징으로 하는 솔리드 스테이트 드라이브 패키지.
  8. 제6 항에 있어서,
    상기 하부 몰드층의 상면은 상기 상부 패키지 기판의 하면보다 낮은 레벨을 가지는 것을 특징으로 하는 솔리드 스테이트 드라이브 패키지.
  9. 제1 항에 있어서,
    상기 하부 패키지 기판 상에 상기 복수의 상부 패키지와 이격되도록 실장되는 적어도 하나의 제2 개별 전자 부품을 더 포함하며,
    상기 적어도 하나의 제2 개별 전자 부품의 두께는 상기 상부 몰드층의 두께보다 더 큰 값을 가지는 것을 특징으로 하는 솔리드 스테이트 드라이브 패키지.
  10. 제1 항에 있어서,
    상기 도전성 연결 부재의 두께는 상기 하부 몰드층의 두께보다 큰 값을 가지는 것을 특징으로 하는 솔리드 스테이트 드라이브 패키지.
  11. 제1 항에 있어서,
    상기 하부 패키지 기판의 두께는 상기 상부 패키지 기판의 두께보다 큰 값을 가지는 것을 특징으로 하는 솔리드 스테이트 드라이브 패키지.
  12. 삭제
  13. 삭제
  14. 제1 항에 있어서,
    상기 복수의 상부 패키지 각각의 두께는, 상기 하부 패키지의 두께보다 큰 것을 특징으로 하는 솔리드 스테이트 드라이브 패키지.
  15. 삭제
  16. 하부 패키지 기판과 상기 하부 패키지 기판 상의 서로 반대되는 제1 에지(edge)와 제2 에지에 인접하도록 각각 실장되는 메모리 반도체 칩과 컨트롤러 칩, 그리고 상기 메모리 반도체 칩과 상기 컨트롤러 칩을 덮도록 상기 하부 패키지 기판의 상면 상에 형성되는 하부 몰드층을 포함하는 하부 패키지; 및
    상기 하부 패키지 상에 서로 이격되도록 배치되며, 적층된 복수의 비휘발성 메모리 반도체 칩을 포함하는 제1 상부 패키지와 제1 개별 전자 부품을 포함하는 제2 상부 패키지를 포함하는 복수의 상부 패키지;를 포함하며,
    상기 제1 상부 패키지 및 상기 제2 상부 패키지는 각각 상기 제1 에지 및 제2 에지에 인접하도록 배치되며,
    상기 복수의 상부 패키지 각각은 상부 패키지 기판 및 상기 상부 패키지 기판 상에 형성된 상부 몰드층을 포함하며, 상기 하부 패키지 기판과 상기 상부 패키지 기판을 연결하는 도전성 연결 부재에 의하여 상기 하부 패키지와 패키지-온-패키지(package-on-package, PoP) 방식으로 전기적으로 연결되고,
    상기 하부 패키지 기판 및 상기 상부 패키지 기판은 각각 인쇄회로기판이며, 상기 하부 패키지 기판이 가지는 레이어 수는, 상기 상부 패키지 기판이 가지는 레이어 수보다 많고,
    상기 상부 패키지 기판은, 상기 제1 상부 패키지에 포함되는 제1 상부 패키지 기판과 상기 제2 상부 패키지에 포함되는 제2 상부 패키지 기판을 포함하며, 상기 제2 상부 패키지 기판이 가지는 레이어 수는, 상기 제1 상부 패키지 기판이 가지는 레이어 수보다 많고,
    상기 제2 상부 패키지는 상기 컨트롤러 칩의 적어도 일부분과 오버랩되도록 상기 하부 패키지 상에 배치되되, 상기 제2 상부 패키지와 오버랩되는 상기 컨트롤러 칩의 면적은 상기 제1 상부 패키지와 오버랩되는 상기 컨트롤러 칩의 면적보다 크며,
    상기 적어도 하나의 제1 개별 전자 부품의 두께는, 상기 하부 몰드층의 두께보다 큰 값을 가지고 상기 적층된 복수의 비휘발성 메모리 반도체 칩의 전체 두께보다 작은 값을 가지는 솔리드 스테이트 드라이브 패키지.
  17. 제16 항에 있어서,
    상기 제1 개별 전자 부품의 두께는, 상기 하부 패키지 기판의 상면과 상기 상부 패키지의 하면 사이의 간격과 같거나 큰 것을 특징으로 하는 솔리드 스테이트 드라이브 패키지.
  18. 삭제
  19. 제16 항에 있어서,
    상기 하부 패키지 기판 상에 상기 복수의 상부 패키지와 이격되도록 실장되는 적어도 하나의 제2 개별 전자 부품을 더 포함하며,
    상기 제2 개별 전자 부품의 두께는 상기 복수의 상부 패키지의 두께보다 더 크되, 상기 제2 개별 전자 부품의 최상단은 상기 복수의 상부 패키지의 상면과 같거나 낮은 레벨을 가지는 것을 특징으로 하는 솔리드 스테이트 드라이브 패키지.
  20. 제16 항에 있어서,
    상기 하부 몰드층의 상면과 상기 상부 패키지 기판의 하면 사이에 에어 갭을 형성하도록, 상기 하부 몰드층의 상면은 상기 상부 패키지 기판의 하면보다 낮은 레벨을 가지는 것을 특징으로 하는 솔리드 스테이트 드라이브 패키지.
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