KR20100105147A - 멀티 칩 패키지 및 관련된 장치 - Google Patents

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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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Abstract

멀티 칩 패키지를 제공한다. 상기 멀티 칩 패키지는 n개의 메인 칩들(main chips) 및 m개의 보조 칩(auxiliary chip)을 구비한다. 여기서, 상기 n 는 2보다 큰 2의 배수이고, 상기 m 은 상기 n 보다 작고 1 보다 크거나 같은 양의 정수이다. 상기 메인 칩들 및 상기 보조 칩은 하우징(housing)의 내부에 장착된다. 상기 하우징의 외부에 복수의 메인 단자들 및 복수의 보조 단자들이 노출된다. 상기 메인 칩들은 상기 메인 단자들과 전기적으로 접속되고, 상기 보조 칩은 상기 보조 단자들과 전기적으로 접속된다.

Description

멀티 칩 패키지 및 관련된 장치{Multi-chip package and related device}
본 발명은 반도체 장치에 관한 것으로, 특히 멀티 칩 패키지, 이것을 채택하는 솔리드 스테이트 디스크(Solid State Disk; SSD) 및 전자 장치(electronic system)에 관한 것이다.
고용량 메모리의 구현을 위하여 하나의 패키지에 여러 개의 메모리 칩을 실장 하는 멀티 칩 패키지가 연구되고 있다. 상기 멀티 칩 패키지는 콘트롤러(controller)와 전기적으로 접속된다. 그런데 상기 콘트롤러는 8개 또는 16개의 칩과 같이 2n 개의 칩을 제어하도록 설계한다. 16개의 칩을 갖는 멀티 칩 패키지는 8개의 칩을 갖는 멀티 칩 패키지에 비하여 고난도의 실장기술을 필요로 한다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 고용량 메모리 및 우수한 양산효율을 갖는 멀티 칩 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 고용량 메모리 및 우수한 양산효율을 갖는 멀티 칩 패키지를 채택하는 솔리드 스테이트 디스크(Solid State Disk; SSD) 및 전자 장치(electronic system)를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예들은, 멀티 칩 패키지를 제공한다. 상기 멀티 칩 패키지는 n개의 메인 칩들(main chips) 및 m개의 보조 칩(auxiliary chip)을 구비한다. 여기서, 상기 n 는 2보다 큰 2의 배수이고, 상기 m 은 상기 n 보다 작고 1 보다 크거나 같은 양의 정수이다. 상기 메인 칩들 및 상기 보조 칩은 하우징(housing)의 내부에 장착된다. 상기 하우징의 외부에 복수의 메인 단자들 및 복수의 보조 단자들이 노출된다. 상기 메인 칩들은 상기 메인 단자들과 전기적으로 접속되고, 상기 보조 칩은 상기 보조 단자들과 전기적으로 접속된다.
본 발명의 몇몇 실시 예에 있어서, 상기 n 는 8이고, 상기 m 은 2일 수 있다.
다른 실시 예에 있어서, 상기 하우징(housing)은 기판 및 상기 기판을 덮는 봉지재(encapsulant)를 구비할 수 있다. 상기 기판에 형성된 메인 본드 핑거(main bond finger) 및 보조 본드 핑거(auxiliary bond finger)를 제공할 수 있다. 이 경우에, 상기 메인 본드 핑거는 상기 메인 단자들과 전기적으로 접속될 수 있다. 상기 보조 본드 핑거는 상기 보조 단자들과 전기적으로 접속될 수 있다. 상기 메인 칩들(main chips)은 메인 본딩와이어(main bonding wire)를 통하여 상기 메인 본드 핑거에 접속될 수 있다. 상기 보조 칩(auxiliary chip)은 보조 본딩와이어(auxiliary bonding wire)를 통하여 상기 보조 본드 핑거에 접속될 수 있다.
또 다른 실시 예에 있어서, 상기 하우징(housing)은 기판 및 상기 기판을 덮는 봉지재(encapsulant)를 구비할 수 있다. 상기 기판에 형성된 메인 본드 핑거(main bond finger) 및 보조 본드 핑거(auxiliary bond finger)를 제공할 수 있다. 상기 메인 본드 핑거는 상기 메인 단자들과 전기적으로 접속될 수 있다. 상기 보조 본드 핑거는 상기 보조 단자들과 전기적으로 접속될 수 있다. 상기 메인 칩들(main chips)은 메인 관통전극(main TSV)을 통하여 상기 메인 본드 핑거에 접속될 수 있다. 상기 보조 칩(auxiliary chip)은 보조 관통전극(auxiliary TSV)을 통하여 상기 보조 본드 핑거에 접속될 수 있다.
이에 더하여, 상기 메인 칩들(main chips)은 상기 기판에 차례로 적층 할 수 있다. 상기 메인 칩들은 상기 메인 관통전극(main TSV) 및 상기 보조 관통전극(auxiliary TSV)을 구비할 수 있다. 상기 메인 관통전극은 상기 메인 칩들의 내부배선에 접촉될 수 있다. 상기 보조 관통전극은 상기 메인 칩들의 상기 내부배선에 대하여 전기적으로 절연될 수 있다.
더 나아가서, 상기 보조 칩(auxiliary chip)은 상기 메인 칩들(main chips) 상에 적층 할 수 있다. 상기 보조 칩은 상기 메인 관통전극(main TSV) 및 상기 보조 관통전극(auxiliary TSV)을 구비할 수 있다. 상기 보조 칩의 상기 보조 관통전극은 상기 보조 칩의 내부배선 및 상기 메인 칩들의 상기 보조 관통전극에 전기적으로 접속될 수 있다.
또 다른 실시 예에 있어서, 상기 하우징(housing)은 리드프레임(leadframe) 및 상기 리드프레임을 덮는 봉지재(encapsulant)를 구비할 수 있다. 상기 메인 칩들(main chips) 및 상기 보조 칩(auxiliary chip)은 상기 리드프레임(leadframe) 상에 적층 할 수 있다. 상기 보조 칩은 보조 본딩와이어(auxiliary bonding wire)를 통하여 상기 보조 단자들에 전기적으로 접속될 수 있다.
또 다른 실시 예에 있어서, 상기 메인 칩(main chip) 및 상기 보조 칩(auxiliary chip)은 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다.
또한, 본 발명의 실시 예들은, 멀티 칩 패키지를 채택하는 솔리드 스테이트 디스크(Solid State Disk; SSD)를 제공한다. 이 장치는 메인보드에 장착된 제어기(controller), 인터페이스, 및 멀티 칩 패키지를 구비한다. 상기 인터페이스 및 상기 멀티 칩 패키지는 상기 제어기에 전기적으로 접속된다. 상기 멀티 칩 패키지는 하우징(housing), 상기 하우징의 외부에 노출되고 상기 메인보드에 접속된 복수의 메인 단자들, 상기 하우징의 외부에 노출되고 상기 메인보드에 접속된 복수의 보조 단자들, 상기 하우징의 내부에 장착되고 상기 메인 단자들과 전기적으로 접속된 n개의 메인 칩들(main chips), 및 상기 하우징의 내부에 장착되고 상기 보조 단 자들과 전기적으로 접속된 m개의 보조 칩(auxiliary chip)을 구비한다. 상기 n 는 2보다 큰 2의 배수이고, 상기 m 은 상기 n 보다 작고 1 보다 크거나 같은 양의 정수이다. 상기 보조 단자들은 상기 메인보드에 형성된 우회배선을 통하여 상기 제어기에 전기적으로 접속된다.
이에 더하여, 본 발명의 실시 예들은, 멀티 칩 패키지를 채택하는 전자장치(electronic system)를 제공한다. 이 장치는 마이크로프로세서(microprocessor), 입출력장치(I/O unit) 및 멀티 칩 패키지를 구비한다. 상기 입출력장치(I/O unit) 및 상기 멀티 칩 패키지는 상기 마이크로프로세서에 전기적으로 접속된다. 상기 멀티 칩 패키지는 하우징(housing), 상기 하우징의 외부에 노출되고 상기 마이크로프로세서에 전기적으로 접속된 복수의 메인 단자들, 상기 하우징의 외부에 노출되고 상기 마이크로프로세서에 전기적으로 접속된 복수의 보조 단자들, 상기 하우징의 내부에 장착되고 상기 메인 단자들과 전기적으로 접속된 n개의 메인 칩들(main chips), 및 상기 하우징의 내부에 장착되고 상기 보조 단자들과 전기적으로 접속된 m개의 보조 칩(auxiliary chip)을 구비한다. 상기 n 는 2보다 큰 2의 배수이고, 상기 m 은 상기 n 보다 작고 1 보다 크거나 같은 양의 정수이다.
본 발명의 실시 예들에 따르면, n개의 메인 칩들(main chips) 및 m개의 보조 칩(auxiliary chip)을 구비하는 멀티 칩 패키지가 제공된다. 또한 상기 멀티 칩 패키지를 채택하는 솔리드 스테이트 디스크(Solid State Disk; SSD) 및 전자 장치(electronic system)가 제공된다. 이에 따라, 고용량 메모리, 우수한 양산효율 및 신뢰성을 갖는 멀티 칩 패키지 및 관련된 장치를 구현할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
[제1실시 예]
도 1은 본 발명의 제 1 실시 예에 따른 멀티 칩 패키지를 채택하는 전자장치의 개략적인 블록도이다. 도 2는 본 발명의 제 1 실시 예에 따른 멀티 칩 패키지를 채택하는 전자장치의 구성을 보여주는 단면도이다. 도 3 및 도 4는 도 2의 부품 배치를 보여주는 평면도들이다. 도 5는 본 발명의 제 1 실시 예에 따른 멀티 칩 패키지를 보여주는 단면도이다. 도 6은 본 발명의 제 1 실시 예에 따른 멀티 칩 패키지의 내부배선을 보여주는 평면도이다. 도 7은 본 발명의 제 1 실시 예에 따른 멀티 칩 패키지의 단자 배치도이다. 도 8은 도 4의 우회배선을 설명하기 위한 평면도이다.
도 1을 참조하면, 본 발명의 제 1 실시 예에 따른 전자장치는 솔리드 스테이트 디스크(Solid State Disk; SSD; 11)와 같은 데이터 저장장치일 수 있다. 상기 솔리드 스테이트 디스크(SSD; 11)는 인터페이스(13), 제어기(controller; 15), 비휘발성 메모리(non-volatile memory; 21-32, 41, 21', 21"), 및 버퍼 메모리(buffer memory; 19)를 구비할 수 있다. 상기 솔리드 스테이트 디스크(11)는 반도체를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(11)는 하드디스크드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열·소음도 적으며, 소형화·경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(11)는 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(15)는 상기 인터페이스(13)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(15)는 메모리제어기 및 버퍼제어기를 구비할 수 있다. 상기 비휘발성 메모리(21-32, 41, 21', 21")는 상기 제어기(15)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(11)의 데이터 저장용량은 상기 비휘발성 메모리(21-32, 41, 21', 21")에 대응할 수 있다. 상기 비휘발성 메모리(21-32, 41, 21', 21")는 멀티 칩 패키지일 수 있다. 상기 버퍼 메모리(19)는 상기 제어기(15)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(13)는 호스트(Host; 2)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(13)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(21-32, 41, 21', 21")는 상기 제어기(15)를 경유하여 상기 인터페이스(13)에 접속될 수 있다. 상기 비휘발성 메모리(21-32, 41, 21', 21")는 상기 인터페이스(13)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(11)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(21-32, 41, 21', 21")에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(19)는 휘발성 메모리(volatile memory)를 구비할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 이하에서는, 간략한 설명을 위하여 상기 버퍼 메모리(19)가 상기 디램(DRAM)을 구비하는 경우를 상정하여 설명하기로 한다. 상기 디램(DRAM)은 상기 비휘발성 메모리(21-32, 41, 21', 21")에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(13)의 데이터 처리속도는 상기 비휘발성 메모리(21-32, 41, 21', 21")의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(19)는 데이터를 임시저장하는 역할을 할 수 있다. 상기 인터페이스(13)를 통하여 수신된 데이터는, 상기 제어기(15)를 경유하여 상기 버퍼 메모리(19)에 임시저장된 후, 상기 비휘발성 메모리(21-32, 41, 21', 21")의 데이터 기록(write) 속도에 맞추어 상기 비휘발성 메모리(21-32, 41, 21', 21")에 영구저장될 수 있다. 또한, 상기 비휘발성 메모리(21-32, 41, 21', 21")에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(19)에 임시저장할 수 있다. 즉, 상기 버퍼 메모리(19)는 상기 솔리드 스테이트 디스크(11)의 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
이하에서는, 상기 비휘발성 메모리(21-32, 41, 21', 21")가 상기 멀티 칩 패키지인 경우를 상정하여 설명하기로 한다.
도 2, 도 3 및 도 4를 참조하면, 상기 솔리드 스테이트 디스크(11)는 메인보드(16) 및 상기 메인보드(16)을 덮는 제 1 및 제 2 케이스들(17, 18)을 구비할 수 있다. 상기 메인보드(16)의 일면에 제 1 내지 제 12 멀티 칩 패키지(21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32)를 장착할 수 있다. 상기 메인보드(16)의 다른 일면에 상기 제어기(15), 상기 인터페이스(13), 상기 버퍼 메모리(19) 및 제 13 멀티 칩 패키지(41)를 장착할 수 있다. 상기 제어기(15)의 입출력 단자들(63)은 상기 메인보드(16)에 접속될 수 있다. 상기 제 1 내지 제 12 멀티 칩 패키지(21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32)의 메인 단자들(62) 및 보조 단자들(51) 또한 상기 메인보드(16)에 접속될 수 있다. 상기 제 1 내지 제 12 멀티 칩 패키지(21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32)의 상기 보조 단자들(51)은 상기 메인보드(16)에 형성된 우회배선들(95)을 통하여 서로 전기적으로 접속될 수 있다. 상기 제 13 멀티 칩 패키지(41)의 메인 단자들(62) 또한 상기 메인보드(16)에 접속될 수 있다.
상기 메인보드(16)은 경성인쇄회로기판(rigid printed circuit board), 연성인쇄회로기판(flexible printed circuit board), 경연성인쇄회로기판(rigid flexible printed circuit board), 및/또는 이들의 조합으로 형성할 수 있다. 예를 들면, 상기 메인보드(16)는 프리프레그(prepreg) 및 구리 박막(Cu foil)을 적층 하 여 형성한 다층기판일 수 있다. 상기 메인보드(16)의 내부에는 전기회로의 구성을 위한 내부배선들(도시하지 않음)이 제공될 수 있으나 생략하기로 한다.
상기 제 1 내지 제 12 멀티 칩 패키지(21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32)는 상기 메인보드(16)의 일면에 행 및 열 방향으로 2차원 배열할 수 있다. 상기 제 2 케이스(18)는 상기 제 1 내지 제 12 멀티 칩 패키지(21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32)를 덮을 수 있다. 상기 제 1 케이스(17)는 상기 제어기(15), 상기 인터페이스(13), 상기 버퍼 메모리(19) 및 상기 제 13 멀티 칩 패키지(41)를 덮을 수 있다. 상기 인터페이스(13)는 상기 제 1 케이스(17)의 외부에 노출된 커넥터(connector; 도시하지 않음)를 구비할 수 있다.
상기 보조 단자들(51), 상기 메인 단자들(62) 및 상기 입출력 단자들(63)은 솔더볼(solder ball), 도전성 범프(conductive bump), 도전성 탭(conductive tab), 도전성 핀(conductive pin), 도전성 리드(conductive lead), 및 이들의 조합으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 그리고 본 발명의 제 1 실시 예에서, 상기 보조 단자들(51), 상기 메인 단자들(62) 및 상기 입출력 단자들(63)은 솔더볼(solder ball)인 경우를 상정하여 설명하기로 한다. 상기 제 1 내지 제 12 멀티 칩 패키지(21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32)는 상기 보조 단자들(51) 및 상기 메인 단자들(62)을 모두 구비할 수 있다. 상기 보조 단자들(51) 및 상기 메인 단자들(62)은 서로 떨어지도록 형성할 수 있다. 상기 제 13 멀티 칩 패키지(41)는 상기 메인 단자들(62)을 구비할 수 있다. 즉, 상기 제 13 멀티 칩 패키지(41)에 있어서 상기 보조 단자들(51)은 생략될 수 있다.
도 5를 참조하면, 상기 제 1 멀티 칩 패키지(21)는 기판(53)에 n개의 메인 칩들(main chips; 71, 72, 73, 74, 75, 76, 77, 78) 및 m개의 보조 칩들(auxiliary chips; 81, 82)을 적층하여 형성할 수 있다. 상기 n 는 2보다 큰 2의 배수이고, 상기 m 은 상기 n 보다 작고 1 보다 크거나 같은 양의 정수일 수 있다. 예를 들면, 상기 n 는 8 일수 있으며, 상기 m 은 2일 수 있다. 몇몇 실시 예에서, 상기 n 는 4의 배수일 수 있다. 다른 실시 예에서, 상기 n 는 8의 배수일 수 있다.
도 5에 도시된 바와 같이, 상기 제 1 멀티 칩 패키지(21)는 상기 기판(53)에 제 1 내지 제 8 메인 칩들(71, 72, 73, 74, 75, 76, 77, 78), 제 1 및 제 2 보조 칩들(81, 82)을 적층하여 형성할 수 있다. 상기 기판(53), 상기 제 1 내지 제 8 메인 칩들(71, 72, 73, 74, 75, 76, 77, 78), 및 상기 제 1 및 제 2 보조 칩들(81, 82)은 봉지재(encapsulant; 59)로 덮을 수 있다. 상기 기판(53) 및 상기 봉지재(encapsulant; 59)는 하우징(housing)을 구성할 수 있다. 상기 기판(53)의 일면에 메인 단자들(62) 및 보조 단자들(51)을 형성할 수 있다.
상기 제 1 내지 제 8 메인 칩들(71, 72, 73, 74, 75, 76, 77, 78), 및 상기 제 1 및 제 2 보조 칩들(81, 82)은 플래시 메모리 칩(flash memory chip), 상변화 메모리 칩(phase change memory chip), 엠램 칩(magnetic random access memory chip; MRAM chip), 저항성 메모리 칩(resistive memory chip), 및/또는 이들의 조합과 같은 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 상기 비휘발성 메모리 칩(non-volatile memory chip)은 낸드(nand)형, 또는 노어(nor)형일 수 있다. 상기 제 1 내지 제 8 메인 칩들(71, 72, 73, 74, 75, 76, 77, 78)은 상기 기 판(53)의 일면에 서로 어긋나게 적층 할 수 있다. 상기 제 1 및 제 2 보조 칩들(81, 82)은 상기 제 8 메인 칩(78) 상에 적층 할 수 있다. 본 발명의 몇몇 다른 실시 예에서, 상기 제 1 내지 제 8 메인 칩들(71, 72, 73, 74, 75, 76, 77, 78)은 상기 기판(53)에 일렬로 적층 하거나 지그재그 적층 할 수도 있다. 또한, 상기 제 1 및 제 2 보조 칩들(81, 82)은 상기 제 1 내지 제 8 메인 칩들(71, 72, 73, 74, 75, 76, 77, 78)과 순서를 바꾸거나 번갈아가며 적층 할 수도 있다.
상기 제 1 내지 제 8 메인 칩들(71, 72, 73, 74, 75, 76, 77, 78)은 메인 본딩와이어(main bonding wire; 66)에 의하여 상기 기판(53)에 형성된 메인 본드 핑거(main bond finger; 65)에 접속될 수 있다. 상기 메인 본드 핑거(main bond finger; 65)는 상기 기판(53)에 형성된 메인 배선(67)을 통하여 상기 메인 단자들(62)중 선택된 하나에 전기적으로 접속될 수 있다. 즉, 상기 제 1 내지 제 8 메인 칩들(71, 72, 73, 74, 75, 76, 77, 78)은 상기 메인 본딩와이어(main bonding wire; 66), 상기 메인 본드 핑거(main bond finger; 65) 및 상기 메인 배선(67)을 경유하여 상기 메인 단자들(62)에 전기적으로 접속될 수 있다.
상기 제 1 및 제 2 보조 칩들(81, 82)은 보조 본딩와이어(auxiliary bonding wire; 56)에 의하여 상기 기판(53)에 형성된 보조 본드 핑거(auxiliary bond finger; 55)에 접속될 수 있다. 상기 보조 본드 핑거(auxiliary bond finger; 55)는 상기 기판(53)에 형성된 보조 배선(57)을 통하여 상기 보조 단자들(51)중 선택된 하나에 전기적으로 접속될 수 있다. 즉, 상기 제 1 및 제 2 보조 칩들(81, 82)은 상기 보조 본딩와이어(auxiliary bonding wire; 56), 상기 보조 본드 핑 거(auxiliary bond finger; 55) 및 상기 보조 배선(57)을 경유하여 상기 보조 단자들(51)에 전기적으로 접속될 수 있다.
상기 기판(53)은 경성인쇄회로기판(rigid printed circuit board), 연성인쇄회로기판(flexible printed circuit board), 경연성인쇄회로기판(rigid flexible printed circuit board), 및/또는 이들의 조합으로 형성할 수 있다. 상기 메인 단자들(62) 및 상기 보조 단자들(51)은 솔더 볼(solder ball)일 수 있다. 상기 메인 단자들(62) 및 상기 보조 단자들(51)은 상기 기판(53)의 일면에 일정한 간격으로 형성할 수 있다. 즉, 상기 메인 단자들(62) 및 상기 보조 단자들(51)은 상기 하우징의 외부에 노출될 수 있다. 상기 메인 단자들(62) 및 상기 보조 단자들(51)은 서로 떨어질 수 있다. 상기 메인 본드 핑거(main bond finger; 65), 상기 메인 배선(67), 상기 보조 본드 핑거(auxiliary bond finger; 55) 및 상기 보조 배선(57)은 Cu 막, Al 막, Ti 막, TiN 막, Ta 막, TaN 막, Ni 막, Au 막, Ag 막, Pt 막, W 막, WN 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
상기 메인 본딩와이어(main bonding wire; 66) 및 상기 보조 본딩와이어(auxiliary bonding wire; 56)는 골드 와이어(Au wire), 또는 알루미늄 와이어(Al wire)로 형성할 수 있다. 상기 봉지재(encapsulant; 59)는 이엠시(epoxy molding compound; EMC)를 사용하여 사출성형 방법으로 형성할 수 있다.
도 6을 참조하면, 상기 기판(53)의 일면에 상기 메인 본드 핑거(main bond finger; 65)를 소정 간격으로 여러 개 형성할 수 있다. 또한, 상기 기판(53)에 상 기 보조 본드 핑거(auxiliary bond finger; 55)를 소정 간격으로 여러 개 형성할 수 있다. 상기 메인 본드 핑거(main bond finger; 65) 및 상기 보조 본드 핑거(auxiliary bond finger; 55)는 서로 떨어질 수 있다. 상기 제 1 메인 칩(71)은 상기 메인 본딩와이어(main bonding wire; 66)를 통하여 상기 메인 본드 핑거(main bond finger; 65)에 접속될 수 있다. 상기 제 5 메인 칩(75)은 상기 메인 본딩와이어(main bonding wire; 66)를 통하여 상기 메인 본드 핑거(main bond finger; 65)에 접속될 수 있다. 상기 제 1 보조 칩(81)은 상기 보조 본딩와이어(auxiliary bonding wire; 56)를 통하여 상기 보조 본드 핑거(auxiliary bond finger; 55)에 접속될 수 있다.
도 7을 참조하면, 상기 메인 단자들(62) 및 상기 보조 단자들(51)은 상기 기판(53)의 일면에 행 및 열 방향을 따라 일정한 간격으로 2차원 배열되도록 형성할 수 있다. 상기 메인 단자들(62) 및 상기 보조 단자들(51)은 서로 떨어질 수 있다. 예를 들면, 상기 보조 단자들(51)은 상기 메인 단자들(62)의 외 측에 형성할 수 있다.
도 8은 도 4의 우회배선(95)을 설명하기 위한 평면도이다.
도 8을 참조하면, 상기 메인보드(16)의 일면에 상기 메인 단자들(62)에 대응하는 제 1 도전성 패드들(62') 및 상기 보조 단자들(51)에 대응하는 제 2 도전성 패드들(51')을 형성할 수 있다. 상기 제 1 도전성 패드들(62') 및 상기 제 2 도전성 패드들(51')은 상기 제 1 내지 제 12 멀티 칩 패키지(도 4의 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32)에 대응하여 여러 개 형성할 수 있다. 상기 우회 배선(95)은 제 1 내지 제 4 배선(91, 92, 93, 94)을 포함할 수 있다. 상기 우회배선(95)은 상기 제 1 내지 제 12 멀티 칩 패키지(도 4의 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32)의 상기 보조 단자들(51)을 서로 전기적으로 접속하는 역할을 할 수 있다. 결과적으로, 상기 제 1 내지 제 8 메인 칩들(71, 72, 73, 74, 75, 76, 77, 78)은 상기 메인 단자들(62) 및 상기 메인보드(16)를 경유하여 상기 제어기(15)에 전기적으로 접속될 수 있다. 상기 제 1 및 제 2 보조 칩들(81, 82)은 상기 보조 단자들(51) 및 상기 우회배선(95)을 경유하여 상기 제어기(15)에 전기적으로 접속될 수 있다.
도 1 내지 도 8을 다시 참조하면, 상기 제 1 내지 제 12 멀티 칩 패키지(21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32)의 각각은 도 5에 도시된 것과 같은 상기 제 1 내지 제 8 메인 칩들(71, 72, 73, 74, 75, 76, 77, 78), 및 상기 제 1 및 제 2 보조 칩들(81, 82)을 구비할 수 있다. 상기 제 1 및 제 2 보조 칩들(81, 82)은 상기 보조 단자들(51) 및 상기 우회배선(95)을 경유하여 상기 제어기(15)에 전기적으로 접속될 수 있다. 상기 제어기(15)는 8개 또는 16개의 칩과 같이 2n 개의 칩을 제어하도록 설계된 회로로 구성된 것일 수 있다.
상기 제 1 내지 제 12 멀티 칩 패키지(21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32)의 각각에 포함된 상기 제 1 내지 제 8 메인 칩들(71, 72, 73, 74, 75, 76, 77, 78)은 상기 제어기(15)에 접속되어 8개의 칩으로 구성된 12개의 멀티 칩 패키지로 동작할 수 있다. 또한, 상기 제 1 내지 제 12 멀티 칩 패키지(21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32)의 각각에 포함된 상기 제 1 및 제 2 보조 칩들(81, 82)은 상기 제어기(15)에 접속되어 8개의 칩으로 구성된 3개의 멀티 칩 패키지로 동작할 수 있다. 이에 더하여, 상기 제 13 멀티 칩 패키지(41)는 8개의 칩으로 구성된 멀티 칩 패키지일 수 있다. 본 발명의 제 1 실시 예에 따르면, 8개의 칩으로 구성된 16개의 멀티 칩 패키지와 동일한 저장용량을 갖는 상기 솔리드 스테이트 디스크(11)를 구현할 수 있다.
상기 제 1 내지 제 12 멀티 칩 패키지(21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32)의 각각은 상기 제 13 멀티 칩 패키지(41)와 실질적으로 같은 크기일 수 있다. 또한, 상기 제 1 내지 제 12 멀티 칩 패키지(21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32)의 각각은 상기 제 13 멀티 칩 패키지(41)와 실질적으로 동일한 제조기술을 사용하여 형성할 수 있다. 즉, 상기 제 1 및 제 2 보조 칩들(81, 82) 및 상기 제 1 내지 제 8 메인 칩들(71, 72, 73, 74, 75, 76, 77, 78)을 하나의 멀티 칩 패키지로 구현하는 기술은 16개의 칩으로 구성된 멀티 칩 패키지에 비하여 상대적으로 쉬울 수 있다. 따라서 상기 제 1 내지 제 12 멀티 칩 패키지(21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32)의 각각은 상기 제 13 멀티 칩 패키지(41)와 실질적으로 동일한 양산효율 및 신뢰성을 보일 수 있다.
[제2실시 예]
도 9는 본 발명의 제 2 실시 예에 따른 멀티 칩 패키지를 보여주는 단면도이다.
도 9를 참조하면, 본 발명의 제 2 실시 예에 따른 멀티 칩 패키지(21')는 기 판(53)에 n개의 메인 칩들(main chips; 171, 172, 173, 174, 175, 176, 177, 178) 및 m개의 보조 칩들(auxiliary chips; 181, 182)을 적층하여 형성할 수 있다. 상기 n 는 2보다 큰 2의 배수이고, 상기 m 은 상기 n 보다 작고 1 보다 크거나 같은 양의 정수일 수 있다. 예를 들면, 상기 n 는 8 일수 있으며, 상기 m 은 2일 수 있다. 몇몇 실시 예에서, 상기 n 는 4의 배수일 수 있다. 다른 실시 예에서, 상기 n 는 8의 배수일 수 있다.
도 9에 도시된 바와 같이, 상기 멀티 칩 패키지(21')는 상기 기판(53)에 제 1 내지 제 8 메인 칩들(171, 172, 173, 174, 175, 176, 177, 178), 제 1 및 제 2 보조 칩들(181, 182)을 적층하여 형성할 수 있다. 상기 기판(53), 상기 제 1 내지 제 8 메인 칩들(171, 172, 173, 174, 175, 176, 177, 178), 및 상기 제 1 및 제 2 보조 칩들(181, 182)은 봉지재(encapsulant; 159)로 덮을 수 있다. 상기 기판(53) 및 상기 봉지재(encapsulant; 159)는 하우징(housing)을 구성할 수 있다. 상기 기판(53)의 일면에 메인 단자들(62) 및 보조 단자들(51)을 형성할 수 있다.
상기 제 1 내지 제 8 메인 칩들(171, 172, 173, 174, 175, 176, 177, 178), 및 상기 제 1 및 제 2 보조 칩들(181, 182)은 플래시 메모리 칩(flash memory chip), 상변화 메모리 칩(phase change memory chip), 엠램 칩(magnetic random access memory chip; MRAM chip), 저항성 메모리 칩(resistive memory chip), 및/또는 이들의 조합과 같은 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 상기 비휘발성 메모리 칩(non-volatile memory chip)은 낸드(nand)형, 또는 노어(nor)형일 수 있다. 상기 제 1 내지 제 8 메인 칩들(171, 172, 173, 174, 175, 176, 177, 178)은 상기 기판(53)의 일면에 차례로 적층 할 수 있다. 상기 제 1 및 제 2 보조 칩들(181, 182)은 상기 제 8 메인 칩(178) 상에 적층 할 수 있다. 본 발명의 몇몇 다른 실시 예에서, 상기 제 1 내지 제 8 메인 칩들(171, 172, 173, 174, 175, 176, 177, 178)은 상기 기판(53)에 서로 어긋나게 적층 하거나 지그재그 적층 할 수도 있다. 또한, 상기 제 1 및 제 2 보조 칩들(181, 182)은 상기 제 1 내지 제 8 메인 칩들(171, 172, 173, 174, 175, 176, 177, 178)과 순서를 바꾸거나 번갈아가며 적층 할 수도 있다.
상기 제 1 내지 제 8 메인 칩들(171, 172, 173, 174, 175, 176, 177, 178)의 각각은 메인 관통전극(main thru-silicon via; main TSV; 166) 및 보조 관통전극(auxiliary thru-silicon via; auxiliary TSV; 156)을 구비할 수 있다. 이와 유사하게, 상기 제 1 및 제 2 보조 칩들(181, 182)의 각각은 메인 관통전극(main thru-silicon via; main TSV; 166) 및 보조 관통전극(auxiliary thru-silicon via; auxiliary TSV; 156)을 구비할 수 있다.
상기 제 1 메인 칩(171)의 상기 메인 관통전극(main TSV; 166) 및 상기 기판(53)의 메인 본드 핑거(main bond finger; 65) 사이에 도전성 접착제(158)를 부착할 수 있다. 상기 제 2 메인 칩(172)의 상기 메인 관통전극(main TSV; 166) 및 상기 제 1 메인 칩(171)의 상기 메인 관통전극(main TSV; 166) 사이에 상기 도전성 접착제(158)를 부착할 수 있다. 이와 마찬가지로, 상기 제 2 내지 제 8 메인 칩들(172, 173, 174, 175, 176, 177, 178) 사이에 상기 도전성 접착제(158)를 부착할 수 있다.
상기 제 1 내지 제 8 메인 칩들(171, 172, 173, 174, 175, 176, 177, 178)은 상기 메인 관통전극(main TSV; 166) 및 도전성 접착제(158)에 의하여 상기 기판(53)에 형성된 상기 메인 본드 핑거(main bond finger; 65)에 접속될 수 있다. 상기 메인 관통전극(main TSV; 166)은 상기 제 1 내지 제 8 메인 칩들(171, 172, 173, 174, 175, 176, 177, 178)의 내부배선(169)에 접속될 수 있다. 상기 메인 본드 핑거(main bond finger; 65)는 상기 기판(53)에 형성된 메인 배선(67)을 통하여 상기 메인 단자들(62)중 선택된 하나에 전기적으로 접속될 수 있다. 즉, 상기 제 1 내지 제 8 메인 칩들(171, 172, 173, 174, 175, 176, 177, 178)은 상기 메인 관통전극(main TSV; 166), 상기 도전성 접착제(158), 상기 메인 본드 핑거(main bond finger; 65) 및 상기 메인 배선(67)을 경유하여 상기 메인 단자들(62)에 전기적으로 접속될 수 있다.
상기 제 1 메인 칩(171)의 상기 보조 관통전극(auxiliary TSV; 156) 및 상기 기판(53)의 보조 본드 핑거(auxiliary bond finger; 55) 사이에 도전성 접착제(158)를 부착할 수 있다. 상기 제 2 메인 칩(172)의 상기 보조 관통전극(auxiliary TSV; 156) 및 상기 제 1 메인 칩(171)의 상기 보조 관통전극(auxiliary TSV; 156) 사이에 상기 도전성 접착제(158)를 부착할 수 있다. 이와 마찬가지로, 상기 제 2 내지 제 8 메인 칩들(172, 173, 174, 175, 176, 177, 178) 사이에 상기 도전성 접착제(158)를 부착할 수 있다. 상기 보조 관통전극(auxiliary TSV; 156)은 상기 제 1 내지 제 8 메인 칩들(171, 172, 173, 174, 175, 176, 177, 178)의 내부배선(169)과 떨어지도록 형성할 수 있다. 즉, 상기 보조 관통전 극(auxiliary TSV; 156)은 상기 제 1 내지 제 8 메인 칩들(171, 172, 173, 174, 175, 176, 177, 178)의 동작에 영향을 미치지 않도록 전기적으로 격리할 수 있다.
상기 제 1 보조 칩(181)의 상기 보조 관통전극(auxiliary TSV; 156) 및 상기 제 8 메인 칩(178)의 상기 보조 관통전극(auxiliary TSV; 156) 사이에 상기 도전성 접착제(158)를 부착할 수 있다. 그러나 상기 제 1 보조 칩(181)의 상기 메인 관통전극(main TSV; 166) 및 상기 제 8 메인 칩(178)의 상기 메인 관통전극(main TSV; 166) 사이에는 상기 도전성 접착제(158)를 부착하지 않는 것이 바람직하다. 상기 제 1 보조 칩(181)의 상기 보조 관통전극(auxiliary TSV; 156) 및 상기 메인 관통전극(main TSV; 166)은 내부배선(169)을 경유하여 서로 전기적으로 접속될 수 있다. 상기 제 1 보조 칩(181)의 상기 메인 관통전극(main TSV; 166) 및 상기 제 2 보조 칩(182)의 상기 메인 관통전극(main TSV; 166) 사이에 상기 도전성 접착제(158)를 부착할 수 있다.
상기 제 1 및 제 2 보조 칩들(181, 182)은 상기 보조 관통전극(auxiliary thru-silicon via; auxiliary TSV; 156) 및 상기 도전성 접착제(158)에 의하여 상기 기판(53)에 형성된 보조 본드 핑거(auxiliary bond finger; 55)에 접속될 수 있다. 상기 보조 본드 핑거(auxiliary bond finger; 55)는 상기 기판(53)에 형성된 보조 배선(57)을 통하여 상기 보조 단자들(51)중 선택된 하나에 전기적으로 접속될 수 있다. 즉, 상기 제 1 및 제 2 보조 칩들(181, 182)은 상기 보조 관통전극(auxiliary TSV; 156), 상기 도전성 접착제(158), 상기 보조 본드 핑거(auxiliary bond finger; 55) 및 상기 보조 배선(57)을 경유하여 상기 보조 단자 들(51)에 전기적으로 접속될 수 있다. 상기 보조 관통전극(auxiliary TSV; 156)은 상기 제 1 및 제 2 보조 칩들(181, 182)의 내부배선(169)에 접속될 수 있다.
상기 기판(53)은 경성인쇄회로기판(rigid printed circuit board), 연성인쇄회로기판(flexible printed circuit board), 경연성인쇄회로기판(rigid flexible printed circuit board), 및/또는 이들의 조합으로 형성할 수 있다. 상기 메인 단자들(62) 및 상기 보조 단자들(51)은 솔더 볼(solder ball)일 수 있다. 상기 메인 단자들(62) 및 상기 보조 단자들(51)은 상기 기판(53)의 일면에 일정한 간격으로 형성할 수 있다. 즉, 상기 메인 단자들(62) 및 상기 보조 단자들(51)은 상기 하우징의 외부에 노출될 수 있다. 상기 메인 단자들(62) 및 상기 보조 단자들(51)은 서로 떨어질 수 있다. 상기 메인 본드 핑거(main bond finger; 65), 상기 메인 배선(67), 상기 보조 본드 핑거(auxiliary bond finger; 55) 및 상기 보조 배선(57)은 Cu 막, Al 막, Ti 막, TiN 막, Ta 막, TaN 막, Ni 막, Au 막, Ag 막, Pt 막, W 막, WN 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
상기 메인 관통전극(main TSV; 166) 및 상기 보조 관통전극(auxiliary TSV; 156)은 Cu 막, Al 막, Ti 막, TiN 막, Ta 막, TaN 막, Ni 막, Au 막, Ag 막, Pt 막, W 막, WN 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 도전성 접착제(158)는 솔더 볼(solder ball), 또는 도전성 범프(conductive bump)일 수 있다. 상기 봉지재(encapsulant; 159)는 이엠시(epoxy molding compound; EMC)를 사용하여 사출성형 방법으로 형성할 수 있다.
[제3실시 예]
도 10은 본 발명의 제 3 실시 예에 따른 멀티 칩 패키지를 보여주는 단면도이다.
도 10을 참조하면, 본 발명의 제 3 실시 예에 따른 멀티 칩 패키지(21")는 제 1 리드 프레임(first leadframe; 53')의 일면에 제 1 및 제 2 메인 칩들(271, 272)을 적층 하고, 상기 제 1 리드 프레임(53')의 다른 면에 제 3 및 제 4 메인 칩들(273, 274)을 적층 하며, 제 2 리드 프레임(second leadframe; 53")의 일면에 제 5 및 제 6 메인 칩들(275, 275)을 적층 하고, 상기 제 2 리드 프레임( 53")의 다른 면에 제 7 및 제 8 메인 칩들(277, 278)을 적층 하며, 상기 제 2 메인 칩(272) 상에 제 1 보조 칩(281)을 적층 하고, 상기 제 4 메인 칩(274) 상에 제 2 보조 칩(282)을 적층 하며, 상기 제 6 메인 칩(276) 상에 제 3 보조 칩(283)을 적층 하고, 상기 제 8 메인 칩(278) 상에 제 4 보조 칩(284)을 적층 하여 형성할 수 있다.
상기 제 1 리드 프레임(53'), 상기 제 1 및 제 2 메인 칩들(271, 272), 상기 제 1 보조 칩(281), 상기 제 3 및 제 4 메인 칩들(273, 274), 및 상기 제 2 보조 칩(282)은 제 1 봉지재(first encapsulant; 259)로 덮을 수 있다. 상기 제 2 리드 프레임(53"), 상기 제 5 및 제 6 메인 칩들(275, 276), 상기 제 3 보조 칩(283), 상기 제 7 및 제 8 메인 칩들(277, 278), 및 상기 제 4 보조 칩(284)은 제 2 봉지재(second encapsulant; 259')로 덮을 수 있다.
상기 제 1 리드 프레임(53') 및 상기 제 1 봉지재(first encapsulant; 259)는 제 1 하우징(housing)을 구성할 수 있다. 상기 제 2 리드 프레임(53") 및 상기 제 2 봉지재(second encapsulant; 259')는 제 2 하우징(housing)을 구성할 수 있다. 상기 제 1 하우징(housing)의 외측에 제 1 보조 단자들(251) 및 메인 단자들(도시하지 않음)이 돌출될 수 있다. 상기 제 2 하우징(housing)의 외측에 제 2 보조 단자들(251') 및 메인 단자들(도시하지 않음)이 돌출될 수 있다. 상기 제 2 하우징(housing)은 상기 제 1 하우징(housing) 상에 적층 할 수 있다. 상기 제 2 보조 단자들(251')은 상기 제 1 보조 단자들(251)에 접촉할 수 있다. 상기 제 1 보조 단자들(251) 및 상기 제 2 보조 단자들(251')은 리드프레임(leadframe)의 리드(lead)일 수 있다.
상기 제 1 내지 제 8 메인 칩들(271, 272, 273, 274, 275, 276, 277, 278), 및 상기 제 1 내지 제 4 보조 칩들(281, 282, 283, 284)은 플래시 메모리 칩(flash memory chip), 상변화 메모리 칩(phase change memory chip), 엠램 칩(magnetic random access memory chip; MRAM chip), 저항성 메모리 칩(resistive memory chip), 및/또는 이들의 조합과 같은 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 상기 비휘발성 메모리 칩(non-volatile memory chip)은 낸드(nand)형, 또는 노어(nor)형일 수 있다.
상기 제 1 및 제 2 보조 칩들(281, 282)은 보조 본딩와이어(auxiliary bonding wire; 256)에 의하여 상기 제 1 보조 단자들(251)에 접속될 수 있다. 상기 제 3 및 제 4 보조 칩들(283, 284)은 보조 본딩와이어(auxiliary bonding wire; 256)에 의하여 상기 제 2 보조 단자들(251')에 접속될 수 있다. 상기 보조 본딩와이어(auxiliary bonding wire; 256)는, 상기 제 1 내지 제 8 메인 칩들(271, 272, 273, 274, 275, 276, 277, 278) 중 어느 하나 또는 다수를 경유할 수 있으나, 상기 제 1 내지 제 8 메인 칩들(271, 272, 273, 274, 275, 276, 277, 278)에는 전기적으로 접속되지 않는다. 상기 제 1 내지 제 8 메인 칩들(271, 272, 273, 274, 275, 276, 277, 278)은 메인 본딩와이어(main bonding wire; 도시하지 않음)에 의하여 상기 메인 단자들(도시하지 않음)에 접속될 수 있다.
[제4실시 예]
도 11은 본 발명의 제 4 실시 예에 따른 멀티 칩 패키지를 구비하는 전자장치(electronic system)의 개략적인 블록도이다.
도 11을 참조하면, 본 발명의 제 4 실시 예에 따른 전자장치(300)는 비휘발성 메모리(303) 및 상기 비휘발성 메모리(303)에 전기적으로 접속된 마이크로프로세서(305)를 포함할 수 있다. 여기서, 상기 비휘발성 메모리(303)는 도 1 내지 도 10을 참조하여 설명된 멀티 칩 패키지(21, 21', 21")일 수 있다.
상기 전자장치(300)는 노트북 컴퓨터, 디지털 카메라 또는 휴대용 전화기의 일부에 해당할 수 있다. 이 경우에, 상기 마이크로프로세서(305) 및 상기 비휘발성 메모리(303)는 보드(board) 상에 설치될 수 있으며, 상기 비휘발성 메모리(303)는 상기 마이크로프로세서(305)의 실행을 위한 데이터 저장 매체(data storage media)의 역할을 할 수 있다.
상기 전자장치(300)는 입/출력 장치(307)를 통하여 개인용 컴퓨터 또는 컴퓨터의 네트워크와 같은 다른 전자 시스템과 데이터를 교환할 수 있다. 상기 입/출력 장치(307)는 컴퓨터의 주변 버스라인(bus line), 고속 디지털 전송 라인, 또는 무 선 송/수신용 안테나로 데이터를 제공할 수 있다. 상기 마이크로프로세서(305) 및 상기 비휘발성 메모리(303) 사이의 데이터 통신과 아울러서 상기 마이크로프로세서(305) 및 상기 입/출력 장치(307) 사이의 데이터 통신은 통상의 버스 구조체들(bus architectures)을 사용하여 이루어질 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 DRAM 및 SRAM과 같은 휘발성메모리 패키지 및 그것을 채택하는 전자장치에도 적용될 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 멀티 칩 패키지를 채택하는 전자장치의 개략적인 블록도이다.
도 2는 본 발명의 제 1 실시 예에 따른 멀티 칩 패키지를 채택하는 전자장치의 구성을 보여주는 단면도이다.
도 3 및 도 4는 도 2의 부품 배치를 보여주는 평면도들이다.
도 5는 본 발명의 제 1 실시 예에 따른 멀티 칩 패키지를 보여주는 단면도이다.
도 6은 본 발명의 제 1 실시 예에 따른 멀티 칩 패키지의 내부배선을 보여주는 평면도이다.
도 7은 본 발명의 제 1 실시 예에 따른 멀티 칩 패키지의 단자 배치도이다.
도 8은 도 4의 우회배선을 설명하기 위한 평면도이다.
도 9는 본 발명의 제 2 실시 예에 따른 멀티 칩 패키지를 보여주는 단면도이다.
도 10은 본 발명의 제 3 실시 예에 따른 멀티 칩 패키지를 보여주는 단면도이다.
도 11은 본 발명의 제 4 실시 예에 따른 멀티 칩 패키지를 구비하는 전자장치의 개략적인 블록도이다.

Claims (10)

  1. 하우징(housing);
    상기 하우징의 외부에 노출된 복수의 메인 단자들;
    상기 하우징의 외부에 노출된 복수의 보조 단자들;
    상기 하우징의 내부에 장착되고, 상기 메인 단자들과 전기적으로 접속된 n개의 메인 칩들(main chips); 및
    상기 하우징의 내부에 장착되고, 상기 보조 단자들과 전기적으로 접속된 m개의 보조 칩(auxiliary chip)을 포함하되, 상기 n 는 2보다 큰 2의 배수이고, 상기 m 은 상기 n 보다 작고 1 보다 크거나 같은 양의 정수인 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 n 는 8이고, 상기 m 은 2인 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 하우징(housing)은
    메인 본드 핑거(main bond finger) 및 보조 본드 핑거(auxiliary bond finger)가 형성된 기판; 및
    상기 기판을 덮는 봉지재(encapsulant)를 포함하되, 상기 메인 본드 핑거는 상기 메인 단자들과 전기적으로 접속되고, 상기 보조 본드 핑거는 상기 보조 단자 들과 전기적으로 접속되며, 상기 메인 칩들(main chips)은 메인 본딩와이어(main bonding wire)를 통하여 상기 메인 본드 핑거에 접속되고, 상기 보조 칩(auxiliary chip)은 보조 본딩와이어(auxiliary bonding wire)를 통하여 상기 보조 본드 핑거에 접속된 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 하우징(housing)은
    메인 본드 핑거(main bond finger) 및 보조 본드 핑거(auxiliary bond finger)가 형성된 기판; 및
    상기 기판을 덮는 봉지재(encapsulant)를 포함하되, 상기 메인 본드 핑거는 상기 메인 단자들과 전기적으로 접속되고, 상기 보조 본드 핑거는 상기 보조 단자들과 전기적으로 접속되며, 상기 메인 칩들(main chips)은 메인 관통전극(main TSV)을 통하여 상기 메인 본드 핑거에 접속되고, 상기 보조 칩(auxiliary chip)은 보조 관통전극(auxiliary TSV)을 통하여 상기 보조 본드 핑거에 접속된 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 메인 칩들(main chips)은 상기 기판에 차례로 적층되고, 상기 메인 칩들은 상기 메인 관통전극(main TSV) 및 상기 보조 관통전극(auxiliary TSV)을 구비하되, 상기 메인 관통전극은 상기 메인 칩들의 내부배선에 접촉되고, 상기 보조 관 통전극은 상기 메인 칩들의 상기 내부배선에 대하여 전기적으로 절연된 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 보조 칩(auxiliary chip)은 상기 메인 칩들(main chips) 상에 적층되고, 상기 보조 칩은 상기 메인 관통전극(main TSV) 및 상기 보조 관통전극(auxiliary TSV)을 구비하되, 상기 보조 칩의 상기 보조 관통전극은 상기 보조 칩의 내부배선 및 상기 메인 칩들의 상기 보조 관통전극에 전기적으로 접속되는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 하우징(housing)은
    리드프레임(leadframe); 및
    상기 리드프레임을 덮는 봉지재(encapsulant)를 포함하되, 상기 메인 칩들(main chips) 및 상기 보조 칩(auxiliary chip)은 상기 리드프레임(leadframe) 상에 적층되고, 상기 보조 칩은 보조 본딩와이어(auxiliary bonding wire)를 통하여 상기 보조 단자들에 전기적으로 접속된 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 메인 칩(main chip) 및 상기 보조 칩(auxiliary chip)은 비휘발성 메모 리 칩(non-volatile memory chip)인 반도체 패키지.
  9. 메인보드;
    상기 메인보드에 장착된 제어기(controller);
    상기 메인보드에 장착되고 상기 제어기에 전기적으로 접속된 인터페이스; 및
    상기 메인보드에 장착되고 상기 제어기에 전기적으로 접속된 멀티 칩 패키지를 포함하되, 상기 멀티 칩 패키지는 하우징(housing), 상기 하우징의 외부에 노출되고 상기 메인보드에 접속된 복수의 메인 단자들, 상기 하우징의 외부에 노출되고 상기 메인보드에 접속된 복수의 보조 단자들, 상기 하우징의 내부에 장착되고 상기 메인 단자들과 전기적으로 접속된 n개의 메인 칩들(main chips), 및 상기 하우징의 내부에 장착되고 상기 보조 단자들과 전기적으로 접속된 m개의 보조 칩(auxiliary chip)을 구비하며, 상기 n 는 2보다 큰 2의 배수이고, 상기 m 은 상기 n 보다 작고 1 보다 크거나 같은 양의 정수이며, 상기 보조 단자들은 상기 메인보드에 형성된 우회배선을 통하여 상기 제어기에 전기적으로 접속되는 솔리드 스테이트 디스크(Solid State Disk; SSD).
  10. 마이크로프로세서(microprocessor);
    상기 마이크로프로세서에 인접하고 전기적으로 접속된 입출력장치(I/O unit); 및
    상기 마이크로프로세서에 인접하고 전기적으로 접속된 멀티 칩 패키지를 포 함하되, 상기 멀티 칩 패키지는 하우징(housing), 상기 하우징의 외부에 노출되고 상기 마이크로프로세서에 전기적으로 접속된 복수의 메인 단자들, 상기 하우징의 외부에 노출되고 상기 마이크로프로세서에 전기적으로 접속된 복수의 보조 단자들, 상기 하우징의 내부에 장착되고 상기 메인 단자들과 전기적으로 접속된 n개의 메인 칩들(main chips), 및 상기 하우징의 내부에 장착되고 상기 보조 단자들과 전기적으로 접속된 m개의 보조 칩(auxiliary chip)을 구비하며, 상기 n 는 2보다 큰 2의 배수이고, 상기 m 은 상기 n 보다 작고 1 보다 크거나 같은 양의 정수인 전자장치(electronic system).
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