JP3356122B2 - システム半導体装置及びシステム半導体装置の製造方法 - Google Patents

システム半導体装置及びシステム半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はシステム半導体装置
及びシステム半導体装置の製造方法に関し、特に複数の
機能ブロックを組み合わせて構成される、システム半導
体装置及びシステム半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来より、特定の機能を実現する回路単
位である機能ブロックを複数組み合わせて構成すること
により、複雑な機能をワンチップ上に集積化した、いわ
ゆるシステムＬＳＩ（Large-Scale-Integrated circui
t：大規模集積回路）が存在する。
【０００３】従来のシステムＬＳＩの製造方法では、シ
リコンチップ上に複数の機能ブロックを作製した後、こ
れら複数の機能ブロックを相互に電気的接続する回路配
線を、シリコンチップの表面に金属蒸着や金属メッキ等
することにより形成し、この上に絶縁層を形成し、これ
ら回路配線層と絶縁層を順次積層していき、シリコンチ
ップ上に多層配線層であるグローバル配線層を形成して
いた。
【０００４】このように従来例のシステムＬＳＩでは、
シリコンチップ上に多数の回路配線層と多数の絶縁層を
何度も積層することにより作製していた。
【０００５】
【発明が解決しようとする課題】しかしながら、前記従
来例のシステムＬＳＩには、以下のような問題があっ
た。
【０００６】第１点として、歩留まりが低い問題があっ
た。その理由は、多数の回路配線層と絶縁層を積層して
作製しているので、外部応力が加わったりストレスマイ
グレーション等が発生すると、回路配線層と絶縁層とが
剥離する等の物理的強度の低下や、更にこれにより層間
の電気的接続が損なわれ電気的接続信頼性の低下が発生
し易かったからである。
【０００７】第２点として、製造リードタイムが長くな
る問題があった。その理由は、システムＬＳＩセルを作
製する工程の後、このシステムＬＳＩセル上に多数の回
路配線層と絶縁層を交互に積層するための、複雑かつ多
数の工程が不可欠であったからである。
【０００８】第３点として、グローバル配線層の材料や
製造プロセスの選択自由度が低い問題があった。その理
由は、グローバル配線層の製造プロセスや、回路配線層
及び絶縁層の材料が積層工程により制限されるので、こ
れら製造プロセスや材料を自由に選択できなかったから
である。
【０００９】第４点として、物理的特性及び電気的特性
が劣り、作製コストが高い問題があった。その理由は、
グローバル配線層の製造プロセスや、回路配線層及び絶
縁層の材料が積層工程により制限されるので、これら製
造プロセスや材料を自由に選択できなかったからであ
る。
【００１０】第５点として、高周波信号に対する電気的
特性が悪い問題があった。その理由は、システムＬＳＩ
セル部とグローバル配線層とが相互に隣接して配置され
ているため、相互に誘電率を高めあっており、回路のイ
ンピーダンスが増大していたからである。
【００１１】ここにおいて本発明は、作製工程が簡素
で、作製コストが低減でき、物理的、電気的特性を改善
した、システム半導体装置及びシステム半導体装置の製
造方法を提供する。
【００１２】
【課題を解決するための手段】前記課題を解決するた
め、本発明は次の新規な特徴的手法及び手段を採用す
る。
【００１３】本発明のシステム半導体装置の特徴は、半
導体チップ（図１（ｂ）の１）上に特定の機能を実現す
るための単位回路である機能ブロック（２〜６）が形成
されたシステムＬＳＩセル部（７）と、半導体基板（１
１）上に配線層（１３，１５）が形成され、システムＬ
ＳＩセル部（７）に貼り合わされて機能ブロック（２〜
６）を相互に電気的接続するグローバル配線層（８）と
を具備することにある。
【００１４】本発明のシステム半導体装置の製造方法の
特徴は、半導体チップ１（図１（ｂ）の１）上に特定の
機能を実現するための単位回路である機能ブロック（２
〜６）を形成してシステムＬＳＩセル部（７）を作製
し、半導体基板（１１）上に配線層（１３，１５）を形
成してグローバル配線層（８）を作製し、システムＬＳ
Ｉセル部（７）とグローバル配線層（８）とを貼り合わ
せることにある。
【００１５】このような手法及び手段を採用したことに
より、本発明のシステム半導体装置及びシステム半導体
装置の製造方法によれば、システムＬＳＩセル部とグロ
ーバル配線層と独立して作製した後、最終的にこれらを
一体化して作製できるようになる。
【００１６】
【発明の実施の形態】本発明の各実施の形態を以下に説
明する。
【００１７】以下、各断面図は、図１（ａ）のＩ−Ｉ線
と同位置から見た断面図であるとする。又、各断面図と
も構造がかなり細かいので、判読し難くなるのを避ける
ため、各断面図には敢えてハッチングを入れないことと
する。
【００１８】（第１の実施の形態）図１（ａ）は本発明
の第１の実施の形態のシステムＬＳＩ１０の平面図、図
１（ｂ）はＩ−Ｉ線視正断面図である。
【００１９】図２（ａ）は本発明の第１の実施の形態の
システムＬＳＩ１０におけるシステムＬＳＩセル部７の
平面図、図２（ｂ）はＩＩ−ＩＩ線視正断面図である。
【００２０】図３（ａ）は本発明の第１の実施の形態の
システムＬＳＩ１０におけるグローバル配線層８の平面
図、図３（ｂ）はＩＩＩ−ＩＩＩ線視正断面図である。
【００２１】図１（ａ），（ｂ）に示すシステムＬＳＩ
１０は、図２（ａ），（ｂ）に示すシステムＬＳＩセル
部７に、図３（ａ），（ｂ）に示すグローバル配線層８
を裏返して貼り合わせて構成されている。即ち、このシ
ステムＬＳＩ１０は、機能ブロック２〜６が形成された
システムＬＳＩセル部７と、システムＬＳＩセル部７上
に形成された機能ブロック２〜６を相互に電気的接続す
るグローバル配線層８とが積層された構造を持つ。
【００２２】図２（ａ），（ｂ）に示すシステムＬＳＩ
セル部７は、シリコンチップ１と、シリコンチップ１の
表面に形成された機能ブロック２〜６とからなる。
【００２３】シリコンチップ１は、シリコンウェハ等の
各種の半導体ウェハ等をダイシング加工して切り離して
形成される。このシリコンチップ１は、シリコンにより
実現したが、これ以外にも任意の半導体材料を用いても
良い。
【００２４】機能ブロック２〜６は、それぞれメモリや
マイクロコンピュータ等として特定の機能を実現するた
めの単位回路であり、シリコンチップ１の表面の各部分
に対して、パターン形成、イオン注入、ステッパ加工等
の処理を経て作製され、表面に電極となるパッド２ａ〜
６ａが設けられている。
【００２５】図３（ａ），（ｂ）に示すグローバル配線
層８は、シリコン基板１１と、埋込ビア１２と、第１の
配線層１３と、絶縁層１４と、第２の配線層１５と、接
着層１６とからなり、システムＬＳＩセル部７上の機能
ブロック２〜６を相互に電気的接続すると共に外部回路
へ電気的に接続する。
【００２６】シリコン基板１１は、シリコンウェハ等の
各種の半導体ウェハ等をダイシング加工して切り離して
形成される。
【００２７】埋込ビア１２は、シリコン基板１１の内部
に埋め込み形成され、シリコン基板１１内部を垂直方向
に貫通して、機能ブロック２〜６と外部回路とを電気的
接続する導電部材であり、選択ＣＶＤ（化学的気相成
長）法や金属メッキや導電ペースト等により形成されて
いる。
【００２８】第１の配線層１３は、シリコン基板１１の
表面に銅等の各種金属等の導電性材料を特定のパターン
形状に形成しており、埋込ビア１２とビア１４ａとを電
気的接続する。この第１の配線層１３となる金属膜の形
成方法としてはメッキ法やスパッタリング法等がある。
【００２９】絶縁層１４は、第１の配線層１３の表面に
絶縁材料を被着して形成しており、第１の配線層１３と
第２の配線層１５とを電気的に絶縁する。この絶縁層１
４の絶縁材料としては、ＳｉＯｘやＳｉＮｘ等のシリコ
ン化合物、ポリイミド等の有機材料、フッ化化合物等が
用いられる。この絶縁層１４の特定位置には、第１の配
線層１３と第２の配線層１５とを電気的接続するビア１
４が選択ＣＶＤ法や金属メッキや導電ペースト等により
形成されている。このビア１４の材料としては銅、銅合
金等が用いられる。
【００３０】第２の配線層１５は、絶縁層１４の表面に
各種金属等の導電性材料を特定のパターン形状に形成し
ており、ビア１４ａと機能ブロック２〜６の電極２〜６
とを電気的接続する。この第２の配線層１５となる金属
膜の形成方法としてはメッキ法やスパッタリング法等が
ある。
【００３１】接着層１６は、熱硬化性樹脂や光硬化性樹
脂等の各種の接着材料からなり、第２の絶縁層１５の表
面に形成される。
【００３２】上記のグローバル配線層８の第１，第２の
配線層１３，１５には、Ａｌ，Ａｌ合金，Ｃｕ，Ｃｕ合
金等が用いられるが、これ以外にも任意の導電性材料を
用いても良い。
【００３３】同様に絶縁層１４には、シリコン酸化膜、
シリコン窒化膜、ポリイミド等が用いられるが、この以
外にも任意の絶縁材料を用いても良い。
【００３４】同様に埋込ビア１２，ビア１４ａは、埋込
ビア１２，ビア１４ａ内部表面にＣｕ等の導電性金属を
選択ＣＶＤ法等により形成したり、Ｃｕ等の導電性金属
をメッキ形成したり、金属粉末が混合された導電性ペー
ストを埋込ビア１２，ビア１４ａ内に充填し硬化させる
等の方法により形成されるが、これ以外にも任意の導電
性材料を用いて任意の方法で形成しても良い。
【００３５】次に本発明の第１の実施の形態のシステム
ＬＳＩ１０の製造方法を説明する。
【００３６】図４（ａ）は本発明の第１の実施の形態の
システムＬＳＩ１０の製造方法におけるシステムＬＳＩ
セル部７の第１工程を示す正断面図、図４（ｂ）は第２
工程を示す正断面図、図４（ｃ）は第３工程を示す正断
面図である。
【００３７】シリコンウェハをダイシングし分離された
図４（ａ）に示すシリコンチップ１に対して、シリコン
チップ１上にパターン形成、イオン注入、ステッパ加工
等の処理を経て図４（ｂ）に示すように機能ブロック２
〜６を形成する。機能ブロック２〜６内の各ゲート間の
接続は通常のＬＳＩの配線層の構造で用いられているポ
リシリコンやアルミニウム配線が用いられる。
【００３８】次に各機能ブロック２〜６間を接続するた
めの外部端子を形成する。このため図４（ｃ）に示すよ
うに機能ブロック２〜６の表面の特定箇所にパッド２ａ
〜６ａを形成する。パッド２ａ〜６ａの機能ブロック２
〜６間の接続ネット数は機能ブロック２〜６内の接続ネ
ット数に比べて大幅に少ないため、上記のパッド２ａ〜
６ａの数はそれほど多くなくても良い。このため、パッ
ド２ａ〜６ａのサイズは１０μｍ、パッド２ａ〜６ａ間
のピッチは２０μｍあれば、十分に接続可能な数のパッ
ド２ａ〜６ａを形成できる。このパッド２ａ〜６ａは、
銅や金、金すずはんだ、すず鉛はんだ等の金属膜で形成
する。このようにしてシステムＬＳＩセル部７が完成す
る。
【００３９】図５（ａ）は本発明の第１の実施の形態の
システムＬＳＩ１０の製造方法におけるグローバル配線
層８の第１工程を示す正断面図、図５（ｂ）は第２工程
を示す正断面図、図５（ｃ）は第３工程を示す正断面
図、図５（ｄ）は第４工程を示す正断面図、図５（ｅ）
は第５工程を示す正断面図、図５（ｆ）は第６工程を示
す正断面図である。
【００４０】図５（ａ）に示すシリコン基板１１の表面
から、選択ＣＶＤ法や金属メッキ法等を用いて図５
（ｂ）に示すようにシリコン基板１１の内部に埋込ビア
１２を形成する。
【００４１】次に図５（ｃ）に示すように、シリコン基
板１１の表面に、Ｃｕ等の導電性材料をスパッタリング
やメッキで形成し、露光現像しパターニングして第１の
配線層１３を形成する。
【００４２】次に図５（ｄ）に示すように、第１の配線
層１３の表面に、絶縁層１４を被着させた後、この絶縁
層１４の特定箇所にこの絶縁層１４を貫通して第１の配
線層１３と第２の配線層１５とを相互に電気的接続する
ビア１４ａを形成する。
【００４３】次に図５（ｅ）に示すように、絶縁層１４
及びビア１４ａの表面に、ＣｕやＡｕ等の導電性材料を
スパッタリング又はメッキで形成し、露光現像しパター
ニングして第２の配線層１５を形成する。
【００４４】次に図５（ｆ）に示すように、グローバル
配線層８表面の第２の配線層１５が形成された領域以外
の領域に熱硬化型接着剤等を供給して接着層１６を形成
することにより、グローバル配線層８が完成する。
【００４５】本実施の形態では、一例としてグローバル
配線層８のプロセスルールを、線幅１０μｍ、配線間隔
１０μｍ、第１，第２の配線層１３，１５の導体厚３μ
ｍ、絶縁層１４の絶縁厚１０μｍとしている。
【００４６】このような比較的ゆるいプロセスルールで
グローバル配線層８を形成できるようになるので、シス
テムＬＳＩセル部７を形成する実装設備とは別のより安
価な設備を利用して、グローバル配線層８のみを独立し
て作製できるようになる。
【００４７】又、グローバル配線層８として、第１，第
２の配線層１３，１５と絶縁層１４を用いたが、これら
配線層や絶縁層の層数は何れも、単層であっても複数層
であっても構わない。
【００４８】図６（ａ）は本発明の第１の実施の形態の
システムＬＳＩ１０の製造方法の第１工程を示す正断面
図、図６（ｂ）は第２工程を示す正断面図、図６（ｃ）
は第３工程を示す正断面図である。
【００４９】図６（ａ）に示すように、図示しないステ
ージ上に載置された図４（ｃ）のシステムＬＳＩセル部
７上に、図５（ｆ）のグローバル配線層８を裏返して搬
送し、図示しない撮像カメラ等の位置確認手段を用いて
システムＬＳＩセル部７のパッド２ａ〜６ａとグローバ
ル配線層８の第２の配線層１５とが対峙するよう位置合
わせする。
【００５０】次に図６（ｂ）に示すように、ＬＳＩセル
部７とグローバル配線層８とを重ね合わせて上下から加
圧し加熱する。
【００５１】すると、接着層１６が熱硬化してシステム
ＬＳＩセル部７とグローバル配線層８が接着硬化すると
共に、システムＬＳＩセル部７のパッド２ａ〜６ａとグ
ローバル配線層８の第２の配線層１５が接合し、相互に
電気的接続される。
【００５２】最後に図６（ｃ）に示すように、グローバ
ル配線層８の上側からシリコン基板１１を研磨してい
き、埋込ビア１２を表面に露出させて外部回路への電極
とすることにより、システムＬＳＩ１０が完成する。
【００５３】このように本実施の形態では、システムＬ
ＳＩセル部７とグローバル配線層８とを独立して作製し
た後、これらを貼り合わせて作製できるようになる。
【００５４】本実施の形態では、システムＬＳＩセル部
７とグローバル配線層８とを貼り合わせた後、埋込ビア
１２を表面に露出させたが、貼り合わせ工程以前に埋込
ビア１２を表面に露出させた後、貼り合わせてシステム
ＬＳＩ１０を作製することもできる。
【００５５】（第２の実施の形態）図７は本発明の第２
の実施の形態のシステムＬＳＩ１０の正断面図である。
本実施の形態のシステムＬＳＩ１０は、前記第１の実施
の形態のシステムＬＳＩ１０とほぼ同様の構造を持つ
が、グローバル配線層８として、シリコン基板１１に代
えて、エポキシ樹脂やポリイミド等の有機材料を基材と
して用いたいわゆる有機基板を用いた点が異なる。この
有機基板は厚さが比較的薄く可撓性に富むフレキシブル
基板が好適である。
【００５６】次に本発明の第２の実施の形態のシステム
ＬＳＩ１０の製造方法を説明する。
【００５７】図８（ａ）は本発明の第２の実施の形態の
システムＬＳＩ１０の製造方法におけるグローバル配線
層８の第１工程を示す正断面図、図８（ｂ）は第２工程
を示す正断面図、図８（ｃ）は第３工程を示す正断面
図、図８（ｄ）は第４工程を示す正断面図、図８（ｅ）
は第５工程を示す正断面図である。
【００５８】最初に図４（ａ）〜（ｃ）と同様に、シリ
コンチップ１の表面に機能ブロック２〜６を形成し、シ
ステムＬＳＩセル部７を完成する。
【００５９】次に図８（ａ）に示すように、公知の多層
配線板の形成方法を用いて、多数の二次配線２０ａを内
部に積層して二次配線層２０を形成する。
【００６０】次に図８（ｂ）〜（ｅ）に示すように、図
５（ｂ）〜（ｅ）と同様に、グローバル配線層８を作製
する。
【００６１】図９（ａ）は本発明の第２の実施の形態の
システムＬＳＩ１０の製造方法におけるシステムＬＳＩ
１０の第１工程を示す正断面図、図９（ｂ）は第２工程
を示す正断面図、図９（ｃ）は第３工程を示す正断面
図、図９（ｄ）は第４工程を示す正断面図である。
【００６２】次に図９（ａ）に示すように、図示しない
ステージ上に載置された図４（ｃ）のシステムＬＳＩセ
ル７上に、図８（ｅ）のグローバル配線層８を裏返して
搬送し、図示しない撮像カメラ等の位置確認手段を用い
てシステムＬＳＩセル部７のパッド２ａ〜６ａとグロー
バル配線層８の第２の配線層１５とが対峙するよう位置
合わせする。
【００６３】次に図９（ｂ）に示すように、ＬＳＩセル
部７とグローバル配線層８とを重ね合わせて上下から加
圧し加熱する。
【００６４】すると、接着層１６が熱硬化してシステム
ＬＳＩセル部７とグローバル配線層８が接着硬化すると
共に、システムＬＳＩセル部７のパッド２ａ〜６ａとグ
ローバル配線層８の第２の配線層１５が接合し、相互に
電気的接続される。
【００６５】最後に図９（ｃ）に示すように、グローバ
ル配線層８の上側に露出した二次配線２０ａの表面にハ
ンダボールを供給し溶着させる等してバンプ２６を形成
することにより、システムＬＳＩ１０が完成する。
【００６６】このように本実施の形態では、グローバル
配線層８の材料を、第１の実施の形態の半導体基板であ
るシリコン基板１１に代えて有機材料からなる有機基板
を用いている。これにより、機能ブロック２〜６とバン
プ２６とを電気的接続する二次配線層２０もグローバル
配線層８と一体構成できるようになり、物理的強度が高
まると共に電気的接続信頼性が高まる。又、有機配線基
板に一般的に利用できる低コストな技術を適用できるよ
うになる。
【００６７】（第３の実施の形態）図１０は本発明の第
３の実施の形態のシステムＬＳＩ１０の正断面図であ
る。本実施の形態のシステムＬＳＩ１０は、前記第１の
実施の形態のシステムＬＳＩ１０とほぼ同様の構造を持
つが、システムＬＳＩセル部７とグローバル配線層８と
をインナーバンプ３０を介して空間３１をあけて接続し
た点が異なっている。
【００６８】次に本発明の第３の実施の形態のシステム
ＬＳＩ１０の製造方法を説明する。
【００６９】図１１（ａ）は本発明の第３の実施の形態
のシステムＬＳＩ１０の製造方法におけるグローバル配
線層８の第１工程を示す正断面図、図１１（ｂ）は第２
工程を示す正断面図、図１１（ｃ）は第３工程を示す正
断面図、図１１（ｄ）は第４工程を示す正断面図、図１
１（ｅ）は第５工程を示す正断面図、図１１（ｆ）は第
６工程を示す正断面図である。
【００７０】最初に図４（ａ）〜（ｃ）と同様の手順に
より、システムＬＳＩセル部７を完成する。
【００７１】次に図５（ａ）〜（ｅ）と同様に、図１１
（ａ）〜（ｅ）に示すようにグローバル配線層８を作製
する。
【００７２】次に図１１（ｆ）に示すように第２の配線
層１５の表面の特定位置にハンダボールを供給する等し
てインナーバンプ３０をグローバル配線層８上に形成す
る。
【００７３】図１２（ａ）は本発明の第３の実施の形態
のシステムＬＳＩ１０の製造方法におけるシステムＬＳ
Ｉ１０の第１工程を示す正断面図、図１２（ｂ）は第２
工程を示す正断面図、図１２（ｃ）は第３工程を示す正
断面図である。
【００７４】次に図１２（ａ）に示すように、図示しな
いステージ上に載置された図４（ｃ）のシステムＬＳＩ
セル部７上に、図１１（ｅ）のグローバル配線層８を裏
返して搬送し、図示しない撮像カメラ等の位置確認手段
を用いて、システムＬＳＩセル部７のパッド２ａ〜６ａ
とグローバルはい戦争８のインナーバンプ３０とが対峙
するよう位置合わせする。
【００７５】次に図１２（ｂ）に示すようにシステムＬ
ＳＩセル部７とグローバル配線層８とを上下から加圧し
加熱してインナーバンプ３０を溶融させた後に冷却し、
システムＬＳＩセル部７とグローバル配線層８とをイン
ナーバンプ３０を介して空間３１をあけて接続する。
【００７６】最後に図１２（ｃ）に示すように、グロー
バル配線層８の上側からシリコン基板１１を研磨してい
き、外部回路との接続端子となる埋込ビア１２を表面に
露出させることにより、システムＬＳＩ１０が完成す
る。
【００７７】このように本実施の形態では、システムＬ
ＳＩセル部７とグローバル配線層８をインナーバンプ３
０を介して接続し空間３１をあけるようにしたので、シ
ステムＬＳＩセル部７に対して誘電体であるグローバル
配線層８が隣接配置されなくなり、システムＬＳＩセル
部７及びグローバル配線層８間の電気的分離が良くな
り、高周波信号に対する電気的特性が向上する。具体的
にはクロストークノイズが小さくなり、また伝送遅延時
間も短くなる。
【００７８】電気的特性より物理的特性が優先される場
合は、この空間３１を樹脂等の充填材料により封止して
も良い。
【００７９】（第４の実施の形態）図１３は本発明の第
４の実施の形態のシステムＬＳＩ１０の正断面図であ
る。本実施の形態のシステムＬＳＩ１０は、前記第２及
び第３の実施の形態のシステムＬＳＩ１０の特徴を組合
せたものである。
【００８０】次に本発明の第４の実施の形態のシステム
ＬＳＩ１０の製造方法を説明する。
【００８１】最初に図４（ａ）〜（ｃ）と同様に、シリ
コンチップ１の表面に、機能ブロック２〜６を形成し、
システムＬＳＩセル部７を完成する。
【００８２】図１４（ａ）は本発明の第４の実施の形態
のシステムＬＳＩ１０の製造方法におけるグローバル配
線層８の第１工程を示す正断面図、図１４（ｂ）は第２
工程を示す正断面図、図１４（ｃ）は第３工程を示す正
断面図、図１４（ｄ）は第４工程を示す正断面図、図１
４（ｅ）は第５工程を示す正断面図である。
【００８３】次に図８（ａ）〜（ｄ）と同様に、図１４
（ａ）〜（ｄ）に示すように、二次配線２０ａが形成さ
れた二次配線層２０を形成する。
【００８４】次に図１４（ｅ）に示すように、システム
ＬＳＩセル部７と接続するためのインナーバンプ３０
を、第２の配線層１５上へハンダボールを供給し溶着さ
せる等して形成し、グローバル配線層８を作製する。
【００８５】図１５（ａ）は本発明の第４の実施の形態
のシステムＬＳＩ１０の製造方法におけるシステムＬＳ
Ｉ１０の第１工程を示す正断面図、図１５（ｂ）は第２
工程を示す正断面図、図１５（ｃ）は第３工程を示す正
断面図である。
【００８６】次に図１２（ａ）〜（ｂ）と同様に、図１
５（ａ）〜（ｂ）に示すようにシステムＬＳＩセル部７
とグローバル配線層８とを接続する。
【００８７】最後に図９（ｃ）と同様に、図１５（ｃ）
に示すようにバンプ２６を形成することにより、システ
ムＬＳＩ１０が完成する。
【００８８】このように本実施の形態では、グローバル
配線層８の材料を、第１の実施の形態の半導体基板であ
るシリコン基板１１に代えて有機材料からなる有機基板
を用いている。これにより、機能ブロック２〜６とバン
プ２６を電気的接続する二次配線層２０もグローバル配
線層８と一体構成できるようになり、物理的強度が高ま
ると共に電気的接続信頼性が高まる。又、有機配線基板
に一般的に利用できる低コストな技術を適用できるよう
になる。
【００８９】その上、システムＬＳＩセル部７とグロー
バル配線層８をインナーバンプ３０を介して接続し空間
３１をあけるようにしたので、システムＬＳＩセル部７
に対して誘電体であるグローバル配線層８が隣接配置さ
れなくなり、システムＬＳＩセル部７及びグローバル配
線層８のインピーダンスが低下し、高周波信号に対する
電気的特性が向上する。
【００９０】（第５の実施の形態）図１６（ａ）は本発
明の第５の実施の形態のシステムＬＳＩ１０の製造方法
の第１工程の概念説明斜視図、図１６（ｂ）は第２工程
の概念説明斜視図、図１６（ｃ）は第３工程の概念説明
斜視図、図１６（ｄ）は第４工程の概念説明斜視図、図
１６（ｅ）は第５工程の概念説明斜視図である。
【００９１】前記第１〜第４の実施の形態では、半導体
ウェハからダイシングされて分離された個々のシリコン
チップ１上にシステムＬＳＩセル部７を作製した後、こ
のシリコンチップ１と同一の寸法を持つシリコン基板１
１から作製されたグローバル配線層８を貼り合わせて作
製する方法を説明した。
【００９２】これに対して本実施の形態では、ダイシン
グ前のシリコンウェハ１０１上に複数のシステムＬＳＩ
セル部７を作製し、シリコン基板１１１上に複数のグロ
ーバル配線層８を作製し、これらシリコンウェハ１０１
とシリコン基板１１１を貼り合わせた後、このシリコン
ウェハ１０１とシリコン基板１１１とを一体化したもの
をダイシングし、個別のシステムＬＳＩ１０に切り離し
て作製する方法を採用している。
【００９３】最初に図１６（ａ）に示すように、シリコ
ンウェハ１０１上にスパッタリング、現像露光、パター
ニング等して、シリコンウェハ１０１上にシステムＬＳ
Ｉセル部７を平面方向に多数並べて形成する。
【００９４】次に図１６（ｂ）に示すように、シリコン
基板１１１上に前記第１〜第４の実施の形態と同様に第
１の配線層１３、絶縁層１４、第２の配線層１５、接着
層１６又はインナーバンプ３０を形成することにより、
グローバル配線層８を平面方向に多数並べて形成する。
【００９５】次に図１６（ｃ）に示すように、シリコン
ウェハ１０１上にシリコン基板１１１を裏返して搬送し
て位置合わせし、シリコンウェハ１０１とシリコン基板
１１１とを対峙させる。
【００９６】次に図１６（ｄ）に示すように、加圧加熱
ローラ５０によりシリコンウェハ１０１とシリコン基板
１１１とを上下から加圧し加熱し貼り合わせる。
【００９７】最後に図１６（ｅ）に示すように、張り合
わされたシリコンウェハ１０１とシリコン基板１１１の
一体物をダイシングし、各システム半導体１０に分離す
る。
【００９８】このように本実施の形態では、シリコンウ
ェハ１０１上に形成した複数のシステムＬＳＩセル部７
と、シリコン基板１１１上に形成した複数のグローバル
配線層８とを貼り合わせた後、ダイシングして各システ
ム半導体１０に分離して作製できるようになる。
【００９９】尚、前記第１〜第５の実施の形態において
シリコンチップ１、シリコン基板１１を、第５の実施の
形態においてシリコンウェハ１０１、シリコン基板１１
１を例示したが、これらの材質はシリコンに限定され
ず、各種の半導体材料、例えばＧａＡｓ（ガリウム−ヒ
素）等を用いても良い。
【０１００】尚、前記第２，第４の実施の形態のみ、グ
ローバル配線層８にバンプ２６を設けたが、他の実施の
形態においても、埋込ビア１２の露出した表面にパンプ
２６を設けても良い。
【０１０１】尚、前記第３，第４の実施の形態におい
て、システムＬＳＩセル部７にパッド２ａ〜６ａを、グ
ローバル配線層８に第２の配線層１５を形成することと
したが、これとは逆に、グローバル配線層８にパッドを
設け、システムＬＳＩセル部７にパッドやバンプを形成
しても良い。
【０１０２】又、グローバル配線層８の最終工程におい
て接着剤１６を供給したが、システムＬＳＩセル部７と
グローバル配線層８とを貼り合わせる工程群の任意の工
程において接着剤１６を供給しても良い。
【０１０３】又、接着層１６やインナーバンプ３０は、
グローバル配線層８に代えてシステムＬＳＩセル部７に
形成しても良い。
【０１０４】
【発明の効果】以上のような手法及び手段を採用したこ
とにより、本発明のシステム半導体装置及びシステム半
導体装置の製造方法は、次のような効果を発揮する。
【０１０５】第１点として、歩留まりを向上できる利点
がある。その理由は、機能ブロックからなるシステムＬ
ＳＩセル部とグローバル配線層とを互いに独立した工程
で製造した後、これらを貼り合わせるだけの工程により
容易に作製できるからである。
【０１０６】第２点として、製造リードタイムを短縮で
きる利点がある。その理由は、機能ブロックを持つシス
テムＬＳＩセル部とグローバル配線層とを互いに独立し
た工程で製造した後、これらを貼り合わせるだけの工程
により容易に作製できるからである。
【０１０７】第３点として、グローバル配線層の材料や
製造プロセスの選択自由度を向上できる利点がある。そ
の理由は、グローバル配線層を独立して作製でき、また
実装設備も安価なものを使用できるからである。
【０１０８】第４点として、物理的特性及び電気的特性
を向上し、作製コストを低減できる利点がある。その理
由は、グローバル配線の製造プロセスや材料の選択範囲
が広がるからである。
【０１０９】第５点として、高周波信号に対する電気的
特性を向上できる利点がある。その理由は、機能ブロッ
クとグローバル配線層の貼り合わせにバンプを用いるこ
とにより、機能ブロックとグローバル配線層との間に空
間ができて誘電率が低下し、高周波特性が向上すると共
に、不要な電気的結合が弱まるからである。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施の形態のシステム
ＬＳＩ１０の平面図、（ｂ）はＩ−Ｉ線視正断面図であ
る。
【図２】（ａ）は本発明の第１の実施の形態のシステム
ＬＳＩ１０におけるシステムＬＳＩセル部７の平面図、
（ｂ）はＩＩ−ＩＩ線視正断面図である。
【図３】（ａ）は本発明の第１の実施の形態のシステム
ＬＳＩ１０におけるグローバル配線層８の平面図、
（ｂ）はＩＩＩ−ＩＩＩ線視正断面図である。
【図４】（ａ）は本発明の第１の実施の形態のシステム
ＬＳＩ１０の製造方法におけるシステムＬＳＩセル部７
の第１工程を示す正断面図、（ｂ）は第２工程を示す正
断面図、（ｃ）は第３工程を示す正断面図である。
【図５】（ａ）は本発明の第１の実施の形態のシステム
ＬＳＩ１０の製造方法におけるグローバル配線層８の第
１工程を示す正断面図、（ｂ）は第２工程を示す正断面
図、（ｃ）は第３工程を示す正断面図、（ｄ）は第４工
程を示す正断面図、（ｅ）は第５工程を示す正断面図、
（ｆ）は第６工程を示す正断面図である。
【図６】（ａ）は本発明の第１の実施の形態のシステム
ＬＳＩ１０の製造方法におけるシステムＬＳＩ１０の第
１工程を示す正断面図、（ｂ）は第２工程を示す正断面
図、（ｃ）は第３工程を示す正断面図である。
【図７】本発明の第２の実施の形態のシステムＬＳＩ１
０の正断面図である。
【図８】（ａ）は本発明の第２の実施の形態のシステム
ＬＳＩ１０の製造方法におけるグローバル配線層８の第
１工程を示す正断面図、（ｂ）は第２工程を示す正断面
図、（ｃ）は第３工程を示す正断面図、（ｄ）は第４工
程を示す正断面図、（ｅ）は第５工程を示す正断面図で
ある。
【図９】（ａ）は本発明の第２の実施の形態のシステム
ＬＳＩ１０の製造方法におけるシステムＬＳＩ１０の第
１工程を示す正断面図、（ｂ）は第２工程を示す正断面
図、（ｃ）は第３工程を示す正断面図、（ｄ）は第４工
程を示す正断面図である。
【図１０】本発明の第３の実施の形態のシステムＬＳＩ
１０の正断面図である。
【図１１】（ａ）は本発明の第３の実施の形態のシステ
ムＬＳＩ１０の製造方法におけるグローバル配線層８の
第１工程を示す正断面図、（ｂ）は第２工程を示す正断
面図、（ｃ）は第３工程を示す正断面図、（ｄ）は第４
工程を示す正断面図、（ｅ）は第５工程を示す正断面
図、（ｆ）は第６工程を示す正断面図である。
【図１２】（ａ）は本発明の第３の実施の形態のシステ
ムＬＳＩ１０の製造方法におけるシステムＬＳＩ１０の
第１工程を示す正断面図、（ｂ）は第２工程を示す正断
面図、（ｃ）は第３工程を示す正断面図である。
【図１３】本発明の第４の実施の形態のシステムＬＳＩ
１０の正断面図である。
【図１４】（ａ）は本発明の第４の実施の形態のシステ
ムＬＳＩ１０の製造方法におけるグローバル配線層８の
第１工程を示す正断面図、（ｂ）は第２工程を示す正断
面図、（ｃ）は第３工程を示す正断面図、（ｄ）は第４
工程を示す正断面図、（ｅ）は第５工程を示す正断面図
である。
【図１５】（ａ）は本発明の第４の実施の形態のシステ
ムＬＳＩ１０の製造方法におけるシステムＬＳＩ１０の
第１工程を示す正断面図、（ｂ）は第２工程を示す正断
面図、（ｃ）は第３工程を示す正断面図である。
【図１６】（ａ）は本発明の第５の実施の形態のシステ
ムＬＳＩ１０の製造方法におけるシステムＬＳＩ１０の
第１工程を示す概念説明斜視図、（ｂ）は第２工程を示
す概念説明斜視図、（ｃ）は第３工程を示す概念説明斜
視図、（ｄ）は第４工程を示す概念説明斜視図、（ｅ）
は第５工程を示す概念説明斜視図である。
【符号の簡単な説明】
１ シリコンチップ ２〜６ 機能ブロック ７ システムＬＳＩセル部 ８ グローバル配線層 １０ システムＬＳＩ １１ シリコン基板 １２ 埋込ビア １３ 第１の配線層 １４ 絶縁層 １５ 第２の配線層 １６ 接着層 ２０ 二次配線層 ２６ バンプ ３０ インナーバンプ ３１ 空間 ５０ 加圧加熱ローラ １０１ シリコンウェハ １１１ シリコン基板
フロントページの続き (56)参考文献 特開 平７−22587（ＪＰ，Ａ) 特開 平７−307434（ＪＰ，Ａ) 特開 平10−209317（ＪＰ，Ａ) 特開 昭64−74751（ＪＰ，Ａ) 特開 平７−86502（ＪＰ，Ａ) 特開 平10−173057（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 21/02 H01L 27/04 H01L 23/52 H01L 25/00

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップ上に特定の機能を実現する
    ための単位回路である機能ブロックが形成されたシステ
    ムＬＳＩセル部と、 基板内に設けられた導通手段と、前記導通手段上に設け
    られた単層もしくは多層配線層を少なくとも有し、前記
    システムＬＳＩセル部に貼り合わされて前記機能ブロッ
    クを相互に電気的接続するグローバル配線層とを具備す
    ることを特徴とするシステム半導体装置。
  2. 【請求項２】 前記グローバル配線層は、半導体基板に
    設けられた導通手段である埋め込みビアと、前記埋め込
    みビア上に設けられた第１の配線層と、前記第１の配線
    層上に設けられた絶縁層と、絶縁層上に設けられ前記第
    １の配線層とビアで電気的に接続された第２の配線層
    と、前記第２の配線層が形成されていない絶縁層上に設
    けられた接着層とから成ることを特徴とする請求項１記
    載のシステム半導体装置。
  3. 【請求項３】 前記グローバル配線層は、半導体基板に
    設けられた導通手段である埋め込みビアと、前記埋め込
    みビア上に設けられた第１の配線層と、前記第１の配線
    層上に設けられた絶縁層と、絶縁層上に設けられ前記第
    １の配線層とビアで電気的に接続された第２の配線層
    と、前記第２の配線層の表面に設けられたインナーバン
    プとから成ることを特徴とする請求項１記載のシステム
    半導体装置。
  4. 【請求項４】 前記グローバル配線層は、有機材料から
    なる基板に設けられた導通手段である二次配線層と、前
    記二次配線層上に設けられた第１の配線層と、前記第１
    の配線層上に設けられた絶縁層と、絶縁層上に設けられ
    前記第１の配線層とビアで電気的に接続された第２の配
    線層と、前記第２の配線層が形成されていない絶縁層上
    に設けられた接着層とから成ることを特徴とする請求項
    １記載のシステム半導体装置。
  5. 【請求項５】 前記グローバル配線層は、有機材料から
    なる基板に設けられた導通手段である二次配線層と、前
    記二次配線層上に設けられた第１の配線層と、前記第１
    の配線層上に設けられた絶縁層と、絶縁層上に設けられ
    前記第１の配線層とビアで電気的に接続された第２の配
    線層と、前記第２の配線層の表面に設けられたインナー
    バンプとから成ることを特徴とする請求項１記載のシス
    テム半導体 装置。
  6. 【請求項６】前記インナーバンプによって接続された前
    記グローバル配線層と前記ＬＳＩセル部の回路面との間
    に空隙があることを特徴とする請求項３又は５記載のシ
    ステム半導体装置。
  7. 【請求項７】 前記グローバル配線層は、前記配線層が
    形成されていない側の基板表面に、前記導通手段によっ
    て外部回路と電気的接続するバンプが設けられているこ
    とを特徴とする請求項１〜６の何れかに記載のシステム
    半導体装置。
  8. 【請求項８】 前記グローバル配線層は、前記配線層が
    少なくとも１層以上形成されていることを特徴とする請
    求項１〜７の何れかに記載のシステム半導体装置。
  9. 【請求項９】 前記グローバル配線層は、前記絶縁層が
    少なくとも１層以上形成されていることを特徴とする請
    求項１〜８の何れかに記載のシステム半導体装置。
  10. 【請求項１０】 前記システムＬＳＩセル部は、半導体
    ウェハ上に複数形成され、 前記グローバル配線層は、半導体基板上に複数形成さ
    れ、 前記半導体ウェハと前記半導体基板とは、貼り合わされ
    た後に、各システム半導体装置毎に切断されて分離され
    ることを特徴とする請求項１〜９の何れかに記載のシス
    テム半導体装置。
  11. 【請求項１１】 半導体チップ上に特定の機能を実現す
    るための単位回路である機能ブロックを形成してシステ
    ムＬＳＩセル部を作製し、基板内に導通手段を設け、前記導通手段上に単層もしく
    は多層配線層を形成してグローバル配線層を作製し、 前記システムＬＳＩセル部と前記グローバル配線層とを
    貼り合わせることを特徴とするシステム半導体装置の製
    造方法。
  12. 【請求項１２】 前記グローバル配線層は、半導体基板
    に設けられた導通手段である埋め込みビアを作製する工
    程と、前記埋め込みビア上に第１の配線層を設ける工程
    と、前記第１の配線層上に絶縁層を設ける工程と、絶縁
    層上に前記第１の配線層とビアで電気的に接続された第
    ２の配線層を設ける工程と、前記第２の配 線層が形成さ
    れていない絶縁層上に接着層を設ける工程とからなるこ
    とを特徴とする請求項１１に記載のシステム半導体装置
    の製造方法。
  13. 【請求項１３】 前記グローバル配線層は、半導体基板
    に設けられた導通手段である埋め込みビアを作製する工
    程と、前記埋め込みビア上に第１の配線層を設ける工程
    と、前記第１の配線層上に絶縁層を設ける工程と、絶縁
    層上に前記第１の配線層とビアで電気的に接続された第
    ２の配線層を設ける工程と、前記第２の配線層の表面に
    インナーバンプを設ける工程とからなることを特徴とす
    る請求項１１に記載のシステム半導体装置の製造方法。
  14. 【請求項１４】 前記グローバル配線層は、有機材料か
    らなる基板に導通手段である二次配線層を作製する工程
    と、前記埋め込みビア上に第１の配線層を設ける工程
    と、前記第１の配線層上に絶縁層を設ける工程と、絶縁
    層上に前記第１の配線層とビアで電気的に接続された第
    ２の配線層を設ける工程と、前記第２の配線層が形成さ
    れていない絶縁層上に接着層を設ける工程とからなるこ
    とを特徴とする請求項１１に記載のシステム半導体装置
    の製造方法。
  15. 【請求項１５】 前記グローバル配線層は、有機材料か
    らなる基板に導通手段である二次配線層を作製する工程
    と、前記埋め込みビア上に第１の配線層を設ける工程
    と、前記第１の配線層上に絶縁層を設ける工程と、絶縁
    層上に前記第１の配線層とビアで電気的に接続された第
    ２の配線層を設ける工程と、前記第２の配線層の表面に
    インナーバンプを設ける工程とからなることを特徴とす
    る請求項１１に記載のシステム半導体装置の製造方法。
  16. 【請求項１６】前記インナーバンプによって前記グロー
    バル配線層と前記ＬＳＩセル部の回路面とを空隙を設け
    て接続することを特徴とする請求項１３又は１５記載の
    システム半導体装置の製造方法。
  17. 【請求項１７】 前記グローバル配線層は、前記配線層
    が形成されていない側の基板表面に、前記導通手段によ
    って外部回路と電気的接続するバンプを形成することを
    特徴とする請求項１１〜１６の何れかに記載のシステム
    半導体装置の製造方法。
  18. 【請求項１８】 前記グローバル配線層は、前記配線層
    が少なくとも１層以上形成されていることを特徴とする
    請求項１１〜１７の何れかに記載のシステム半導 体装置
    の製造方法。
  19. 【請求項１９】 前記グローバル配線層は、前記絶縁層
    が少なくとも１層以上形成されていることを特徴とする
    請求項１１〜１８の何れかに記載のシステム半導体装置
    の製造方法。
  20. 【請求項２０】 前記システムＬＳＩセル部を、半導体
    ウェハ上に複数形成し、前記グローバル配線層を、半導
    体基板上に複数形成し、前記半導体ウェハと前記半導体
    基板とを、貼り合わせた後に、各システム半導体装置毎
    に切断して分離することを特徴とする請求項１１〜１９
    の何れかに記載のシステム半導体装置の製造方法。
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