JPH07307434A - 実装基板 - Google Patents
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- JPH07307434A JPH07307434A JP7058530A JP5853095A JPH07307434A JP H07307434 A JPH07307434 A JP H07307434A JP 7058530 A JP7058530 A JP 7058530A JP 5853095 A JP5853095 A JP 5853095A JP H07307434 A JPH07307434 A JP H07307434A
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】汎用大型計算機及び高速プロセッサの薄型・高
密度実装基板に用いる。 【構成】内部に多層配線を持たず、素子のみが形成され
たメモリーＬＳＩ５，６及び論理ＬＳＩ４が搭載された
セラミックス基板３上に両ＬＳＩの信号伝送を受け持つ
配線シート２２，２３を設け、薄型の実装基板３１を得
る。 【効果】超薄型で低コスト，高速伝送が可能な実装基板
が得られる。
密度実装基板に用いる。 【構成】内部に多層配線を持たず、素子のみが形成され
たメモリーＬＳＩ５，６及び論理ＬＳＩ４が搭載された
セラミックス基板３上に両ＬＳＩの信号伝送を受け持つ
配線シート２２，２３を設け、薄型の実装基板３１を得
る。 【効果】超薄型で低コスト，高速伝送が可能な実装基板
が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、大型汎用計算機やワー
クステーション，高速プロセッサ等で用いられる大規模
集積回路素子（ＬＳＩ）のモジュール基板の高密度化が
図れるとともに安価に製造できるメリットを有してい
る。本発明は、その他の電子デバイスへの応用として、
ローカル・エリア・ネットワーク（ＬＡＮ）をパーソナ
ルコンピュータとの接続用のＬＳＩモジュールなどがあ
る。例えば、本発明によれば、パーソナルコンピュータ
上でＬＡＮを駆動できるようなモジュール基板（ＬＡＮ
カード）として、パーソナルコンピュータ内に携帯する
ことも可能となる。また、パーソナルコンピュータが高
機能化するに伴って大容量のメモリーカードが必要とな
る。その場合にも本発明の実装基板の概念を利用でき
る。
クステーション，高速プロセッサ等で用いられる大規模
集積回路素子（ＬＳＩ）のモジュール基板の高密度化が
図れるとともに安価に製造できるメリットを有してい
る。本発明は、その他の電子デバイスへの応用として、
ローカル・エリア・ネットワーク（ＬＡＮ）をパーソナ
ルコンピュータとの接続用のＬＳＩモジュールなどがあ
る。例えば、本発明によれば、パーソナルコンピュータ
上でＬＡＮを駆動できるようなモジュール基板（ＬＡＮ
カード）として、パーソナルコンピュータ内に携帯する
ことも可能となる。また、パーソナルコンピュータが高
機能化するに伴って大容量のメモリーカードが必要とな
る。その場合にも本発明の実装基板の概念を利用でき
る。
【０００２】
【従来の技術】大型汎用計算機やワークステーション，
高速プロセッサ用のＬＳＩのモジュール基板などの実装
基板は、ＬＳＩ間を渡る信号伝送の高速化を図るため、
複数のＬＳＩが高密度に実装でき、かつ、基板内での信
号遅延を小さくすることが増々重要な課題となつてい
る。しかし、これらの基板の要求を満足しつつ、低コス
トでしかも、ポータブル化に対応したダウンサイジング
が可能な基板を作製できる技術はまだ提供されていな
い。
高速プロセッサ用のＬＳＩのモジュール基板などの実装
基板は、ＬＳＩ間を渡る信号伝送の高速化を図るため、
複数のＬＳＩが高密度に実装でき、かつ、基板内での信
号遅延を小さくすることが増々重要な課題となつてい
る。しかし、これらの基板の要求を満足しつつ、低コス
トでしかも、ポータブル化に対応したダウンサイジング
が可能な基板を作製できる技術はまだ提供されていな
い。
【０００３】大型電算機の高速化に伴い、これに用いる
プリント回路板の高多層化，高密度化が要求されてい
る。高密度化を達成するための実装方式として、ＬＳＩ
チップを多層プリント回路板に直接搭載する方法（以下
ベアチップ実装と略す）がある。ＬＳＩを直接搭載する
基板としては、セラミックス系の基板材料（一例とし
て、“A New Set of Printed−Circuit Technologies f
or the IBM3081 ProcessorUnit”IBM.J.RES.DEVELOP：V
ol.２６，Ｎo.１，Jan.,１９８２がある。）があり、実
用化されている。しかし、材料自体の誘電率が高いこ
と、基板の成形温度が高いことから配線導体として銅よ
りも抵抗の高いタングステンやモリブデンを使用するこ
とになり、電気信号の伝幡速度の点で不利となる欠点が
ある。新たな実装方法として、配線導体に銅が使用で
き、かつ誘電率の低い有機高分子を絶縁層とする多層回
路板が適用できることが最も望ましいが、従来の技術で
は絶縁層の形成及び、その平坦化に多大な工程時間を要
するとともに、歩留まりの向上が困難であった。
プリント回路板の高多層化，高密度化が要求されてい
る。高密度化を達成するための実装方式として、ＬＳＩ
チップを多層プリント回路板に直接搭載する方法（以下
ベアチップ実装と略す）がある。ＬＳＩを直接搭載する
基板としては、セラミックス系の基板材料（一例とし
て、“A New Set of Printed−Circuit Technologies f
or the IBM3081 ProcessorUnit”IBM.J.RES.DEVELOP：V
ol.２６，Ｎo.１，Jan.,１９８２がある。）があり、実
用化されている。しかし、材料自体の誘電率が高いこ
と、基板の成形温度が高いことから配線導体として銅よ
りも抵抗の高いタングステンやモリブデンを使用するこ
とになり、電気信号の伝幡速度の点で不利となる欠点が
ある。新たな実装方法として、配線導体に銅が使用で
き、かつ誘電率の低い有機高分子を絶縁層とする多層回
路板が適用できることが最も望ましいが、従来の技術で
は絶縁層の形成及び、その平坦化に多大な工程時間を要
するとともに、歩留まりの向上が困難であった。
【０００４】特に計算機の高速化、とりわけ、オープン
アーキテクチャーを有する高速プロセッサでは、動作周
波数が５００ＭＨｚから１０ＧＨｚまでの高周波とな
る。これに対応するためには、信号配線回路をより短
く、また配線を絶縁する絶縁膜材料は低誘電率でしかも
厚い膜が要求される。この要求特性に最適な絶縁膜材料
として、ポリイミドが挙げられる。ポリイミドを用いた
実装基板もしくは多層配線などは、特開昭63−239898号
などに紹介されている。しかし、前述の高速プロセッサ
に対応したＬＳＩの実装基板、特にＬＳＩ間の信号授受
を受け持つ多層配線の特性インピーダンスは５０〜２５
０Ωまでの範囲が要求される。これには、絶縁層とし
て、ポリイミドの厚さが１０〜５０μｍ要求される。ま
たインピーダンスのマッチングのため、絶縁層の膜厚さ
のばらつき、及び各層での平坦性が必要となる。この場
合、ＬＳＩの多層配線のプロセスにみられるような逐次
多層化する方法では、ポリイミドを絶縁膜の膜厚さの均
一性を保つことは困難である。また、実装基板の製造技
術においても従来技術には、実装基板の高性能化に追随
するには種々の問題がある。例えば、ＷやＭｏ等の配線
層を厚膜プロセスで形成し積層焼結したセラミックス基
板上にポリイミド層間絶縁膜とし、ＣｕやＡｌを導体層
を薄膜プロセスで形成した薄膜，厚膜混合基板が注目さ
れ、開発されつつある。薄膜配線部におけるポリイミド
の誘電率がセラミックスより小さく、低抵抗のＣｕやＡ
ｌを使用できかつ半導体プロセスを用いることによっ
て、信号伝送の高速化と高密度化が可能となる。しか
し、計算機の高性能化に伴い、単位面積当りの実装ゲー
ト数が増大し、これに対応するためには薄膜配線層の積
層数を増やすことになる。薄膜多層配線を形成する技術
については、すでにいくつか報告されている。しかしそ
の基本的プロセスはセラミックス基板やＳｉ基板上に導
体層，スルーホール及びポリイミド層のパターニングを
フォトレジストの露光，現像によって行う薄膜プロセス
が用いられている。しかし、この薄膜プロセスは配線の
微細化には適しているが、導体とスルーホールを一層ず
つ形成するいわゆる逐次積層方式となるため、積層数の
多い薄膜配線を形成する場合には膨大な時間を必要と
し、さらに最終のプロセス段階で生じる不良によって、
基板全体が不良になり、歩留まりが低く製品コストが高
いものになるという欠点があった。また、薄膜配線では
配線抵抗を低いレベルに抑えるため、配線幅を微細化す
ると配線厚さを大きくして断面積を確保する必要があ
る。また絶縁層の厚さはほぼ配線膜の厚さと同等程度が
配線の特性インピーダンス（Ｚ0 ）のマッチングの点か
ら望ましい。また各配線層の絶縁膜は完全に均一平坦化
され、かつ各層の絶縁層厚さのばらつきも５％以下に抑
えることが必要となる。しかし、現状の方法では、配線
層の厚さが線幅と同一かそれ以上になり、流動性をもつ
ポリイミドワニスを用いても平坦性の確保が困難とな
る。このため、ポリイミドワニスを熱硬化し、ポリイミ
ド膜が形成された後、研磨，ラッピングもしくはポリッ
シングなどの方法により、ポリイミド膜を平坦化し、下
部の導体配線の頭出しを行うなどの工程が必要であっ
た。特にこの一連の工程では、最終的な配線層表面の平
坦性の精度の要求に比例し、工程時間が増大するととも
に、歩留まりの向上が困難となり、積層数の増大ととも
に配線パターンの精度が悪くなり、断線やショートが多
くなるといった問題があった。さらに、入出用の端子を
有するセラミックス基板や、下層の薄膜配線部は繰返し
熱履歴や水，薬品等への浸漬を受けることになり、界面
の劣化や不純物イオンによる汚染が生じ、信頼性が低下
するという問題があった。
アーキテクチャーを有する高速プロセッサでは、動作周
波数が５００ＭＨｚから１０ＧＨｚまでの高周波とな
る。これに対応するためには、信号配線回路をより短
く、また配線を絶縁する絶縁膜材料は低誘電率でしかも
厚い膜が要求される。この要求特性に最適な絶縁膜材料
として、ポリイミドが挙げられる。ポリイミドを用いた
実装基板もしくは多層配線などは、特開昭63−239898号
などに紹介されている。しかし、前述の高速プロセッサ
に対応したＬＳＩの実装基板、特にＬＳＩ間の信号授受
を受け持つ多層配線の特性インピーダンスは５０〜２５
０Ωまでの範囲が要求される。これには、絶縁層とし
て、ポリイミドの厚さが１０〜５０μｍ要求される。ま
たインピーダンスのマッチングのため、絶縁層の膜厚さ
のばらつき、及び各層での平坦性が必要となる。この場
合、ＬＳＩの多層配線のプロセスにみられるような逐次
多層化する方法では、ポリイミドを絶縁膜の膜厚さの均
一性を保つことは困難である。また、実装基板の製造技
術においても従来技術には、実装基板の高性能化に追随
するには種々の問題がある。例えば、ＷやＭｏ等の配線
層を厚膜プロセスで形成し積層焼結したセラミックス基
板上にポリイミド層間絶縁膜とし、ＣｕやＡｌを導体層
を薄膜プロセスで形成した薄膜，厚膜混合基板が注目さ
れ、開発されつつある。薄膜配線部におけるポリイミド
の誘電率がセラミックスより小さく、低抵抗のＣｕやＡ
ｌを使用できかつ半導体プロセスを用いることによっ
て、信号伝送の高速化と高密度化が可能となる。しか
し、計算機の高性能化に伴い、単位面積当りの実装ゲー
ト数が増大し、これに対応するためには薄膜配線層の積
層数を増やすことになる。薄膜多層配線を形成する技術
については、すでにいくつか報告されている。しかしそ
の基本的プロセスはセラミックス基板やＳｉ基板上に導
体層，スルーホール及びポリイミド層のパターニングを
フォトレジストの露光，現像によって行う薄膜プロセス
が用いられている。しかし、この薄膜プロセスは配線の
微細化には適しているが、導体とスルーホールを一層ず
つ形成するいわゆる逐次積層方式となるため、積層数の
多い薄膜配線を形成する場合には膨大な時間を必要と
し、さらに最終のプロセス段階で生じる不良によって、
基板全体が不良になり、歩留まりが低く製品コストが高
いものになるという欠点があった。また、薄膜配線では
配線抵抗を低いレベルに抑えるため、配線幅を微細化す
ると配線厚さを大きくして断面積を確保する必要があ
る。また絶縁層の厚さはほぼ配線膜の厚さと同等程度が
配線の特性インピーダンス（Ｚ0 ）のマッチングの点か
ら望ましい。また各配線層の絶縁膜は完全に均一平坦化
され、かつ各層の絶縁層厚さのばらつきも５％以下に抑
えることが必要となる。しかし、現状の方法では、配線
層の厚さが線幅と同一かそれ以上になり、流動性をもつ
ポリイミドワニスを用いても平坦性の確保が困難とな
る。このため、ポリイミドワニスを熱硬化し、ポリイミ
ド膜が形成された後、研磨，ラッピングもしくはポリッ
シングなどの方法により、ポリイミド膜を平坦化し、下
部の導体配線の頭出しを行うなどの工程が必要であっ
た。特にこの一連の工程では、最終的な配線層表面の平
坦性の精度の要求に比例し、工程時間が増大するととも
に、歩留まりの向上が困難となり、積層数の増大ととも
に配線パターンの精度が悪くなり、断線やショートが多
くなるといった問題があった。さらに、入出用の端子を
有するセラミックス基板や、下層の薄膜配線部は繰返し
熱履歴や水，薬品等への浸漬を受けることになり、界面
の劣化や不純物イオンによる汚染が生じ、信頼性が低下
するという問題があった。
【０００５】
【発明が解決しようとする課題】本発明の目的は上記の
ような従来技術の欠点をなくし、大型汎用計算機やワー
クステーション，高速プロセッサ用のＬＳＩのモジュー
ル基板などの実装基板において、複数のＬＳＩを高密度
に実装し、信号伝送の高速化を図ることが可能でしか
も、低コストで、ポータブル化に対応したダウンサイジ
ングが可能な基板を提供できることにある。また実装基
板において、薄膜配線層の層数の多い基板の場合におい
ても歩留まり良く、かつ短時間で薄膜配線層形成が可能
な構造を提供することにある。
ような従来技術の欠点をなくし、大型汎用計算機やワー
クステーション，高速プロセッサ用のＬＳＩのモジュー
ル基板などの実装基板において、複数のＬＳＩを高密度
に実装し、信号伝送の高速化を図ることが可能でしか
も、低コストで、ポータブル化に対応したダウンサイジ
ングが可能な基板を提供できることにある。また実装基
板において、薄膜配線層の層数の多い基板の場合におい
ても歩留まり良く、かつ短時間で薄膜配線層形成が可能
な構造を提供することにある。
【０００６】
【課題を解決するための手段】上記の課題を解決する手
段は以下の通りである。本発明の第一の手段は、少なく
とも１個のメモリー大規模集積回路素子と少なくとも１
個の論理大規模集積回路素子を搭載した基板と前記基板
上に形成された多層配線回路層から成る実装基板におい
て、前記メモリー大規模集積回路素子及び前記論理大規
模集積回路の信号回路が、前記基板上の多層配線回路層
中に形成されており、前記メモリー大規模集積回路素子
及び前記論理大規模集積回路素子の外部端子を介して、
前記メモリー大規模集積回路素子及び前記論理大規模集
積回路と電気接続されていることを特徴とする実装基板
である。
段は以下の通りである。本発明の第一の手段は、少なく
とも１個のメモリー大規模集積回路素子と少なくとも１
個の論理大規模集積回路素子を搭載した基板と前記基板
上に形成された多層配線回路層から成る実装基板におい
て、前記メモリー大規模集積回路素子及び前記論理大規
模集積回路の信号回路が、前記基板上の多層配線回路層
中に形成されており、前記メモリー大規模集積回路素子
及び前記論理大規模集積回路素子の外部端子を介して、
前記メモリー大規模集積回路素子及び前記論理大規模集
積回路と電気接続されていることを特徴とする実装基板
である。
【０００７】本発明の第二の手段は、少なくとも１個の
メモリー大規模集積回路素子と少なくとも１個の論理大
規模集積回路素子を搭載した基板と前記基板上に形成さ
れた多層配線回路層から成る実装基板において、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
の信号回路が、前記基板上の多層配線回路層中に形成さ
れており、前記メモリー大規模集積回路素子及び前記論
理大規模集積回路素子の外部端子を介して、前記メモリ
ー大規模集積回路素子及び前記論理大規模集積回路と電
気接続されており、かつ前記多層配線回路層に前記メモ
リー大規模集積回路素子及び前記論理大規模集積回路の
補修回路が具備されていることを特徴とする実装基板で
ある。
メモリー大規模集積回路素子と少なくとも１個の論理大
規模集積回路素子を搭載した基板と前記基板上に形成さ
れた多層配線回路層から成る実装基板において、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
の信号回路が、前記基板上の多層配線回路層中に形成さ
れており、前記メモリー大規模集積回路素子及び前記論
理大規模集積回路素子の外部端子を介して、前記メモリ
ー大規模集積回路素子及び前記論理大規模集積回路と電
気接続されており、かつ前記多層配線回路層に前記メモ
リー大規模集積回路素子及び前記論理大規模集積回路の
補修回路が具備されていることを特徴とする実装基板で
ある。
【０００８】本発明の第三の手段は、少なくとも１個の
メモリー大規模集積回路素子と少なくとも１個の論理大
規模集積回路素子を搭載した基板と前記基板上に形成さ
れた多層配線回路層から成る実装基板において、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
の信号回路が、前記基板上の多層配線回路層中に形成さ
れており、前記メモリー大規模集積回路素子及び前記論
理大規模集積回路素子の外部端子を介して、前記メモリ
ー大規模集積回路素子及び前記論理大規模集積回路と電
気接続されており、かつ多層配線回路層の配線抵抗が前
記メモリー大規模集積回路素子及び前記論理大規模集積
回路素子の配線抵抗より小さいことを特徴とする実装基
板である。
メモリー大規模集積回路素子と少なくとも１個の論理大
規模集積回路素子を搭載した基板と前記基板上に形成さ
れた多層配線回路層から成る実装基板において、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
の信号回路が、前記基板上の多層配線回路層中に形成さ
れており、前記メモリー大規模集積回路素子及び前記論
理大規模集積回路素子の外部端子を介して、前記メモリ
ー大規模集積回路素子及び前記論理大規模集積回路と電
気接続されており、かつ多層配線回路層の配線抵抗が前
記メモリー大規模集積回路素子及び前記論理大規模集積
回路素子の配線抵抗より小さいことを特徴とする実装基
板である。
【０００９】本発明の第四の手段は、少なくとも１個の
メモリー大規模集積回路素子と少なくとも１個の論理大
規模集積回路素子を搭載した基板と前記基板上に形成さ
れた多層配線回路層から成る実装基板において、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
の信号回路が、前記基板上の多層配線回路層中に形成さ
れており、前記メモリー大規模集積回路素子及び前記論
理大規模集積回路素子の外部端子を介して、前記メモリ
ー大規模集積回路素子及び前記論理大規模集積回路と電
気接続されており、かつ多層配線回路層の特性インピー
ダンスが５０Ω〜２５０Ω、配線ピッチが１μｍ〜５０
μｍであることを特徴とする実装基板である。
メモリー大規模集積回路素子と少なくとも１個の論理大
規模集積回路素子を搭載した基板と前記基板上に形成さ
れた多層配線回路層から成る実装基板において、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
の信号回路が、前記基板上の多層配線回路層中に形成さ
れており、前記メモリー大規模集積回路素子及び前記論
理大規模集積回路素子の外部端子を介して、前記メモリ
ー大規模集積回路素子及び前記論理大規模集積回路と電
気接続されており、かつ多層配線回路層の特性インピー
ダンスが５０Ω〜２５０Ω、配線ピッチが１μｍ〜５０
μｍであることを特徴とする実装基板である。
【００１０】本発明の第五の手段は、少なくとも１個の
メモリー大規模集積回路素子と少なくとも１個の論理大
規模集積回路素子を搭載した基板と前記基板上に形成さ
れた多層配線回路層から成る実装基板において、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
の信号回路が、前記基板上の多層配線回路層中に形成さ
れており、前記メモリー大規模集積回路素子及び前記論
理大規模集積回路素子の外部端子を介して、前記メモリ
ー大規模集積回路素子及び前記論理大規模集積回路と電
気接続されてされており、かつ動作周波数が５００ＭＨ
ｚ〜１０ＧＨｚ領域での整合信号伝送を可能とすること
を特徴とする実装基板である。
メモリー大規模集積回路素子と少なくとも１個の論理大
規模集積回路素子を搭載した基板と前記基板上に形成さ
れた多層配線回路層から成る実装基板において、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
の信号回路が、前記基板上の多層配線回路層中に形成さ
れており、前記メモリー大規模集積回路素子及び前記論
理大規模集積回路素子の外部端子を介して、前記メモリ
ー大規模集積回路素子及び前記論理大規模集積回路と電
気接続されてされており、かつ動作周波数が５００ＭＨ
ｚ〜１０ＧＨｚ領域での整合信号伝送を可能とすること
を特徴とする実装基板である。
【００１１】本発明の第六の手段は、少なくとも１個の
メモリー大規模集積回路素子と少なくとも１個の論理大
規模集積回路素子が埋め込まれた基板と前記基板上に形
成された多層配線回路層から成る実装基板において、前
記メモリー大規模集積回路素子及び前記論理大規模集積
回路の信号回路が、前記基板上の多層配線回路層中に形
成されており、前記メモリー大規模集積回路素子及び前
記論理大規模集積回路素子の外部端子を介して、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
と電気接続されており、かつ厚さが１mm以下であること
を特徴とする実装基板である。
メモリー大規模集積回路素子と少なくとも１個の論理大
規模集積回路素子が埋め込まれた基板と前記基板上に形
成された多層配線回路層から成る実装基板において、前
記メモリー大規模集積回路素子及び前記論理大規模集積
回路の信号回路が、前記基板上の多層配線回路層中に形
成されており、前記メモリー大規模集積回路素子及び前
記論理大規模集積回路素子の外部端子を介して、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
と電気接続されており、かつ厚さが１mm以下であること
を特徴とする実装基板である。
【００１２】本発明の第七の手段は、少なくとも１個の
メモリー大規模集積回路素子と少なくとも１個の論理大
規模集積回路素子を搭載した基板と前記基板上に形成さ
れた多層配線回路層から成る実装基板において、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
の信号回路が、前記基板上の多層配線回路層中に形成さ
れており、前記メモリー大規模集積回路素子及び前記論
理大規模集積回路素子の外部端子を介して、前記メモリ
ー大規模集積回路素子及び前記論理大規模集積回路と電
気接続されていることを特徴とするローカル・エリア・
ネットワーク用集積回路搭載カードである。
メモリー大規模集積回路素子と少なくとも１個の論理大
規模集積回路素子を搭載した基板と前記基板上に形成さ
れた多層配線回路層から成る実装基板において、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
の信号回路が、前記基板上の多層配線回路層中に形成さ
れており、前記メモリー大規模集積回路素子及び前記論
理大規模集積回路素子の外部端子を介して、前記メモリ
ー大規模集積回路素子及び前記論理大規模集積回路と電
気接続されていることを特徴とするローカル・エリア・
ネットワーク用集積回路搭載カードである。
【００１３】本発明の第八の手段は、少なくとも１個の
メモリー大規模集積回路素子を搭載した基板と前記基板
上に形成された多層配線回路層から成る実装基板におい
て、前記メモリー大規模集積回路素子の信号回路が、前
記基板上の多層配線回路層中に形成されており、前記メ
モリー大規模集積回路素子の外部端子を介して、前記メ
モリー大規模集積回路素子と電気接続されていることを
特徴とするメモリー大規模集積回路素子搭載カードであ
る。
メモリー大規模集積回路素子を搭載した基板と前記基板
上に形成された多層配線回路層から成る実装基板におい
て、前記メモリー大規模集積回路素子の信号回路が、前
記基板上の多層配線回路層中に形成されており、前記メ
モリー大規模集積回路素子の外部端子を介して、前記メ
モリー大規模集積回路素子と電気接続されていることを
特徴とするメモリー大規模集積回路素子搭載カードであ
る。
【００１４】また実装基板の作製に関し、歩留まりを向
上させ、かつ高速の信号伝送が可能となる実装基板を低
コストで製造できる手段は、以下の内容である。
上させ、かつ高速の信号伝送が可能となる実装基板を低
コストで製造できる手段は、以下の内容である。
【００１５】実装基板の信号回路の多層配線層を作製す
る工程において、各層の絶縁膜の作製法として、予めポ
リイミドがキュアリングされ、均一な膜厚さが保証され
る絶縁膜シートを用いている。また層内での平坦性を保
つため、加熱，加圧することにより、流動性と接着性を
有する絶縁膜シートと組み合わせた２層シートとしてい
る。前者のポリイミドのシートを（Ａ）、後者のシート
を（Ｂ）とすると、シート（Ａ）の膜厚さは加熱，加圧
のプロセスで変化はない。一方、シート(Ｂ)層内の配線
膜の配線／配線間のスペースに完全に充填された後の膜
厚さを想定し、初期の膜厚さを設定する。こうして得ら
れた最終的なシート（Ｂ）の膜厚さとシート（Ａ）の膜
厚さを足しあわせたのが各層の絶縁層の厚さである。こ
のような方法で所望の一定膜厚さの絶縁層として提供さ
れることにより、特性インピーダンスを５０Ω〜２５０
Ωの範囲に設定可能としている。また本発明はダウンサ
イジングに対応して、信号配線回路の長さを短くするた
め、配線の微細化に対応したプロセスを提供している。
そこで、本発明は、前述の多層配線基板を作製する工程
において、(1）導体配線部に複合絶縁膜シートを加熱・
圧着することにより、平坦化され、前記導体配線部の厚
さの所定倍の絶縁層が形成される工程、(2）前記(1）の
絶縁層に、レーザもしくはエッチングにより、行止り穴
を開口する工程、(3）前記(2）の行止り穴に、めっき、
もしくは蒸着，スパッタリング，ＣＶＤにより前記多層
配線基板の層間接続用の配線が埋め込まれ、前記(1）の
絶縁層とからなる平坦化された配線層が得られる工程、
(4）前記(3）の配線層上にサブトラクティブもしくはア
ディティブ法により、一定厚さの導体配線を形成した
後、前記(1），(2），(3）と同様の工程を繰返し、多層
化する工程、を有することを特徴とし、配線ピッチ１μ
ｍ〜５０μｍの配線ルールを可能とするものである。
る工程において、各層の絶縁膜の作製法として、予めポ
リイミドがキュアリングされ、均一な膜厚さが保証され
る絶縁膜シートを用いている。また層内での平坦性を保
つため、加熱，加圧することにより、流動性と接着性を
有する絶縁膜シートと組み合わせた２層シートとしてい
る。前者のポリイミドのシートを（Ａ）、後者のシート
を（Ｂ）とすると、シート（Ａ）の膜厚さは加熱，加圧
のプロセスで変化はない。一方、シート(Ｂ)層内の配線
膜の配線／配線間のスペースに完全に充填された後の膜
厚さを想定し、初期の膜厚さを設定する。こうして得ら
れた最終的なシート（Ｂ）の膜厚さとシート（Ａ）の膜
厚さを足しあわせたのが各層の絶縁層の厚さである。こ
のような方法で所望の一定膜厚さの絶縁層として提供さ
れることにより、特性インピーダンスを５０Ω〜２５０
Ωの範囲に設定可能としている。また本発明はダウンサ
イジングに対応して、信号配線回路の長さを短くするた
め、配線の微細化に対応したプロセスを提供している。
そこで、本発明は、前述の多層配線基板を作製する工程
において、(1）導体配線部に複合絶縁膜シートを加熱・
圧着することにより、平坦化され、前記導体配線部の厚
さの所定倍の絶縁層が形成される工程、(2）前記(1）の
絶縁層に、レーザもしくはエッチングにより、行止り穴
を開口する工程、(3）前記(2）の行止り穴に、めっき、
もしくは蒸着，スパッタリング，ＣＶＤにより前記多層
配線基板の層間接続用の配線が埋め込まれ、前記(1）の
絶縁層とからなる平坦化された配線層が得られる工程、
(4）前記(3）の配線層上にサブトラクティブもしくはア
ディティブ法により、一定厚さの導体配線を形成した
後、前記(1），(2），(3）と同様の工程を繰返し、多層
化する工程、を有することを特徴とし、配線ピッチ１μ
ｍ〜５０μｍの配線ルールを可能とするものである。
【００１６】ＭＣＭ（マルチチップモジュール）には、
数多くの方法が提案されているが、配線基板の種類・構
造によって分類される。シリコン技術の進歩によって、
チップの動作速度は急速にアップしているが、回路基板
に実装することによって、動作速度が制限され、パッケ
ージと回路基板のシステムのスピードを決める要因とな
り、これまでの表面実装方式では、高速領域での伝送特
性を確保することが困難となってきている。そこで、パ
ッケージで発生する遅延時間をできるだけ短縮するた
め、ワンパッケージの中にできるだけ数多くのベアチッ
プを搭載し、遅延時間を短くする方法として、マルチチ
ップモジュールがある。その一つとして、特にワークス
テーションのような高速処理に用いられるマイクロプロ
セッサ（ＭＰＵ）の高速性能を発揮させるため、Ｓｉ
ｏｎ Ｓｉ構造のＭＣＭやセラミックス基板上に薄膜多
層配線が形成されたＭＣＭなどが発表されている。しか
し、現状の方法ではＳｉ基板の配線歩留まりが即、この
ＭＣＭの製品歩留まりに直結している。そこで、このＭ
ＣＭの歩留まりを向上させる方法として、このＳｉ基板
の配線膜上に別体で作製し、予め良品選別された多層配
線膜を接着積層することにより、ＭＣＭの歩留まりを確
保するものである。
数多くの方法が提案されているが、配線基板の種類・構
造によって分類される。シリコン技術の進歩によって、
チップの動作速度は急速にアップしているが、回路基板
に実装することによって、動作速度が制限され、パッケ
ージと回路基板のシステムのスピードを決める要因とな
り、これまでの表面実装方式では、高速領域での伝送特
性を確保することが困難となってきている。そこで、パ
ッケージで発生する遅延時間をできるだけ短縮するた
め、ワンパッケージの中にできるだけ数多くのベアチッ
プを搭載し、遅延時間を短くする方法として、マルチチ
ップモジュールがある。その一つとして、特にワークス
テーションのような高速処理に用いられるマイクロプロ
セッサ（ＭＰＵ）の高速性能を発揮させるため、Ｓｉ
ｏｎ Ｓｉ構造のＭＣＭやセラミックス基板上に薄膜多
層配線が形成されたＭＣＭなどが発表されている。しか
し、現状の方法ではＳｉ基板の配線歩留まりが即、この
ＭＣＭの製品歩留まりに直結している。そこで、このＭ
ＣＭの歩留まりを向上させる方法として、このＳｉ基板
の配線膜上に別体で作製し、予め良品選別された多層配
線膜を接着積層することにより、ＭＣＭの歩留まりを確
保するものである。
【００１７】特に重要なのはＬＳＩの高集積化，サイズ
拡大に伴い、ＬＳＩの歩留まりを維持するため、ＬＳＩ
内部の配線はＰ，Ｎ素子などの機能素子回路のみにとど
め、後のＬＳＩ内部，ＬＳＩ間の信号の授受を受け持つ
回路は別配線とし、別体で作製し、あとでＳｉやセラミ
ックス等の基板に接着し、ＬＳＩと電気接続する。また
この別配線は抵抗の小さい銅で配線することにより、Ｌ
ＳＩ内部の配線抵抗より、低く提供できる。このような
一連の作製方法により、少なくとも１個のメモリー集積
回路素子と少なくとも１個の論理集積回路素子が実装さ
れた基板上に形成される多層配線層において、前記多層
配線層が前記基板と前記集積回路素子間に電気接続を可
能とし、特性インピーダンス５０Ω〜２５０Ωを有し、
配線ピッチ１μｍ〜５０μｍの配線ルールを有し、かつ
前記集積回路素子より、低抵抗の配線抵抗を有すること
により、動作周波数が５００ＭＨｚ〜１０ＧＨｚ領域で
の整合信号伝送を可能とすることを特徴とする実装基板
を提供できる。
拡大に伴い、ＬＳＩの歩留まりを維持するため、ＬＳＩ
内部の配線はＰ，Ｎ素子などの機能素子回路のみにとど
め、後のＬＳＩ内部，ＬＳＩ間の信号の授受を受け持つ
回路は別配線とし、別体で作製し、あとでＳｉやセラミ
ックス等の基板に接着し、ＬＳＩと電気接続する。また
この別配線は抵抗の小さい銅で配線することにより、Ｌ
ＳＩ内部の配線抵抗より、低く提供できる。このような
一連の作製方法により、少なくとも１個のメモリー集積
回路素子と少なくとも１個の論理集積回路素子が実装さ
れた基板上に形成される多層配線層において、前記多層
配線層が前記基板と前記集積回路素子間に電気接続を可
能とし、特性インピーダンス５０Ω〜２５０Ωを有し、
配線ピッチ１μｍ〜５０μｍの配線ルールを有し、かつ
前記集積回路素子より、低抵抗の配線抵抗を有すること
により、動作周波数が５００ＭＨｚ〜１０ＧＨｚ領域で
の整合信号伝送を可能とすることを特徴とする実装基板
を提供できる。
【００１８】
【作用】本発明は半導体実装基板の絶縁膜において、高
平坦性，耐熱性接着シートを用いることにより、高速動
作のＬＳＩを実装する配線基板を作製することが可能と
なる。
平坦性，耐熱性接着シートを用いることにより、高速動
作のＬＳＩを実装する配線基板を作製することが可能と
なる。
【００１９】ＬＳＩを構成する基本要素として、トラン
ジスタ，ダイオードなどの能動素子，抵抗，容量などの
受動素子、そしてこれら素子を電気的に絶縁する分離
層、これらの素子を結び付ける配線がある。これらの構
成要素の中で、技術の飛躍的な進歩により、能動素子，
受動素子，分離層を作製する過程での歩留まりや信頼性
は大幅に向上した。一方、これら３つに比べ、配線形成
技術はあまり向上しているとは言えない。特に、現在Ｌ
ＳＩは高速，大型化する傾向にあるが、このような大型
高集積チップの製品歩留まりを左右しているのは、ほと
んど配線形成、中でも多層化技術である。それは絶縁層
（ＳｉＯ2 ）の平坦化や配線の微細加工が困難であるこ
とに起因している。また現在最も一般に用いられている
のは、アルミニウム配線であるが、高集積化に伴い、配
線が微細化すると、エレクトロマイグレーションの発生
頻度も増加する。さらに高速動作のＬＳＩでは配線抵抗
による遅れが問題となる。
ジスタ，ダイオードなどの能動素子，抵抗，容量などの
受動素子、そしてこれら素子を電気的に絶縁する分離
層、これらの素子を結び付ける配線がある。これらの構
成要素の中で、技術の飛躍的な進歩により、能動素子，
受動素子，分離層を作製する過程での歩留まりや信頼性
は大幅に向上した。一方、これら３つに比べ、配線形成
技術はあまり向上しているとは言えない。特に、現在Ｌ
ＳＩは高速，大型化する傾向にあるが、このような大型
高集積チップの製品歩留まりを左右しているのは、ほと
んど配線形成、中でも多層化技術である。それは絶縁層
（ＳｉＯ2 ）の平坦化や配線の微細加工が困難であるこ
とに起因している。また現在最も一般に用いられている
のは、アルミニウム配線であるが、高集積化に伴い、配
線が微細化すると、エレクトロマイグレーションの発生
頻度も増加する。さらに高速動作のＬＳＩでは配線抵抗
による遅れが問題となる。
【００２０】これらの問題を解決するには、配線部分を
ＬＳＩの外部に取り出し、配線金属として、アルミニウ
ムより、低抵抗でしかも厚膜の形成が可能である金や銅
を用い、絶縁層に平坦性の高いポリイミド樹脂を用いて
配線形成する方法がある。このようにして、配線を外部
に取り出すことにより、ＬＳＩの内部に置いた場合（〜
１０Ω／cm）に比べ、配線抵抗を大幅に低減（〜０.５
Ω／cm ）することができる。また金や銅を用いること
により、エレクトロマイグレーションの発生も解消でき
る。
ＬＳＩの外部に取り出し、配線金属として、アルミニウ
ムより、低抵抗でしかも厚膜の形成が可能である金や銅
を用い、絶縁層に平坦性の高いポリイミド樹脂を用いて
配線形成する方法がある。このようにして、配線を外部
に取り出すことにより、ＬＳＩの内部に置いた場合（〜
１０Ω／cm）に比べ、配線抵抗を大幅に低減（〜０.５
Ω／cm ）することができる。また金や銅を用いること
により、エレクトロマイグレーションの発生も解消でき
る。
【００２１】高速動作を要するＬＳＩでは層間容量を小
さくするため、絶縁層の厚さが厚くなり、ポリイミド樹
脂の熱硬化過程での基板であるシリコンの反りが増大
し、チップをマウントする際に平坦性が確保できず問題
が生じる。これらの問題を解決する手段として、予め、
配線部分を別に作製した配線が形成されたシートを用意
しておき、このシートをＬＳＩに低温で接着する方法が
ある。この方法により、多層配線部の絶縁層の厚さを１
０μｍ以上とすることができ、マイクロストリップライ
ンを想定した場合、配線インピーダンスを５０〜２５０
Ωの設定が可能となった。
さくするため、絶縁層の厚さが厚くなり、ポリイミド樹
脂の熱硬化過程での基板であるシリコンの反りが増大
し、チップをマウントする際に平坦性が確保できず問題
が生じる。これらの問題を解決する手段として、予め、
配線部分を別に作製した配線が形成されたシートを用意
しておき、このシートをＬＳＩに低温で接着する方法が
ある。この方法により、多層配線部の絶縁層の厚さを１
０μｍ以上とすることができ、マイクロストリップライ
ンを想定した場合、配線インピーダンスを５０〜２５０
Ωの設定が可能となった。
【００２２】配線の特性インピーダンスが整合でき、絶
縁層にシート材を用いる配線基板としては、プリント回
路基板があった。前者では寸法安定性を維持するため、
シート材中にガラスクロスを混入させているため、スル
ーホールの微小化や配線の微細化に限界があった。
縁層にシート材を用いる配線基板としては、プリント回
路基板があった。前者では寸法安定性を維持するため、
シート材中にガラスクロスを混入させているため、スル
ーホールの微小化や配線の微細化に限界があった。
【００２３】ダウンサイジングによるワークステーショ
ンの性能向上、特にＲＩＳＣシステムを使用したワーク
ステーションではＶＬＳＩチップ自身の性能が直接シス
テムの性能を代表する。このチップの性能を引き出すに
は、 チップからチップへの信号遅延を低減する。
ンの性能向上、特にＲＩＳＣシステムを使用したワーク
ステーションではＶＬＳＩチップ自身の性能が直接シス
テムの性能を代表する。このチップの性能を引き出すに
は、 チップからチップへの信号遅延を低減する。
【００２４】特性インピーダンスを大きく、かつ変動
を小さくする。
を小さくする。
【００２５】という２点を満足する実装形態が必要とな
る。
る。
【００２６】特に、動作周波数が５００ＭＨｚを超える
高速動作が要求される領域では、チップ／チップ間のク
リティカルパスの長さがサイクルタイムを決める最大要
因となる。従来このような問題を解決する手段として、
Silicon On Silicon(ＳＯＳ)といった大型シリコン上に
複数個のチップを搭載する実装法があった。しかし、こ
の方法では、配線にアルミニウムを用いているため、配
線抵抗が１０Ω／cm以上となり、高抵抗のため、周波数
の高い領域ではノイズ発生などの問題を生じる。そこ
で、低抵抗でしかも配線長を短くすることが可能な薄膜
化が容易で、また特性インピーダンスの変動を小さくす
る点から厚い絶縁層で厚さの均一性が保たれることが可
能な実装法が要求される。
高速動作が要求される領域では、チップ／チップ間のク
リティカルパスの長さがサイクルタイムを決める最大要
因となる。従来このような問題を解決する手段として、
Silicon On Silicon(ＳＯＳ)といった大型シリコン上に
複数個のチップを搭載する実装法があった。しかし、こ
の方法では、配線にアルミニウムを用いているため、配
線抵抗が１０Ω／cm以上となり、高抵抗のため、周波数
の高い領域ではノイズ発生などの問題を生じる。そこ
で、低抵抗でしかも配線長を短くすることが可能な薄膜
化が容易で、また特性インピーダンスの変動を小さくす
る点から厚い絶縁層で厚さの均一性が保たれることが可
能な実装法が要求される。
【００２７】高速コンピュータ用のマイクロプロセッサ
（ＭＰＵ）は高いクロック周波数で作動し、ＣＰＵとキ
ャッシュメモリー間を高速バスで結んでいる。従来のシ
ステムでは、プリント回路基板上でＭＰＵとメモリーを
接続していたが、この接続法では限界が生じ、システム
性能に限界が生じてきた。これらを解決するため、ＭＰ
Ｕやメモリー間をベアチップ状態で搭載し、チップ間の
実装で生じる遅延を小さくし、パッケージの寄生インダ
クタンスを抑える方法として、マルチチップモジュール
（ＭＣＭ）がある。これをさらに高度化した方法とし
て、ＭＰＵとメモリーの各チップ内の配線を外部に取り
出し、しかもアルミニウムより低抵抗な銅薄膜により配
線形成することにより、チップ／チップ間のクリティカ
ルパスの長さも短くできる。特に従来のように、チップ
内で配線形成した場合では、チップ／チップ間の配線は
チップ搭載部（アクティブエリア）以外の部分でしか利
用できないため、レイアウトに制約があった。そこで、
チップ内はトランジスタ，ダイオードなどの能動素子，
抵抗，容量などの受動素子、そしてこれら素子を電気的
に絶縁する分離層だけを作製するものとし、配線部分を
別体で作製しておき、後工程でチップと接続すれば、チ
ップ上にも配線形成でき、レイアウトに融通性が向上す
る。また作製工程の中で最も難易度の高い配線の工程が
解消できるため、チップの歩留まりも大幅に向上し、低
コストなＬＳＩを提供できる。
（ＭＰＵ）は高いクロック周波数で作動し、ＣＰＵとキ
ャッシュメモリー間を高速バスで結んでいる。従来のシ
ステムでは、プリント回路基板上でＭＰＵとメモリーを
接続していたが、この接続法では限界が生じ、システム
性能に限界が生じてきた。これらを解決するため、ＭＰ
Ｕやメモリー間をベアチップ状態で搭載し、チップ間の
実装で生じる遅延を小さくし、パッケージの寄生インダ
クタンスを抑える方法として、マルチチップモジュール
（ＭＣＭ）がある。これをさらに高度化した方法とし
て、ＭＰＵとメモリーの各チップ内の配線を外部に取り
出し、しかもアルミニウムより低抵抗な銅薄膜により配
線形成することにより、チップ／チップ間のクリティカ
ルパスの長さも短くできる。特に従来のように、チップ
内で配線形成した場合では、チップ／チップ間の配線は
チップ搭載部（アクティブエリア）以外の部分でしか利
用できないため、レイアウトに制約があった。そこで、
チップ内はトランジスタ，ダイオードなどの能動素子，
抵抗，容量などの受動素子、そしてこれら素子を電気的
に絶縁する分離層だけを作製するものとし、配線部分を
別体で作製しておき、後工程でチップと接続すれば、チ
ップ上にも配線形成でき、レイアウトに融通性が向上す
る。また作製工程の中で最も難易度の高い配線の工程が
解消できるため、チップの歩留まりも大幅に向上し、低
コストなＬＳＩを提供できる。
【００２８】
【実施例】本発明の薄型・高密度実装基板の製造法につ
いて、図１および図２を用いて説明する。内層回路１を
内蔵し、ＬＳＩ埋込用のざぐり２を有するセラミックス
基板（厚さ０.８mm ，サイズ５cm×５cm）３に論理ＬＳ
Ｉ４とメモリーＬＳＩ（いずれも能動素子、受動素子、
分離層のみで、多層配線は形成されず、出力端子のコン
タクトが外部露出）５，６をざぐり部に埋め込み、金ペ
ースト７でＬＳＩをセラミックス基板にペレ付けした。
次に、ＬＳＩの外部出力端子８と上下２層の銅配線を有
し、前述のメモリー及び論理ＬＳＩの信号回路が形成さ
れた配線シート９を耐熱性接着シート１０(日立化成工
業(株)製Ｎ−４）を加熱・圧着(２５０℃）することに
より、耐熱性接着シート１１がセラミックス基板の表面
回路およびＬＳＩの外部出力端子部間に充填された。以
下の工程を図２を用いて説明する。外部出力端子部の直
上部１２，セラミックス基板の表面回路の直上部１３の
耐熱性接着シートをエキシマレーザを用いて開口した。
続いて、配線シートとLSIの外部出力端子部１４とセラ
ミックスの表面回路１５とを無電解化学銅めっき１６，
１７により電気的に接続した。この工程で配線シートに
内蔵されているＬＳＩ補修用の回路１８及び補修パッド
１９とも銅めっき２０で接続した。さらにＬＳＩの信号
の伝送回路に用いる２層の銅配線２１（配線幅／スペー
ス：２０／２０μｍ，厚さ２０μｍ）を有する配線シー
ト２２と下層の配線シート２３を耐熱性接着シート２４
を用いて、前述と同様の工程で加熱・圧着（２５０℃）
した。続いて、同様に耐熱性接着シートをエキシマレー
ザを用いて開口し、下層の配線シートの出力端子用のパ
ッド２５と上層の配線シートの信号回路２６とを銅めっ
き２７により電気的に接続した。最後にセラミックス基
板の裏面の出力端子２８に電源供給用の出力ピン２９を
はんだ３０で接続した。以上の一連の工程により、高速
プロセッサ用の厚さ１mm以下の薄型高密度実装基板３２
を得た。さらに得られた実装基板を使って、ＬＳＩの駆
動試験を行行た結果、５００ＭＨｚ〜１ＧＨｚの動作周
波数で駆動することを確認した。本実装基板を適用すれ
ば、動作周波数１０ＧＨｚのＬＳＩも駆動可能である。
いて、図１および図２を用いて説明する。内層回路１を
内蔵し、ＬＳＩ埋込用のざぐり２を有するセラミックス
基板（厚さ０.８mm ，サイズ５cm×５cm）３に論理ＬＳ
Ｉ４とメモリーＬＳＩ（いずれも能動素子、受動素子、
分離層のみで、多層配線は形成されず、出力端子のコン
タクトが外部露出）５，６をざぐり部に埋め込み、金ペ
ースト７でＬＳＩをセラミックス基板にペレ付けした。
次に、ＬＳＩの外部出力端子８と上下２層の銅配線を有
し、前述のメモリー及び論理ＬＳＩの信号回路が形成さ
れた配線シート９を耐熱性接着シート１０(日立化成工
業(株)製Ｎ−４）を加熱・圧着(２５０℃）することに
より、耐熱性接着シート１１がセラミックス基板の表面
回路およびＬＳＩの外部出力端子部間に充填された。以
下の工程を図２を用いて説明する。外部出力端子部の直
上部１２，セラミックス基板の表面回路の直上部１３の
耐熱性接着シートをエキシマレーザを用いて開口した。
続いて、配線シートとLSIの外部出力端子部１４とセラ
ミックスの表面回路１５とを無電解化学銅めっき１６，
１７により電気的に接続した。この工程で配線シートに
内蔵されているＬＳＩ補修用の回路１８及び補修パッド
１９とも銅めっき２０で接続した。さらにＬＳＩの信号
の伝送回路に用いる２層の銅配線２１（配線幅／スペー
ス：２０／２０μｍ，厚さ２０μｍ）を有する配線シー
ト２２と下層の配線シート２３を耐熱性接着シート２４
を用いて、前述と同様の工程で加熱・圧着（２５０℃）
した。続いて、同様に耐熱性接着シートをエキシマレー
ザを用いて開口し、下層の配線シートの出力端子用のパ
ッド２５と上層の配線シートの信号回路２６とを銅めっ
き２７により電気的に接続した。最後にセラミックス基
板の裏面の出力端子２８に電源供給用の出力ピン２９を
はんだ３０で接続した。以上の一連の工程により、高速
プロセッサ用の厚さ１mm以下の薄型高密度実装基板３２
を得た。さらに得られた実装基板を使って、ＬＳＩの駆
動試験を行行た結果、５００ＭＨｚ〜１ＧＨｚの動作周
波数で駆動することを確認した。本実装基板を適用すれ
ば、動作周波数１０ＧＨｚのＬＳＩも駆動可能である。
【００２９】図３は、本発明の薄型高密度実装基板３２
の異なる製法を示している。論理ＬＳＩ３３とメモリー
ＬＳＩ３４，３５をセラミックス基板３６のざぐり部３
７を介して、接着する方法としては、前述の金ペースト
やはんだなどの金属ろう材で固着する方法の他に、耐熱
シリコンゴムやエラストマーなどの非金属で接着する方
法も可能である。この図は応力緩和剤となるエラストマ
ー材３８を用いて、ＬＳＩをセラミックス基板のざぐり
部に固定した実装基板を示している。
の異なる製法を示している。論理ＬＳＩ３３とメモリー
ＬＳＩ３４，３５をセラミックス基板３６のざぐり部３
７を介して、接着する方法としては、前述の金ペースト
やはんだなどの金属ろう材で固着する方法の他に、耐熱
シリコンゴムやエラストマーなどの非金属で接着する方
法も可能である。この図は応力緩和剤となるエラストマ
ー材３８を用いて、ＬＳＩをセラミックス基板のざぐり
部に固定した実装基板を示している。
【００３０】本発明の薄型実装基板では、絶縁層に厚さ
が一定の耐熱接着シートを用いているため、常に絶縁層
の厚さを一定の値に制御でき、特性インピーダンス（Ｚ
0 ）を設計値の５％以内の値に抑えることが可能となっ
た。このため、反射損失が少なく、動作周波数が５００
ＭＨｚ以上の回路にも追随が容易で、高速の信号伝送が
可能となった。
が一定の耐熱接着シートを用いているため、常に絶縁層
の厚さを一定の値に制御でき、特性インピーダンス（Ｚ
0 ）を設計値の５％以内の値に抑えることが可能となっ
た。このため、反射損失が少なく、動作周波数が５００
ＭＨｚ以上の回路にも追随が容易で、高速の信号伝送が
可能となった。
【００３１】図４は本発明の実装基板の多層配線回路部
をマイクロストリップ線路に模擬化した図を示してい
る。配線の特性インピーダンス（Ｚ0 ）は、配線形状が
アスペクト比１の矩形（図中：ｔ＝Ｗ）とすると、配線
層３９の厚さｔと絶縁層４０の厚さｈの比、ｔ／ｈの関
数として表される。
をマイクロストリップ線路に模擬化した図を示してい
る。配線の特性インピーダンス（Ｚ0 ）は、配線形状が
アスペクト比１の矩形（図中：ｔ＝Ｗ）とすると、配線
層３９の厚さｔと絶縁層４０の厚さｈの比、ｔ／ｈの関
数として表される。
【００３２】図５はｔ／ｈとＺ0 の関係を示している。
ｔ／ｈ＝０.０１ 、つまり配線層厚さ／絶縁層厚さが１
００の場合、Ｚ0 は約２５０Ω、ｔ／ｈ＝０.１ 、つま
り配線層厚さ／絶縁層厚さが１０の場合、Ｚ0 は約１５
０Ω、ｔ／ｈ＝１、配線層と絶縁層の厚さが同一の場
合、Ｚ0 は約６０Ωとなった。
ｔ／ｈ＝０.０１ 、つまり配線層厚さ／絶縁層厚さが１
００の場合、Ｚ0 は約２５０Ω、ｔ／ｈ＝０.１ 、つま
り配線層厚さ／絶縁層厚さが１０の場合、Ｚ0 は約１５
０Ω、ｔ／ｈ＝１、配線層と絶縁層の厚さが同一の場
合、Ｚ0 は約６０Ωとなった。
【００３３】図６は配線層４１の厚さｔが２０μｍ、絶
縁層４２の厚さｈが４０μｍの配線シート４３を耐熱性
接着シート４４を用いて、セラミックス基板４５に加熱
圧着して得られる本発明の実装基板４６を示している。
縁層４２の厚さｈが４０μｍの配線シート４３を耐熱性
接着シート４４を用いて、セラミックス基板４５に加熱
圧着して得られる本発明の実装基板４６を示している。
【００３４】本基板の特性インピーダンス（Ｚ0 ）は、
図５より求めると、ｔ／ｈ＝０.５となり、Ｚ0 は約１
００Ωとなった。本基板では、耐熱接着シートおよび絶
縁層のシートの厚さを任意に変えることが可能である。
現在のシート材の規格によれば、ｈ＝１０μｍ〜２００
μｍまで入手できる。また配線層は、薄膜ホトエッチン
グなどのサブトラクティブ法や、選択めっきや蒸着・リ
フトオフなどのアディティブ法によれば、ｔ＝１μｍ〜
５０μｍまで形成可能である。これらの数値から、ｔ／
ｈ＝０.００５〜５ まで、本基板では設計の許容範囲と
なる。この場合、本基板の特性インピーダンス（Ｚ0 ）
は、２５０Ω〜５０Ωとなった。また本基板では、配線
層厚さを２０μｍ、シート厚さを例えば４０μｍ、多層
配線の層数を４層とすると、多層配線部の厚さは１８０
μｍ、セラミックス基板の厚さを０.８ mmとした場合、
全体の実装基板の厚さは０.９８mm となり、１mm以下の
基板の供給も可能である。
図５より求めると、ｔ／ｈ＝０.５となり、Ｚ0 は約１
００Ωとなった。本基板では、耐熱接着シートおよび絶
縁層のシートの厚さを任意に変えることが可能である。
現在のシート材の規格によれば、ｈ＝１０μｍ〜２００
μｍまで入手できる。また配線層は、薄膜ホトエッチン
グなどのサブトラクティブ法や、選択めっきや蒸着・リ
フトオフなどのアディティブ法によれば、ｔ＝１μｍ〜
５０μｍまで形成可能である。これらの数値から、ｔ／
ｈ＝０.００５〜５ まで、本基板では設計の許容範囲と
なる。この場合、本基板の特性インピーダンス（Ｚ0 ）
は、２５０Ω〜５０Ωとなった。また本基板では、配線
層厚さを２０μｍ、シート厚さを例えば４０μｍ、多層
配線の層数を４層とすると、多層配線部の厚さは１８０
μｍ、セラミックス基板の厚さを０.８ mmとした場合、
全体の実装基板の厚さは０.９８mm となり、１mm以下の
基板の供給も可能である。
【００３５】以下、本発明の耐熱性接着シートを用いて
積層された多層配線を有する実装基板の作製方法につい
て図７，図８を用いて説明する。内層配線４７を有する
セラミックス基板４８上にスパッタリングにより、２層
膜４９(Ｃｒ／Ｃｕ：０.２μｍ／５μｍ）を形成した。
次にレジスト膜５０を設け、エッチングにより、配線パ
ターン５１を得た後、低熱膨張性のポリイミドフィルム
と接着性を有する接着フィルムの２層フィルムを加熱・
圧着することにより、配線パターン中に接着フィルムが
充填されるとともに、平坦化され絶縁層５２を得た。次
にエキシマレーザ（ＫｒＦ：２４８ｎｍ）を用いて、マ
スク投影法により、φ２５μｍの行止り穴５３を開口
し、化学銅めっき法により、開口部に導体配線５４を形
成した。以上の工程を繰返すことにより、図８に示した
セラミックス基板５５上に合計６層の多層配線５６を得
た。
積層された多層配線を有する実装基板の作製方法につい
て図７，図８を用いて説明する。内層配線４７を有する
セラミックス基板４８上にスパッタリングにより、２層
膜４９(Ｃｒ／Ｃｕ：０.２μｍ／５μｍ）を形成した。
次にレジスト膜５０を設け、エッチングにより、配線パ
ターン５１を得た後、低熱膨張性のポリイミドフィルム
と接着性を有する接着フィルムの２層フィルムを加熱・
圧着することにより、配線パターン中に接着フィルムが
充填されるとともに、平坦化され絶縁層５２を得た。次
にエキシマレーザ（ＫｒＦ：２４８ｎｍ）を用いて、マ
スク投影法により、φ２５μｍの行止り穴５３を開口
し、化学銅めっき法により、開口部に導体配線５４を形
成した。以上の工程を繰返すことにより、図８に示した
セラミックス基板５５上に合計６層の多層配線５６を得
た。
【００３６】最後にメモリーＬＳＩ５７及び論理ＬＳＩ
５８をはんだ５９により、電気的に接続し、セラミック
ス基板に外部接続端子６０を設け、大型汎用計算機及
び、高速プロセッサに対応した実装基板６１を得た。
５８をはんだ５９により、電気的に接続し、セラミック
ス基板に外部接続端子６０を設け、大型汎用計算機及
び、高速プロセッサに対応した実装基板６１を得た。
【００３７】図９は本発明の実装基板の概念をパーソナ
ルコンピュータ中で稼働可能なＬＡＮ用のＬＳＩのモジ
ュール基板（ＬＡＮカード）に応用した例である。
ルコンピュータ中で稼働可能なＬＡＮ用のＬＳＩのモジ
ュール基板（ＬＡＮカード）に応用した例である。
【００３８】メモリーＬＳＩのパッケージ６２と論理Ｌ
ＳＩパッケージ６３が接続用外部端子６４でシート上の
多層の信号配線回路６５，基板６６を介して、外部接続
端子６７によって、パーソナルコンピュータに接続され
る。
ＳＩパッケージ６３が接続用外部端子６４でシート上の
多層の信号配線回路６５，基板６６を介して、外部接続
端子６７によって、パーソナルコンピュータに接続され
る。
【００３９】図１０は本発明の実装基板の概念をパーソ
ナルコンピュータ用のメモリーカードに応用した例であ
る。メモリーＬＳＩ６８がシート上の多層の信号配線回
路６９と電気的に接続され、基板７０を介して、外部接
続端子７１によって、パーソナルコンピュータに接続さ
れる。またＬＳＩには保護のため、コーティング膜７２
が被覆されている。
ナルコンピュータ用のメモリーカードに応用した例であ
る。メモリーＬＳＩ６８がシート上の多層の信号配線回
路６９と電気的に接続され、基板７０を介して、外部接
続端子７１によって、パーソナルコンピュータに接続さ
れる。またＬＳＩには保護のため、コーティング膜７２
が被覆されている。
【００４０】次に比較例として、従来の逐次薄膜形成法
により作製した実装基板の作製例を図１１を用いて、説
明する。
により作製した実装基板の作製例を図１１を用いて、説
明する。
【００４１】まずシリコン基板７３上に銅配線用の下地
薄膜（クロム／銅／クロムの３層、厚さ０．５μｍ ）
７４をスパッタリングにより形成した。次に、ホトレジ
ストパターン７５を形成し、電気銅めっきにより信号回
路７６と層間接続用のビアスタッド７７を形成した。続
いて、ホトレジストを除去した後、下地薄膜をスパッタ
エッチングにより除去し、パターン分離を行い、第１層
の配線７８を得た。次に、絶縁膜用のポリイミドのワニ
スを塗布後、キュアリングすることにより、ポリイミド
絶縁膜７９（厚さ２０μｍ）を得た。さらに、ポリッシ
ングにより、ポリイミド膜を平坦化し、ビアスタッド部
の銅配線８０の頭出しを行い接続部を露出した。以上の
一連の工程を繰返し、実装基板８１を得た。この工程で
シリコン基板の反りは２００μｍを超えたため、電源供
給用の基板に接続することができなかった。
薄膜（クロム／銅／クロムの３層、厚さ０．５μｍ ）
７４をスパッタリングにより形成した。次に、ホトレジ
ストパターン７５を形成し、電気銅めっきにより信号回
路７６と層間接続用のビアスタッド７７を形成した。続
いて、ホトレジストを除去した後、下地薄膜をスパッタ
エッチングにより除去し、パターン分離を行い、第１層
の配線７８を得た。次に、絶縁膜用のポリイミドのワニ
スを塗布後、キュアリングすることにより、ポリイミド
絶縁膜７９（厚さ２０μｍ）を得た。さらに、ポリッシ
ングにより、ポリイミド膜を平坦化し、ビアスタッド部
の銅配線８０の頭出しを行い接続部を露出した。以上の
一連の工程を繰返し、実装基板８１を得た。この工程で
シリコン基板の反りは２００μｍを超えたため、電源供
給用の基板に接続することができなかった。
【００４２】
【発明の効果】本発明により、大型汎用計算機やワーク
ステーション，高速プロセッサ用のモジュール基板の高
密度化が図れるとともに安価に製造できるメリットを有
している。
ステーション，高速プロセッサ用のモジュール基板の高
密度化が図れるとともに安価に製造できるメリットを有
している。
【図１】本発明の高密度実装基板の作製方法を示す図。
【図２】本発明の高密度実装基板の作製方法を示す図。
【図３】本発明の高密度実装基板を示す図。
【図４】本発明の高密度実装基板の配線部をマイクロス
トリップ線路に模式化した図。
トリップ線路に模式化した図。
【図５】配線の特性インピーダンスと配線層の厚さｔと
絶縁層の厚さｈの比ｔ／ｈとの関係を示す図。
絶縁層の厚さｈの比ｔ／ｈとの関係を示す図。
【図６】本発明の高密度実装基板の一例を示す図。
【図７】本発明の高密度実装基板の作製方法を示す図。
【図８】本発明の高密度実装基板の断面図。
【図９】本願発明のＬＡＮ用のＬＳＩのモジュール基板
の模式図。
の模式図。
【図１０】本願発明の実装基板を適用したメモリーカー
ドの一例を示す図。
ドの一例を示す図。
【図１１】従来の逐次薄膜形成法による実装基板の作製
方法を示す図。
方法を示す図。
１…セラミックス基板の内層回路、２…ざぐり、３，３
６，４５，４８，５５…セラミックス基板、４，５８…
論理ＬＳＩ、５，６，３４，３５，５７，６８…メモリ
ーＬＳＩ、７…金ペースト、８…ＬＳＩの外部出力端
子、９…ＬＳＩの信号回路が形成されたシート配線、１
０，２４，４４，５２…耐熱性接着シート、１１…加熱
圧着された耐熱性接着シート、１２…ＬＳＩの外部出力
端子の直上部、１３…セラミックス基板の表面回路の直
上部、１４…ＬＳＩの外部出力端子部、１５…セラミッ
クス基板の表面回路、１６…無電解化学銅めっき、１
７，１８…ＬＳＩの補修用の回路、１９…補修パッド、
２０…無電解化学銅めっき、２１…ＬＳＩの信号伝送を
受け持つ上層２層銅配線、２２，２３，４３…配線シー
ト、２５…出力端子用のパッド、２６，７６…信号回
路、２７…無電解化学銅めっき、２８…出力端子、２９
…電源供給用出力ピン、３０，５９…はんだ、３１，３
２，４６…薄型高密度実装基板、３３…論理ＬＳＩ、３
７…セラミックス基板のざぐり部、３８…エラストマー
材、３９…マイクロストリップ線路の配線層、４０…マ
イクロストリップ線路の絶縁層、４１…配線シートの配
線層、４２…配線シートの絶縁層、４７…内層配線、４
９…スパッタリングで得られたＣｒ／Ｃｕ２層膜、５０
…エッチング用レジスト膜、５１…エッチングで得られ
た配線パターン、５３…エキシマレーザで得られた行止
り穴、５４…化学銅めっきで得られた導体接続配線、５
６…多層配線(６層)、６０，６７，７１…外部接続端
子、６１，８１…実装基板、６２…メモリーＬＳＩパッ
ケージ、６３…論理ＬＳＩパッケージ、６４…外部接続
用端子、６５，６９…多層信号配線回路、６６，７０…
基板、７２…保護コーティング膜、７３…シリコン基
板、７４…めっき用下地薄膜、７５…ホトレジストパタ
ーン、７７…ビアスタッド、７８…第１層配線、７９…
ポリイミド絶縁膜、８０…ポリッシングで頭出しされた
銅配線。
６，４５，４８，５５…セラミックス基板、４，５８…
論理ＬＳＩ、５，６，３４，３５，５７，６８…メモリ
ーＬＳＩ、７…金ペースト、８…ＬＳＩの外部出力端
子、９…ＬＳＩの信号回路が形成されたシート配線、１
０，２４，４４，５２…耐熱性接着シート、１１…加熱
圧着された耐熱性接着シート、１２…ＬＳＩの外部出力
端子の直上部、１３…セラミックス基板の表面回路の直
上部、１４…ＬＳＩの外部出力端子部、１５…セラミッ
クス基板の表面回路、１６…無電解化学銅めっき、１
７，１８…ＬＳＩの補修用の回路、１９…補修パッド、
２０…無電解化学銅めっき、２１…ＬＳＩの信号伝送を
受け持つ上層２層銅配線、２２，２３，４３…配線シー
ト、２５…出力端子用のパッド、２６，７６…信号回
路、２７…無電解化学銅めっき、２８…出力端子、２９
…電源供給用出力ピン、３０，５９…はんだ、３１，３
２，４６…薄型高密度実装基板、３３…論理ＬＳＩ、３
７…セラミックス基板のざぐり部、３８…エラストマー
材、３９…マイクロストリップ線路の配線層、４０…マ
イクロストリップ線路の絶縁層、４１…配線シートの配
線層、４２…配線シートの絶縁層、４７…内層配線、４
９…スパッタリングで得られたＣｒ／Ｃｕ２層膜、５０
…エッチング用レジスト膜、５１…エッチングで得られ
た配線パターン、５３…エキシマレーザで得られた行止
り穴、５４…化学銅めっきで得られた導体接続配線、５
６…多層配線(６層)、６０，６７，７１…外部接続端
子、６１，８１…実装基板、６２…メモリーＬＳＩパッ
ケージ、６３…論理ＬＳＩパッケージ、６４…外部接続
用端子、６５，６９…多層信号配線回路、６６，７０…
基板、７２…保護コーティング膜、７３…シリコン基
板、７４…めっき用下地薄膜、７５…ホトレジストパタ
ーン、７７…ビアスタッド、７８…第１層配線、７９…
ポリイミド絶縁膜、８０…ポリッシングで頭出しされた
銅配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 正博 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 渡辺 隆二 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 赤星 晴夫 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 片桐 純一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 今井 勉 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 大幸 洋一 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内
Claims (8)
- 【請求項１】少なくとも１個のメモリー大規模集積回路
素子および少なくとも１個の論理大規模集積回路素子
と、これらを搭載するための基板と、前記基板上に形成
された多層配線回路層とを有する実装基板において、前
記メモリー大規模集積回路素子及び前記論理大規模集積
回路の信号回路が、前記基板上の多層配線回路層中に形
成されており、前記メモリー大規模集積回路素子及び前
記論理大規模集積回路素子の外部端子を介して、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
と電気接続されていることを特徴とする実装基板。 - 【請求項２】少なくとも１個のメモリー大規模集積回路
素子および少なくとも１個の論理大規模集積回路素子を
搭載した基板と、前記基板上に形成された多層配線回路
層から成る実装基板において、前記メモリー大規模集積
回路素子及び前記論理大規模集積回路の信号回路が、前
記基板上の多層配線回路層中に形成されており、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
素子の外部端子を介して、前記メモリー大規模集積回路
素子及び前記論理大規模集積回路と電気接続されてお
り、かつ前記多層配線回路層に前記メモリー大規模集積
回路素子及び前記論理大規模集積回路の補修回路が具備
されていることを特徴とする実装基板。 - 【請求項３】少なくとも１個のメモリー大規模集積回路
素子および少なくとも１個の論理大規模集積回路素子と
これらを搭載するための基板と、前記基板上に形成され
た多層配線回路層とを有する実装基板において、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
の信号回路が、前記基板上の多層配線回路層中に形成さ
れており、前記メモリー大規模集積回路素子及び前記論
理大規模集積回路素子の外部端子を介して、前記メモリ
ー大規模集積回路素子及び前記論理大規模集積回路と電
気接続されており、かつ多層配線回路層の配線抵抗が前
記メモリー大規模集積回路素子及び前記論理大規模集積
回路素子の配線抵抗より小さいことを特徴とする実装基
板。 - 【請求項４】少なくとも１個のメモリー大規模集積回路
素子および少なくとも１個の論理大規模集積回路素子
と、これらを搭載するための基板と、前記基板上に形成
された多層配線回路層とを有する実装基板において、前
記メモリー大規模集積回路素子及び前記論理大規模集積
回路の信号回路が、前記基板上の多層配線回路層中に形
成されており、前記メモリー大規模集積回路素子及び前
記論理大規模集積回路素子の外部端子を介して、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
と電気接続されており、かつ多層配線回路層の特性イン
ピーダンスが５０Ω〜２５０Ω、配線ピッチが１μｍ〜
５０μｍであることを特徴とする実装基板。 - 【請求項５】少なくとも１個のメモリー大規模集積回路
素子および少なくとも１個の論理大規模集積回路素子
と、これらを搭載するための基板と、前記基板上に形成
された多層配線回路層とを有する実装基板において、前
記メモリー大規模集積回路素子及び前記論理大規模集積
回路の信号回路が、前記基板上の多層配線回路層中に形
成されており、前記メモリー大規模集積回路素子及び前
記論理大規模集積回路素子の外部端子を介して、前記メ
モリー大規模集積回路素子及び前記論理大規模集積回路
と電気接続されてされており、かつ動作周波数が５００
ＭＨｚ〜１０GHz領域での整合信号伝送を可能とするこ
とを特徴とする実装基板。 - 【請求項６】少なくとも１個のメモリー大規模集積回路
素子および少なくとも１個の論理大規模集積回路素子が
埋め込まれた基板と、前記基板上に形成された多層配線
回路層を有する実装基板において、前記メモリー大規模
集積回路素子及び前記論理大規模集積回路の信号回路
が、前記基板上の多層配線回路層中に形成されており、
前記メモリー大規模集積回路素子及び前記論理大規模集
積回路素子の外部端子を介して、前記メモリー大規模集
積回路素子及び前記論理大規模集積回路と電気接続され
ており、かつ厚さが１mm以下であることを特徴とする実
装基板。 - 【請求項７】少なくとも１個のメモリー大規模集積回路
素子および少なくとも１個の論理大規模集積回路素子
と、これらを搭載するための基板と、前記基板上に形成
された多層配線回路層を有する実装基板において、前記
メモリー大規模集積回路素子及び前記論理大規模集積回
路の信号回路が、前記基板上の多層配線回路層中に形成
されており、前記メモリー大規模集積回路素子及び前記
論理大規模集積回路素子の外部端子を介して、前記メモ
リー大規模集積回路素子及び前記論理大規模集積回路と
電気接続されていることを特徴とするローカル・エリア
・ネットワーク用集積回路搭載カード。 - 【請求項８】少なくとも１個のメモリー大規模集積回路
素子を搭載した基板と、前記基板上に形成された多層配
線回路層とを有する実装基板において、前記メモリー大
規模集積回路素子の信号回路が、前記基板上の多層配線
回路層中に形成されており、前記メモリー大規模集積回
路素子の外部端子を介して、前記メモリー大規模集積回
路素子と電気接続されていることを特徴とするメモリー
大規模集積回路素子搭載カード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7058530A JPH07307434A (ja) | 1994-03-18 | 1995-03-17 | 実装基板 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4823594 | 1994-03-18 | ||
| JP6-48235 | 1994-03-18 | ||
| JP7058530A JPH07307434A (ja) | 1994-03-18 | 1995-03-17 | 実装基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307434A true JPH07307434A (ja) | 1995-11-21 |
Family
ID=26388465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7058530A Pending JPH07307434A (ja) | 1994-03-18 | 1995-03-17 | 実装基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07307434A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1032226A (ja) * | 1996-07-15 | 1998-02-03 | Saitama Nippon Denki Kk | 電気部品の接続構造及びその接続方法 |
| JP2003517627A (ja) * | 1999-03-16 | 2003-05-27 | エイリアン・テクノロジイ・コーポレーション | 多重モジュール型アセンブリを製造する方法および機器 |
| JP2003218319A (ja) * | 2002-01-18 | 2003-07-31 | Ibiden Co Ltd | マルチチップ半導体装置 |
| US7098538B1 (en) | 1999-07-08 | 2006-08-29 | Nec Corporation | System semiconductor device and method of manufacturing the same |
| JP2008078596A (ja) * | 2006-09-20 | 2008-04-03 | Irvine Sensors Corp | 貫通接続構造物を高密度に備えた積層可能な層構造体及び積層体 |
-
1995
- 1995-03-17 JP JP7058530A patent/JPH07307434A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1032226A (ja) * | 1996-07-15 | 1998-02-03 | Saitama Nippon Denki Kk | 電気部品の接続構造及びその接続方法 |
| JP2003517627A (ja) * | 1999-03-16 | 2003-05-27 | エイリアン・テクノロジイ・コーポレーション | 多重モジュール型アセンブリを製造する方法および機器 |
| US7098538B1 (en) | 1999-07-08 | 2006-08-29 | Nec Corporation | System semiconductor device and method of manufacturing the same |
| US7297575B2 (en) | 1999-07-08 | 2007-11-20 | Nec Corporation | System semiconductor device and method of manufacturing the same |
| JP2003218319A (ja) * | 2002-01-18 | 2003-07-31 | Ibiden Co Ltd | マルチチップ半導体装置 |
| JP2008078596A (ja) * | 2006-09-20 | 2008-04-03 | Irvine Sensors Corp | 貫通接続構造物を高密度に備えた積層可能な層構造体及び積層体 |
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Legal Events
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050412 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050823 |