JP2003218319A

JP2003218319A - マルチチップ半導体装置

Info

Publication number: JP2003218319A
Application number: JP2002010815A
Authority: JP
Inventors: Akira Enomoto; 亮榎本
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 2002-01-18
Filing date: 2002-01-18
Publication date: 2003-07-31

Abstract

(57)【要約】【課題】高密度・薄型化を図り、ＩＣ等の半導体素子
との電気的接続を確実に行うことができるとともに、ロ
ジックIC搭載に伴う熱の拡散を効果的に行うことができ
る放熱性に優れたマルチチップ半導体装置を提供するこ
と。【解決手段】絶縁性基板に設けた凹部または開口内に
メモリICを収容・固定してなる半導体モジュールの複数
個を積層・一体化し、最も外側の基板にロジックICを実
装してなるマルチチップ半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリICを内蔵し
た回路基板からなる半導体モジュールの複数個を積層一
体化してなる多層回路基板の最も外側に位置する基板
に、ロジックICを実装してなるマルチチップ半導体装置
に関するものである。

【０００２】

【従来の技術】近年、各種電子装置における回路構成の
複雑化および電子部品の高密度実装化の要請に応じた、
各種の高密度実装構造が提案されている。たとえば、特
開平８−８８４７１においては、絶縁性基板に設けた凹
状のキャビティー内に電子部品を内蔵し、絶縁基板の表
裏面の少なくとも一方の面に、電子部品に電気的に接続
される回路パターンおよび電極部を形成した印刷配線基
板を単位として、これらの基板の複数層を絶縁性樹脂を
介して積層し、加熱処理により絶縁性樹脂層を硬化させ
ることによって多層化した多層印刷配線基板が開示され
ている。

【０００３】上記凹状のキャビティー内に内装固定され
た半導体素子は、キャビティーを含めた領域に形成され
た回路パターンに、金属ワイヤによって電気接続された
状態で、樹脂によってキャビティー内に封止され、ま
た、上記回路パターンの複数箇所が電極部として構成さ
れるとともに、この電極部上には導電性樹脂層が形成さ
れている。

【０００４】このように形成された各印刷配線基板は、
絶縁性樹脂を介して互いに絶縁状態を保って一体的に接
着され多層化されるが、この際には、各印刷配線基板の
電極部は、隣接する印刷配線基板の電極部に導電性樹脂
を介して電気接続され、これによって、各配線パターン
相互が電気接続されるように構成されている。

【０００５】

【発明が解決しようとする課題】ところで、このような
従来の多層印刷配線基板は、凹状のキャビティー内に予
め半導体素子等の電子部品を内蔵した印刷配線基板を多
層化することができ、平面面積に対する電子部品の実装
密度の向上が可能となるが、各印刷配線基板のキャビテ
ィー内に形成された回路パターンに半導体素子がワイヤ
ボンディング法によって電気接続されるので、このよう
な接続作業による生産性の低下を招いたり、隣接する各
印刷配線基板の配線パターン間の電気接続が導電性樹脂
を介して行われるので、半導体素子間の距離が長くなる
とともに配線抵抗が大きくなってしまうという問題点が
ある。

【０００６】このような問題点を解消するために、本発
明者は、「絶縁性基材に設けられた凹部または開口内に
収容された半導体素子と、絶縁性基材に設けたバイアホ
ールと、絶縁性基材の第１の表面と半導体素子の表面と
を被覆し、かつバイアホールと半導体素子の電極パッド
のそれぞれの位置に対応した位置に開口部を設けてなる
絶縁層と、絶縁層の表面に沿って形成され、バイアホー
ルと半導体素子の電極パッドとを電気的に接続する接続
配線パターンと、絶縁性基材の第２の表面側に設けら
れ、バイアホールに電気的に接続される導電性バンプと
を有する半導体素子内蔵基板」を提案し、本願と同時に
特許出願した。

【０００７】ところで、このような半導体素子内蔵基板
を半導体モジュールとして用い、これらの複数枚を多層
化する場合においては、半導体素子としてメモリーICや
ロジックIC等が絶縁性基材に設けた凹部や開口内に収容
されるが、メモリーICとロジックICとを混在させたマル
チチップ半導体装置とする場合には、ロジックICで発生
する熱による影響を最小限にすることが要請される。

【０００８】本発明は、高密度・薄型化を図り、ＩＣ等
の半導体素子との電気的接続を確実に行うことができる
とともに、ロジックIC搭載に伴う熱の拡散を効果的に行
うことができる放熱性に優れたマルチチップ半導体装置
を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明者は、上掲の目的
を実現するために鋭意研究した結果、以下の内容を要旨
構成とする本発明に想到した。すなわち、

【００１０】本発明は、メモリーICに電気的に接続され
てなる半導体モジュールの複数個が、積層・一体化され
てなる半導体素子内蔵多層基板の最も外側に位置する基
板に、ロジックICが実装されてなるマルチチップ半導体
装置であることを特徴とする。

【００１１】上記構成によれば、基板に設けた凹部また
は開口内にメモリICを収容してなるモジュールの複数個
を積層・一体化し、最も外側の基板にロジックICを実装
しているので、配線基板の高密度化やICチップ間の距離
の短縮化を図り、配線の抵抗やインダクタンスに起因す
る不具合を低減し、電気信号を遅延なく高速で伝達する
ことができるとともに、放熱性に優れたマルチチップ半
導体装置の製造に有利となる。

【００１２】上記半導体モジュールは、絶縁性基材と、
その絶縁性基材に設けられた凹部または開口内に収容さ
れたメモリーICと、前記絶縁性基材に設けたバイアホー
ルと、前記絶縁性基材の第１の表面と前記メモリーICの
表面とを被覆し、かつ前記バイアホールと前記メモリー
ICの電極パッドのそれぞれの位置に対応した位置に開口
を設けてなる絶縁層と、前記絶縁層の表面に沿って形成
され、前記バイアホールと電極パッドとを電気的に接続
する接続配線パターンと、前記絶縁性基材の第２の表面
側に設けられ、前記バイアホールに電気的に接続される
導電性バンプとを有する回路基板からなり、そのような
半導体モジュールの複数個が、積層・一体化されて半導
体素子内蔵多層基板が形成されることが望ましい。

【００１３】また、上記半導体素子内蔵多層基板の最も
外側に位置する回路基板は、その接続配線パターンの所
定位置に実装用パッドが形成され、その実装用パッド上
に半田バンプが形成されると共に、その半田バンプを介
してロジックICが実装されていることが望ましい。

【００１４】上記接続配線パターンは、メモリーICの電
極パッドの位置に対応する開口にめっき充填されてなる
実装用パッドと、バイアホール位置に対応する開口にめ
っき充填されてなる接続用パッドと、前記実装用パッド
と接続用パッドとを電気的に接続する配線パターンとか
ら構成されることが望ましい。

【００１５】

【発明の実施の形態】本発明にかかるマルチチップ半導
体装置の特徴は、基板に設けた凹部または開口内にメモ
リICが収容・固定されてなる半導体モジュールの複数個
が、積層・一体化されてなる半導体素子内蔵多層基板の
最も外側の基板に、ロジックICが実装されている点にあ
る。

【００１６】すなわち、本発明にかかるマルチチップ半
導体装置の各半導体モジュールは、絶縁性基材に設けら
れた凹部または開口内にメモリICを収容し、絶縁性基材
を貫通する孔内に導電性物質を充填させてバイアホール
を形成し、絶縁性基材の第１の表面とメモリICの表面と
を被覆し、かつバイアホールおよびメモリICの電極パッ
ドのそれぞれの位置に対応した位置に開口部を有する絶
縁層を設け、その絶縁層の表面に沿って、バイアホール
と電極パッドとを電気的に接続する接続配線パターンを
形成し、絶縁性基材の第２の表面側にはバイアホールに
電気的に接続される導電性バンプを形成してなり、半導
体モジュールの複数個が積層・一体化されてなる半導体
素子内蔵多層基板の最も外側の基板に、ロジックICがフ
リップチップ実装されていることに特徴がある。

【００１７】上記各半導体モジュールを形成する絶縁性
基材は、そのほぼ中央部にメモリICを収容・固定する領
域、すなわち、メモリICのサイズに応じた凹部または開
口を有し、そのようなメモリIC収容領域から外側に向か
った周辺部には、多数の微細な貫通孔が形成されるとと
もに、その微細孔には導電性物質が充填されてなるバイ
アホールが形成され、メモリICの電極パッドとバイアホ
ールとの電気的接続は、絶縁性基材の第１の表面および
メモリICの電極パッドを覆って形成された樹脂絶縁層の
表面に沿って形成された接続配線パターンによって行わ
れる。

【００１８】また、絶縁性基材の周辺部に設けたバイア
ホールには隣接する他の基板との電気的接続のための導
電性バンプが、絶縁性基材の第２の表面から突出して形
成される。

【００１９】このようなメモリICが内蔵された基板は、
他のメモリICを内蔵するほぼ同じ構造を有する他の基板
と共に積層され、必要に応じて接着剤を介して、加熱プ
レスされて一体化された後、最も外側の基板の接続配線
パターン上の所定位置、すなわち、実装されるべきロジ
ックICの電極パッド位置に対応する位置に半田バンプを
形成し、その半田バンプを介してロジックICがフリップ
チップ実装され得るので、放熱性に優れ、高密度配線お
よび高機能付与を図ることができるマルチチップ半導体
装置が形成される。

【００２０】上記絶縁性基材に設けた凹部または開口内
に収容されたメモリICは、接続配線パターンおよびそれ
に対応するバイアホールを介して絶縁性基材の反対側に
設けた導電性バンプに接続され、その導電性バンプは、
隣接する回路基板の接続配線パターンまたはバイアホー
ルパッドに接続される。一方、最外層の回路基板にフリ
ップチップ実装されるロジックICは、内層側の回路基板
に収容されたメモリICに接続配線パターンを介して直接
的に接続される。

【００２１】したがって、メモリIC間およびメモリICと
ロジックICとの間の距離を短縮化し、配線抵抗やインダ
クタンスに起因する不具合が低減されて、電気信号の伝
達を高速で遅延なく、行なうことができるとともに、ロ
ジックICで発生する熱を効果的に放出することができ
る。

【００２２】本発明のマルチチップ半導体装置における
各半導体モジュールを構成する絶縁性樹脂基材は、有機
系絶縁性基材であれば使用でき、具体的には、アラミド
不織布−エポキシ樹脂基材、ガラス布エポキシ樹脂基
材、アラミド不織布−ポリイミド基材、ビスマレイミド
トリアジン樹脂基材、ＦＲ−４、ＦＲ−５から選ばれる
リジッド（硬質）の積層基材、あるいは、ポリフェニレ
ンエーテル（ＰＰＥ）フィルム、ポリイミド（ＰＩ）な
どのフィルムからなるフレキシブル基材から選ばれる１
種であることが望ましい。

【００２３】特に、硬質の絶縁性樹脂基材は、従来のよ
うな半硬化状態のプリプレグではなく、完全に硬化した
樹脂材料から形成されるので、このような材料を用いる
ことによって、たとえば、絶縁性基材上に銅箔を加熱プ
レスによって圧着させる際に、プレス圧による絶縁性基
材の最終的な厚みの変動がなくなるので、バイアホール
の位置ずれを最小限度に抑えて、そのバイアホールのパ
ッド径を小さくできる。したがって、配線ピッチを小さ
くして配線密度を向上させることができる。また、基材
の厚みを実質的に一定に保つことができるので、後述す
る充填バイアホール形成用開口をレーザ加工によって形
成する場合には、そのレーザ照射条件の設定が容易とな
る。

【００２４】上記絶縁性基材の第１の表面に設けるバイ
アホールパッドは、銅箔等の金属箔を適切な樹脂接着剤
を介して絶縁性基材に貼り付け、後述するように、所定
の工程を経た後、適切なエッチング処理を施すことによ
って行われる。

【００２５】このような絶縁性基材上への銅箔の貼付に
代えて、絶縁性基材上に予め銅箔が貼付された片面銅張
積層板を用いることもでき、その銅箔は密着性改善のた
めにマット処理されていてもよい。片面銅張積層板を使
用することが最も好ましい実施の形態である。

【００２６】上記絶縁性樹脂基材の厚さは、１０〜２０
０μｍ、好ましくは１５〜１００μｍであり、２０〜８
０μｍが最適である。これらの範囲より薄くなると強度
が低下して取扱が難しくなり、逆に厚すぎると微細なバ
イアホールの形成および導電性材料による充填が難しく
なるからである。

【００２７】一方、上記銅箔の厚さは、５〜３６μｍ、
好ましくは８〜３０μｍであり、１２〜２５μｍがより
好適である。その理由は、後述するようにバイアホール
形成用開口孔をレーザ加工によって設ける際に、薄すぎ
ると貫通してしまうからであり、逆に厚すぎるとエッチ
ングにより、ファインパターンを形成し難いからであ
る。

【００２８】バイアホール開口径は、５０〜２００μｍ
の範囲であることが望ましい。５０μｍ未満では開口内
に導電性物質を充填し難くなると共に、接続信頼性が低
くなるからであり、２００μｍを超えると、高密度化が
困難になるからである。

【００２９】上記開口内に導電性物質を充填してバイア
ホールを形成する前に、開口の内壁面に残留する樹脂残
滓等を取り除くためのデスミア処理、例えば、酸や過マ
ンガン酸、クロム酸などの酸化剤などに浸漬する化学的
除去方法、あるいは、プラズマ放電やコロナ放電などを
用いた物理的除去方法によって処理することが接続信頼
性確保の点から望ましい。

【００３０】特に、絶縁性基材上に保護フィルムが貼付
けられた状態で行う場合には、たとえば、プラズマ放電
やコロナ放電等を用いたドライデスミア処理によること
が望ましい。ドライデスミア処理のうち、プラズマクリ
ーニング装置を使用したプラズマクリーニングがとくに
好ましい。上記バイアホール形成用開口はレーザ加工で
形成したが、ドリル加工、パンチング加工等の機械的方
法で穴開けすることも可能である。

【００３１】上記デスミア処理を行った開口内に、導電
性物質を充填してバイアホールを形成する方法には、め
っき処理によるめっき充填方法や導電性ペーストの充填
による方法がある。

【００３２】上記めっき充填は、電解めっき処理または
無電解めっき処理のいずれによっても行うことができる
が、電解めっき処理が望ましい。

【００３３】電解めっきとしては、例えば、Ｓｎ、Ｐ
ｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田または
スズ合金等を使用できるが、特に、電解銅めっきが最適
である。

【００３４】また、めっき処理による導電性物質充填の
代わりに、導電性ペーストを充填する方法、あるいは電
解めっき処理又は無電解めっき処理によって開口の一部
を充填し、残存部分に導電ペーストを充填して行うこと
もできる。

【００３５】上記導電性ペーストとしては、銀、銅、
金、ニッケル、各種はんだから選ばれる１種または２種
以上の金属粒子からなる導電性ペーストを使用できる。

【００３６】また、上記金属粒子としては、金属粒子の
表面に異種金属をコーティングしたものも使用できる。
具体的には、銅粒子の表面に金または銀のような貴金属
を被覆した金属粒子を使用することができる。なお、導
電性ペーストとしては、金属粒子に、エポキシ樹脂など
の熱硬化性樹脂や、ポリフェニレンスルフィド（ＰＰ
Ｓ）樹脂を加えた有機系導電性ペーストが望ましい。

【００３７】上記バイアホールパッドは、バイアホール
形成用開口に導電性物質を充填した後、絶縁性基材に貼
付された銅箔を適切なエッチング処理することによっ
て、各バイアホール開口位置に対応して設けることが望
ましい。

【００３８】すなわち、銅箔面に感光性ドライフィルム
を貼付するか、液状感光性レジストを塗布した後、バイ
アホール開口よりも若干口径の大きいパッドパターンを
有するマスクを載置し、露光・現像処理することによっ
てめっきレジスト層を形成した後、エッチングレジスト
非形成部分の銅箔をエッチング処理することによって形
成される。

【００３９】このようなエッチング処理に際して、絶縁
性基材の第２の表面はポリエチレンテレフタレートフィ
ルム（PETフィルム）等のエッチング保護フィルムで被
覆し、バイアホール形成用開口に充填した導電性金属が
腐食されないようにすることが望ましい。

【００４０】本発明にかかるマルチチップ半導体装置に
おいて、上記バイアホールは絶縁性基材の中央部から外
側に向った周辺部に設けられ、一方、絶縁性基材のほぼ
中央部にはメモリICを収納・固定するための実装領域と
して凹部または貫通孔が形成されている。このような実
装領域は、メモリICのサイズおよび厚さに応じて設けら
れ、そのメモリＩＣは、凹部または貫通孔内に収容され
かつ適切な接着剤によって固定される。

【００４１】絶縁性基材の凹部または貫通孔内に収容さ
れたメモリICは、その電極パッドを絶縁性樹脂の第１の
表面に形成したバイアホールパッドの表面とほぼ同一な
平面上にあるような位置で固定されることが望ましく、
そのような位置関係を保持することによって、後述する
ような、絶縁性基材の第１の表面およびメモリ表面を覆
って設ける樹脂絶縁層に対して、バイアホールパッドお
よび電極パッドにそれぞれ対応した位置に設ける開口の
深さを一定にすることができる。その結果、樹脂絶縁層
の表面からバイアホールパッドおよび電極パッドに達す
る開口を形成する際の、露光条件またはレーザ加工条件
の設定が容易となる。

【００４２】上記絶縁性基材の第１の表面およびIC表面
を覆って設ける樹脂絶縁層は、熱硬化性樹脂、熱可塑性
樹脂、あるいは熱硬化性樹脂と熱可塑性樹脂の複合体を
用いることができる。

【００４３】熱硬化性樹脂としては、エポキシ樹脂、ポ
リイミド樹脂、フェノール樹脂、熱硬化性ポリフェニレ
ンエーテル（PPE）などが使用できる。

【００４４】熱可塑性樹脂としては、フェノキシ樹脂、
ポリテトラフルオロエチレン（PTFE）等のフッ素樹脂、
ポリエチレンテレフタレート（PET）、ポリスルフォン
（PSF）、ポリフェニレンスルフィド（PPS）、熱可塑型
ポリフェニレンエーテル（PPE）、ポリエーテルスルフ
ォン（PES）、ポリエーテルイミド（PEI）、ポリフェニ
レンスルフォン（PPES）、４フッ化エチレン６フッ化プ
ロピレン共重合体（FEP）、４フッ化エチレンパーフロ
ロアルコキシ共重合体（PFA）、ポリエチレンナフタレ
ート（PEN）、ポリエーテルエーテルケトン（PEEK）、
ポリオレフィン系樹脂などが使用できる。

【００４５】熱硬化性樹脂と熱可塑性樹脂の複合体とし
ては、エポキシ樹脂−PES、エポキシ樹脂−PSF、エポキ
シ樹脂−PPS、エポキシ樹脂−PPESなどが使用できる。

【００４６】本発明において、半導体素子を収容した絶
縁性基材を覆う樹脂絶縁層としては、所定の加熱条件下
において軟化するような樹脂フィルム、たとえば、熱硬
化性のポリオレフィン系樹脂またはエポキシ系樹脂を主
成分とした樹脂フィルムから形成されることが望まし
い。ポリオレフィン系樹脂は、その一つとしてのシクロ
オレフィン系樹脂を用いることができる。このシクロオ
レフィン系樹脂は、誘電率および誘電正接が低いので、
GHz帯域の高周波信号を用いた場合でも信号の伝播遅延
やエラーが起きにくく、さらには、剛性等の機械的特性
にも優れるからである。

【００４７】シクロオレフィン系樹脂としては、２−ノ
ルボルネン、５−エチリデン−２−ノボルネンまたはこ
れらの誘導体からなる単量体の単独重合または共重合体
であることが望ましい。

【００４８】前記誘導体としては、２−ノルボルネンな
どのシクロオレフィンに、架橋を形成するためのアミノ
酸残基あるいはマレイン酸変性したもの等が結合したも
のが挙げられる。前記共重合体を合成する場合の単量体
としては、例えば、エチレン、プロピレンなどがある。
その中でも熱硬化性シクロオレフィン系樹脂であること
が望ましい。加熱を行って架橋を形成させることによ
り、より剛性が高くなり機械的特性が向上するからであ
る。

【００４９】このようなポリオレフィン系樹脂を主成分
とする樹脂フィルムは、温度50〜250℃、圧力９．８×
１０^４〜４．９×１０^６Ｐａ、プレス時間1〜120分間の
条件で加熱プレスして形成することが好ましい実施の形
態である。

【００５０】上記樹脂絶縁層には、メモリーICの電極パ
ッドとバイアホールパッドとを電気的接続するために、
樹脂絶縁層表面からバイアホールパッドおよび電極パッ
ドに達する開口がそれぞれ形成されると共に、それらの
開口内壁を含んだ樹脂絶縁層表面に沿って配線パターン
が形成されている。

【００５１】上記開口は、メモリーICの電極パッドとバ
イアホールパッドの大きさに応じた開口径に形成される
ことが望ましい。上記樹脂絶縁層を感光性樹脂で形成す
る場合は、露光、現像処理によって開口を形成し、樹脂
絶縁層を熱硬化性樹脂や熱可塑性樹脂で形成する場合
は、レーザ照射によって開口を形成する。このとき、使
用されるレーザ光としては、炭酸ガスレーザ、紫外線レ
ーザ、エキシマレーザなどが望ましい。

【００５２】上記開口を形成した後、必要に応じて樹脂
絶縁層の表面を粗化して、その樹脂絶縁層上に形成され
る接続配線パターンとの密着性を向上させることもでき
る。

【００５３】上記配線パターンを無電解めっき処理によ
って形成する場合には、その樹脂絶縁層の表面に、無電
解めっき用の触媒核が付与されるが、一般的な触媒核
は、パラジウム−スズコロイドであり、この溶液に基板
を浸漬、乾燥、加熱処理して樹脂絶縁層表面に触媒核が
固定される。

【００５４】また、金属核をＣＶＤ、スパッタ、プラズ
マにより樹脂表面に打ち込んで触媒核とすることができ
る。この場合、樹脂表面に金属核が埋め込まれることに
なり、この金属核を中心にめっきが析出して導体層が形
成されるため、粗化しにくい樹脂やフッ素樹脂（ポリテ
トラフルオロエチレン等）のように樹脂と導体層との密
着が悪い樹脂でも、密着性を確保できる。

【００５５】このような金属核としては、パラジウム、
銀、金、白金、チタン、銅およびニッケルから選ばれる
少なくとも１種以上がよい。なお、金属核の量は、20μ
ｇ／ｃｍ^２以下がよい。この量を超えると金属核を除
去しなければならないからである。

【００５６】上記バイアホールパッドの表面、メモリIC
の電極パッド表面および樹脂絶縁層の表面には、薄付け
導体層が形成される。この薄付け導体層は、スパッタリ
ングまたは無電解めっきによって形成され、それぞれ銅
スパッタリングまたは無電解銅めっきが好ましい。

【００５７】上記薄付け導体層上に、感光性ドライフィ
ルムをラミネートした後、露光、現像処理によってめっ
きレジストを形成し、さらに、電解めっき処理を施し
て、導体層部分を厚付けすると共に、上記バイアホール
パッドに対応する開口およびメモリーICの電極パッドに
対応する開口にそれぞれ電解めっきを充填する。電解め
っきとしては、電解銅めっきが好ましく、その厚みは５
〜３０μｍがよい。

【００５８】そしてさらに、めっきレジストを剥離した
後、そのめっきレジスト下の薄付け導体層を、硫酸−過
酸化水素の水溶液、過硫酸アンモニウムや過硫酸ナトリ
ウム、過硫酸カリウムなどの過硫酸塩水溶液、塩化第二
鉄や塩化第二銅の水溶液のいずれかをエッチング液とし
て用いたエッチング処理によって溶解除去して、メモリ
ICの電極パッドとバイアホールパッドとを電気的接続す
る接続配線パターンを、樹脂絶縁層表面に沿って形成す
る。

【００５９】上記接続配線パターンは、基板のほぼ中央
部に固定されるICの電極パッドから外周部に向って延設
された微細な線幅のパターンを含んで構成され、その厚
みが５〜３０μｍであることが望ましく、１２μｍであ
ることが最も好ましい。また、線幅と線間距離との比
（Ｌ／Ｄ）は、５０μｍ／５０μｍ〜１００μｍ／１０
０μｍであることが望ましい。さらに、配線パターン上
に形成されるパッドは、その口径が１５０〜５００μｍ
であることが望ましく、特に、３５０μｍであることが
好ましい。

【００６０】上記絶縁性樹脂基材の第２の表面に露出す
るバイアホールに直接的に接続される導電性バンプは、
めっき処理または導電性ペーストを印刷することによっ
て形成されることが望ましい。

【００６１】上記めっき処理による充填は、電解めっき
処理または無電解めっき処理のいずれによっても行うこ
とができるが、電解めっき処理がより望ましい。電解め
っき処理としては、例えば、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、
Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田またはスズ合金等を使用
できるが、この実施形態においては、電解スズめっき処
理が最適である。

【００６２】上記導電性バンプの高さとしては、３〜３
０μｍの範囲が望ましい。その理由は、３μｍ未満で
は、バンプの変形により、バンプの高さのばらつきを許
容することができず、また、３０μｍを越えるとマイグ
レーションやウイスカーの発生が増加するからである。
特に、５μｍの高さとすることが最も好ましい。

【００６３】また、導電性バンプは、めっき処理の代わ
りに、メタルマスクを用いたスクリーン印刷によって、
導電性ペーストをバイアホール上に印刷することによっ
て形成することもできる。

【００６４】この導電性ペーストからなるバンプは、半
硬化状態であることが望ましい。導電性ペーストは、半
硬化状態でも硬く、熱プレス時に軟化した有機接着剤層
を貫通させることができるからである。また、熱プレス
時に変形して接触面積が増大し、導通抵抗を低くするこ
とができるだけでなく、バンプの高さのばらつきを是正
することができるからである。

【００６５】この他に、例えば、低融点金属であるはん
だペーストを印刷する方法や、はんだめっきを行う方
法、あるいははんだ溶融液に浸漬する方法によって導電
性バンプを形成することができる。

【００６６】上記低融点金属としては、Ｐｂ−Ｓｎ系は
んだ、Ａｇ−Ｓｎ系はんだ、インジウムはんだ等を使用
することができる。

【００６７】上記絶縁性基材の第２の表面には接着剤層
が形成されることが望ましく、この接着剤層は、絶縁性
基材の第２の表面全体に樹脂を塗布し、乾燥させて、未
硬化状態としたものであることが望ましい。

【００６８】上記接着剤層は、有機系接着剤から形成す
ることが望ましく、その有機系接着剤としては、エポキ
シ樹脂、ポリイミド樹脂、熱硬化型ポリフェニレンエー
テル（ＰＰＥ：Ｐｏｌｙｐｈｅｎｙｌｅｎｅｔｈｅ
ｒ）、エポキシ樹脂と熱可塑性樹脂との複合樹脂、エポ
キシ樹脂とシリコーン樹脂との複合樹脂、ＢＴレジンか
ら選ばれる少なくとも１種の樹脂であることが望まし
い。ここで、有機系接着剤の溶剤としては、ＮＭＰ、Ｄ
ＭＦ、アセトン、エタノールを用いることができる。

【００６９】上記有機系接着剤である未硬化樹脂の塗布
方法は、カーテンコータ、スピンコータ、ロールコー
タ、スプレーコータ、スクリーン印刷などを使用でき
る。上記接着剤層の厚さは、５〜５０μｍが望ましい。
接着剤層は、取扱が容易になるため、予備硬化（プレキ
ュア）しておくことが好ましい。

【００７０】本発明のマルチチップ半導体装置は、メモ
リーICを絶縁性基材内に収容してなるモジュールの複数
枚を、所定方向に積層・一体化して半導体素子内蔵多層
基板を形成した後、その多層基板の最上層に位置するモ
ジュールの接続配線パターン上に導電性パッドを設ける
とともに、その導電性パッド上に半田バンプを設け、そ
の半田バンプを介してロジックICをフリップチップ実装
することによって形成することが望ましい。

【００７１】また、メモリICを絶縁性基材内に収容して
なるモジュールの複数枚を、所定方向に積層し、その最
上層に位置するモジュールの更に外側に、ロジックICを
絶縁性基材内に収容してなるモジュールを積層し、それ
ら４枚のモジュールを一体化することによって、マルチ
チップ半導体装置を形成することもできる。

【００７２】上記最上層に位置するモジュールの接続配
線パターン上に形成された導電性バンプと、ロジックIC
の電極パッドとの接続方法としては、ロジックICの電極
パッドと回路基板との位置合わせをした状態でリフロー
する方法や、予めバンプを加熱、溶解させておいた状態
でロジックICと回路基板とを接合させる方法などがあ
る。

【００７３】上記各半導体モジュールの積層・一体化
は、各モジュールの絶縁性基材に予め設けた位置決め用
孔をＣＣＤカメラ等で光学的に検出し、その位置合わせ
を行いながら進め、そのような積層体を、５０〜２５０
℃の温度で加熱しながら、０．５〜５ＭＰａの圧力でプ
レスして、すべてのモジュールが、１度のプレス成形に
より一体化される。特に、好ましい加熱温度は、１６０
〜２００℃の範囲である。

【００７４】上記積層・一体化されたモジュールの最下
層に位置する基板に接着剤を塗布し、その接着剤を介し
て銅箔を圧着した後、適切なエッチング処理によって、
パッドを含んだI/O配線パターンを形成させ、その配線
パターンのパッド上に、たとえば、ニッケル−金層を形
成し、その金−ニッケル層上にはんだボールまたはＴピ
ンを接合して、マザーボードへの接続端子とすることが
できる。

【００７５】以下、本発明にかかるマルチチップ半導体
装置の製造方法の一例について、添付図面を参照にして
具体的に説明する。 (1) 本発明にかかるマルチチップ半導体装置を製造す
るに当たって、積層されるべき半導体モジュールを構成
する絶縁性基材として、ガラス布エポキシ樹脂基材から
なる絶縁性樹脂基材１０の片面（以下、絶縁性基材の
「第１の表面」と言う）に銅箔が１２が貼付けられたも
のを出発材料として用いる（図１(a)参照）。上記絶縁
性基材１０および銅箔１２としては、ガラス布エポキシ
樹脂基材に銅箔が圧着されてなる片面銅張積層板を用い
ることが好ましい。

【００７６】(2) このような絶縁性基材１０の第１の
表面と反対側の表面（以下、「第２の表面」と言う）
に、表面に粘着層を設けたポリエチレンテレフタレート
（ＰＥＴ）フィルムからなる保護フィルム１３を貼付す
る。

【００７７】(3) ついで、絶縁性基材１０の第２の表
面に貼付けられたＰＥＴフィルム１３の上方から、レー
ザ照射を行って、ＰＥＴフィルム１３を貫通して、絶縁
性基材１０の表面から銅箔１２に達する開口１６を形成
する（図１(b)参照）。上記開口１６は、絶縁性基材１
０のほぼ中央部を占めるメモリIC実装領域の外側に位置
する周辺領域に形成される。

【００７８】(4) 前記(3)の工程で形成された開口１６
の内壁面に残留する樹脂残滓を取り除くために、デスミ
ア処理を行う。このデスミア処理としては、プラズマ放
電、コロナ放電等を用いたドライデスミア処理が、接続
信頼性の確保の点から望ましい。

【００７９】(5) 次に、絶縁性樹脂基材１０の第１の
表面にPETフィルム１４を貼付し、前記(3)でのデスミア
処理を終えた基板に対して電解銅めっき処理を施して、
開口１６内に電解銅めっき処理を施してバイアホール２
０を形成する（図1(c)参照）。

【００８０】(6) その後、絶縁性樹脂基材１０の第１
の表面に貼付したPETフィルム１４を剥離させるととも
に、第２の表面にエッチング保護フィルムとしてのＰＥ
Ｔフィルム１５を貼付した後、銅箔１２の不要な部分を
エッチング処理によって除去して、バイアホールパッド
４０を形成する。

【００８１】この処理工程においては、先ず、銅箔１２
を覆って感光性ドライフィルムレジストを貼付した後、
露光、現像処理してエッチングレジスト層２４を形成し
（図１(d)参照）、エッチングレジスト非形成部分の銅
箔をエッチングして、所定パターンのバイアホールパッ
ド４０を形成する（図１(e)参照）。このバイアホール
パッド４０は、その内径がバイアホール口径とほぼ同様
であるが、その外径は、５０〜２５０μｍの範囲に形成
されることが好ましい。

【００８２】(7) 次いで、絶縁性樹脂基材１０の第２
の表面に貼付けられたPETフィルム１５を剥離させた
後、絶縁性基材のほぼ中央部に、メモリーIC２６よりも
僅かにサイズの大きい開口（貫通孔）２５を、レーザ照
射またはパンチングによって形成し、その開口２５内壁
に接着剤を塗布した状態でメモリーIC２６を嵌合させ
て、メモリーIC２６を開口２５の内壁に接着・固定す
る。その際、メモリIC２６の電極パッド２７の表面が絶
縁性樹脂の第１の表面に形成したバイアホールパッド４
０の表面とほぼ同一な平面上にあるように固定される
（図１(f)参照）。

【００８３】(8) 前記メモリIC２６が収容・固定され
た絶縁性基材の第１の表面上に、所定の加熱条件下にお
いて軟化するような樹脂フィルム、たとえば、熱硬化性
のポリオレフィン系樹脂またはエポキシ系樹脂を主成分
とした樹脂フィルムから樹脂絶縁層３０を形成する（図
２(a)参照）。

【００８４】ポリオレフィン系樹脂は、その一つとして
のシクロオレフィン系樹脂を用いることができる。この
シクロオレフィン系樹脂は、誘電率および誘電正接が低
いので、GHz帯域の高周波信号を用いた場合でも信号の
伝播遅延やエラーが起きにくく、さらには、剛性等の機
械的特性にも優れるからである。このようなポリオレフ
ィン系樹脂を主成分とする樹脂フィルムを、温度５０〜
２５０℃、圧力９．８×１０^４〜４．９×１０^６Ｐａ、
プレス時間１〜１２０分間の条件で加熱プレスして、樹
脂絶縁層３０を形成する。

【００８５】(9) 上記(8)において形成された樹脂絶縁
層３０の表面に、レーザ照射によって、樹脂絶縁層表面
からバイアホールパッド４０および電極パッド２７に達
する開口３２、３４をそれぞれ形成する（図２(b)参
照）。

【００８６】(10) 次いで、前記樹脂絶縁層３０を形成
した絶縁性樹脂基材１０の表面に、金属核をＣＶＤ、ス
パッタあるいいはプラズマにより打ち込んで触媒核とし
た後、バイアホールパッド４０の表面、メモリIC２６の
電極パッド２７表面および樹脂絶縁層３０の表面に、無
電解銅めっき処理による薄付け導体層（図示せず）を形
成する。

【００８７】(11) 上記薄付け導体層上に、感光性ドラ
イフィルムをラミネートした後、露光、現像処理によっ
てめっきレジストを形成し、さらに、電解銅めっき処理
を施して、導体層部分を厚付けすると共に、上記バイア
ホールパッド４０位置に対応する開口３２およびメモリ
IC２６の電極パッド２７位置に対応する開口３４をそれ
ぞれ電解銅めっきで充填する。

【００８８】(12) そしてさらに、めっきレジストを剥
離した後、そのめっきレジスト下の薄付け導体層をエッ
チング処理により溶解除去して、メモリIC２６の電極パ
ッド２７とバイアホールパッド４０とを電気的接続する
配線パターン４２を、樹脂絶縁層３０表面に沿って形成
する（図２(c)参照）。

【００８９】(13) 前記(12)にて接続配線パターン４２
を形成した絶縁性基材１０の第１の表面にＰＥＴフィル
ム１７を貼付させた後、電解すずめっき処理を施して、
バイアホール２０の真上に位置して、導電性バンプ４４
を形成する（図２(e)参照）。

【００９０】(14) 必要に応じて、前記(13)にて導電性
バンプ４４を形成した絶縁性基材１０の第２の表面に、
必要に応じて、エポキシ樹脂からなる接着剤を塗布し、
乾燥させて、未硬化状態とする（図２(f)参照）。

【００９１】（15）本発明にかかるマルチチップ半導
体装置を構成する各半導体モジュールは、上記(1)〜(1
3)の工程にしたがって作製したメモリーIC内蔵基板５０
から構成され、これらの複数枚を積層する際には、上記
(14)の工程によって導電性バンプ側に未硬化の接着剤層
４６を形成した後、例えば、図３に示すように、４枚の
メモリーIC内蔵基板５０Ａ〜５０Dを所定方向に積層さ
せ、それら4枚を加熱プレスによって一体化して半導体
素子内蔵多層基板を作製する。なお、最下層のメモリIC
内蔵基板５０Aには、導電性バンプ４４および接着剤層
４６を形成しないで、積層・加熱プレスの後に、上記(1
3)にしたがって処理を行って導電性バンプ４４を形成す
る（図４参照）。

【００９２】なお、絶縁性樹脂基材１０の第２の表面に
予め形成された接着剤層４６に代えて、各回路基板が製
造されて後、多層化する段階において、適切な個所に接
着剤を塗布し、乾燥した状態の未硬化樹脂からなる接着
剤層として形成することもできる。

【００９３】上述した実施形態では、３枚のメモリーIC
内蔵基板５０A〜５０Cを順次積層し、その最上層のメモ
リーIC内蔵基板５０Cの外側にロジックIC５０Dを積層し
て多層化したが、そのような例に限定されるものではな
く、実装する各半導体素子の特性、容量、厚み等または
絶縁性樹脂基材の種類、厚み等に応じて、５層以上の半
導体モジュールからなるマルチチップ半導体装置とする
ことができることは勿論のことである。

【００９４】（実施例）（実施例１）（１）エポキシ樹脂をガラスクロスに含潰させてＢステ
ージとしたプリプレグと、銅箔とを積層して加熱プレス
することにより得られる片面銅張積層板を基板として用
いる。絶縁性樹脂基材１０の厚さは５０μｍ、銅箔１２
の厚さは、１８μｍとした（図１(a)参照）。

【００９５】（２）このような絶縁性基材１０の銅箔１
２が貼付けられた第１の表面に、厚さ２２μｍのＰＥＴ
フィルム１３を貼付ける。上記ＰＥＴフィルムは、厚み
が１０μｍの粘着剤層と、厚みが１２μｍのＰＥＴフィ
ルムベースとからなる。

【００９６】（３）次いで、ＰＥＴフィルム１３の上方
から、パルス発振型炭酸ガスレーザを照射して、ビアホ
ール形成用開口１６を形成した後、その開口１６の開口
内壁に残留する樹脂を取り除くために、プラズマクリー
ニング処理を施した（図１(b)参照）。

【００９７】（４）次いで、絶縁性樹脂基材１０の第２
の表面から、ＰＥＴフィルム１３を剥離させ、第１の表
面にPETフィルム１４を貼付した後、市販の電解めっき
水溶液で電解銅めっき処理を施して、開口１６の内部に
電解銅めっきを充填して、口径１５０μｍ、バイアホー
ル間距離５００μｍのバイアホール２０を形成した（図
１(c)参照）。

【００９８】（５）次に、絶縁性基材１０の第１の表面
に貼付されたＰＥＴフィルム１４を剥離した後、その銅
箔面にエッチングレジスト層２４を形成し（図１(d)参
照）、エッチングレジスト非形成部分の銅箔を、塩化第
二銅のエッチング溶液で処理することにより、バイアホ
ール２０に対応した位置に直径２５０μｍのバイアホー
ルパッド４０を形成した。

【００９９】（６）絶縁性基材１０のほぼ中央部に、
上記（３）と同様なレーザ加工装置を用いて、メモリー
IC２６よりも僅かにサイズの大きい開口２５（貫通孔）
を形成し（図１(e)参照）、その開口２５の内壁にエポ
キシ樹脂からなる接着剤を塗布した状態で、メモリIC２
６を嵌合させて、メモリIC２６を接着・固定した（図１
(f)参照）。その際、メモリIC２６の電極パッド２７の
表面が、絶縁性基材１０の第１の表面に形成したバイア
ホールパッド４０の表面とほぼ同一な平面上にあるよう
に固定した。

【０１００】（７）次に、絶縁性基材１０のバイアホ
ールパッド４０形成面に、厚さ５０μｍの熱硬化型のポ
リオレフィン樹脂シートを温度５０〜１８０℃まで昇温
しながら、９．８×１０^３Ｐａの圧力で加熱プレスして
積層し、ポリオレフィン系樹脂からなる樹脂絶縁層３０
を設けた（図２(a)参照）。

【０１０１】（８）ポリオレフィン系樹脂からなる樹脂
絶縁層３０の表面側から、レーザ照射を行って、バイア
ホールパッド４０に達する開口３２およびメモリIC２６
の電極パッド２７に達する開口３４を設けた（図２(b)
参照）。

【０１０２】さらに、CF₄および酸素混合気体のプラズ
マ処理により、デスミアおよびポリオレフィン系樹脂絶
縁層表面の改質を行った。この改質により、表面にはＯ
Ｈ基やカルボニル基、ＣＯＯＨ基などの親水性基が確認
された。

【０１０３】（９）さらに、銅をターゲットにしたスパ
ッタリングを行って、前記（８）にて形成されたポリオ
レフィン系樹脂からなる樹脂絶縁層３０の表面と、開口
３２および３４の内壁面に、導体下地層として厚さが
０．１μｍの銅スパッタ層（図示せず）を形成した。

【０１０４】（１０）前記（９）で形成した銅スパッタ
層上に、感光性ドライフィルムを使用して、厚さ１５μ
ｍのめっきレジスト（図示せず）を設けた。

【０１０５】（１１）さらに、前記（４）の処理にした
がって電解銅めっきを施して、厚さ１５μｍの電解銅め
っき膜を形成し、接続配線パターン４２となるべき導体
層を厚付けするとともに、開口３２および３４をめっき
充填した。

【０１０６】（１２）次いで、上記（１０）で形成した
めっきレジストを剥離除去した後、そのめっきレジスト
下の銅スパッタ層および電解銅めっき膜を溶解除去し、
電解銅めっき膜と銅スパッタ層とからなる接続配線パタ
ーン４２を形成する。これによって、メモリIC２６の電
極パッド２７とバイアホール２０とが電気的に接続され
る（図２(c)参照）。

【０１０７】（１３）さらに、市販の電解めっき水溶
液で電解すずめっき処理を施して、バイアホール２０上
に、電解すずめっきして、直径１５０μｍ、高さ５μ
ｍ、ピッチ５００μｍの導電性バンプ４４を形成した
（図２(e)参照）。この際、絶縁性基材１０の第１の表
面にはPETフィルム１７を貼付しておく（図２(d)参
照）。

【０１０８】（１４）前記（１３）にて導電性バンプ４
４を形成した絶縁性基材１０の第２の表面に、エポキシ
樹脂からなる接着剤を塗布し、乾燥させて、接着剤層４
６を形成した（図２(f)参照）。

【０１０９】（１５）次いで、上記（１）〜（１４）の
工程にしたがって３枚のメモリIC内蔵基板５０Ｂ〜５０
Dを作製するとともに、上記（１）〜（１２）の工程に
したがって１枚のメモリIC内蔵基板５０Ａを作製した
後、これらの４枚のメモリーIC内蔵基板５０A〜５０D
を、メモリIC内蔵基板５０Dが最上層に位置し、メモリI
C内蔵基板５０Ａが最下層に位置するように積層した状
態で接合して、４枚のメモリーIC内蔵基板５０Ａ〜５０
Dを一体化した（図３参照）。

【０１１０】（１６）さらに、上記一体化した回路基板
のうち、最上層のメモリーIC内蔵基板５０Dの表面に保
護膜としてPETフィルム１９を貼付した状態で、前記
（１３）に従った処理を施して、最下層のメモリIC内蔵
基板５０Aのバイアホール２０上に、導電性バンプ４４
を形成した（図４参照）。

【０１１１】（１７）上記（１６）で形成した導電性バ
ンプ４４側の表面に、上記（１４）の工程にしたがって
接着剤層４６を形成し、その接着剤層４６に対向して、
銅箔６０を配置させた状態で、４枚の基板と銅箔６０と
を積層し、それらを接合して、４枚のメモリーIC内蔵基
板５０Ａ〜５０Dと、銅箔６０とを一体化した（図５参
照）。

【０１１２】（１８）上記一体化した多層基板のメモ
リーIC内蔵基板５０Dの表面にPETフィルム１９を貼付し
た状態で、最下層にある基板５０Aに貼付した銅箔６０
表面に、前記導電性バンプ４４に対応する位置にエッチ
ングレジスト層を形成した後、エッチング処理を施し
て、導電性バンプ４４に電気的接続された接続用パッド
６２を形成する（図６参照）。

【０１１３】（１９）上記最上層のメモリーIC内蔵基
板５０Dの表面からPETフィルム１９を剥離させた後、そ
のメモリーIC内蔵基板５０Dの接続配線パターン４２お
よび最下層のメモリーIC内蔵基板５０Aに形成した接続
用パッド６２を覆って、ソルダーレジスト層６４および
６６をそれぞれ形成し、常法によって、最上層のメモリ
ーIC内蔵基板５０Dに収容されたメモリーIC２６の電極
パッド２７に対応する位置および前記接続用パッド６２
に対応する位置に、開口６６および６８をそれぞれ設け
る（図７参照）。

【０１１４】（２０）さらに、上記開口６６および６
８内に露出するパッド部分に、それぞれニッケル−金層
（図示せず）を形成し、それらのニッケル−金層上に
は、ロジックIC７６を実装するための半田バンプ７２お
よびマザーボードの端子に接続する半田ボール７４をそ
れぞれ配設し（図８参照）、最後に、半田バンプ７２を
介してロジックIC７６をフリップ実装してマルチチップ
半導体装置を作製した（図９参照）。

【０１１５】（実施例２）（１）上記実施例１の（１）〜（１４）の工程にした
がって３枚のメモリIC内蔵基板５０A〜Cを作製するとと
もに、上記（１）〜（１４）の工程と同様な処理によっ
て１枚のロジックIC内蔵基板５０Dを作製した。

【０１１６】（２）次いで、最上層にロジックIC内蔵
基板５０Dを配置させ、その下方に３枚のメモリーIC内
蔵基板５０A〜５０Cを同一方向に配置し、これら４枚の
IC内蔵基板のうち、最下層に配置したメモリーIC内蔵基
板５０Aの接着剤層に対向して銅箔６０を配置させ、４
枚の基板と銅箔６０とを接合して、１枚のロジックIC内
蔵基板５０Dと、３枚のメモリIC内蔵基板５０Ａ〜５０
Ｃと、銅箔６０とを一体化した（図５参照）。

【０１１７】（３）上記最下層のメモリIC内蔵基板５
０Ａに貼付した銅箔６０表面に、導電性バンプ４４に対
応する位置にエッチングレジスト層を形成した後、エッ
チング処理を施して、導電性バンプ４４に電気的接続さ
れた接続用パッド６２を形成する（図６参照）。

【０１１８】（４）上記（３）で形成した接続用パッ
ド６２を覆って、ソルダーレジスト層６４を形成した
後、前記接続用パッド６２に対応する位置に開口を設
け、その開口内に露出するパッド部分に、ニッケル−金
層（図示せず）を形成し、さらに、そのニッケル−金層
上にはマザーボードの端子に接続する半田ボールを配設
して、ＢＧＡ構造を有するマルチチップ半導体装置を作
製した。

【０１１９】（実施例３）低融点金属であるスズ−銀系
はんだからなる導電性ペーストを用いて、印刷によっ
て、直径８０μｍ、高さ３０μｍ、バンプ間距離６００
μｍの導電性バンプ４４を形成した以外は、実施例１と
同様に処理してマルチチップ半導体装置を製造した。

【０１２０】

【発明の効果】以上説明したように、本発明によれば、
各基板に収容・固定されたメモリIC間の距離や、最上層
の基板に実装されたロジックICとメモリICとの間の距離
の短縮化を図り、配線抵抗やインダクタンスに起因する
不具合を低減することができるので、高速で遅延なく電
気信号を伝達することができるとともに、ロジックICの
熱拡散を効果的に行うことができ、高密度化および高機
能化を達成できる。

【図面の簡単な説明】

【図1】(a)〜(ｆ)は、本発明の実施例１にかかるマルチ
チップ半導体装置の半導体モジュールの製造工程の一部
を示す図である。

【図２】(a)〜(ｆ)は、本発明の実施例１にかかるマル
チチップ半導体装置の半導体モジュールの製造工程の一
部を示す図である。

【図３】本発明の実施例１にかかる半導体モジュールを
積層・一体化してなるIC内蔵多層基板の製造工程の一部
を示す図である。

【図４】本発明の実施例１にかかる半導体モジュールを
積層・一体化してなるIC内蔵多層基板の製造工程の一部
を示す図である。

【図５】本発明の実施例１にかかる半導体モジュールを
積層・一体化してなるIC内蔵多層基板の製造工程の一部
を示す図である。

【図６】本発明の実施例１にかかる半導体モジュールを
積層・一体化してなるIC内蔵多層基板の製造工程の一部
を示す図である。

【図７】本発明の実施例１にかかる半導体モジュールを
積層・一体化してなるIC内蔵多層基板の製造工程の一部
を示す図である。

【図８】本発明の実施例１にかかる半導体モジュールを
積層・一体化してなるIC内蔵多層基板製造工程の一部を
示す図である。

【図９】本発明の実施例１にかかるマルチチップ半導体
装置を示す図である。

【符号の説明】

１０絶縁性基材１２銅箔１３ PETフィルム１４ PETフィルム１６バイアホール形成用開口２０充填バイアホール２４エッチングレジスト層２５メモリIC収容開口２６メモリIC ２７電極パッド３０樹脂絶縁層３２、３４開口４２接続配線パターン４４導電性バンプ４６接着剤層５０A〜５０D 半導体素子内蔵基板６０銅箔６２接続パッド６４、６６ソルダーレジスト層６８、７０開口７２半田バンプ７４半田ボール７６ロジックIC

Claims

【特許請求の範囲】

【請求項１】メモリICに電気的接続されてなる半導体
モジュールの複数個が、積層・一体化されてなる半導体
素子内蔵多層基板の最も外側に位置する基板に、ロジッ
クICが実装されてなるマルチチップ半導体装置。
【請求項２】前記各半導体モジュールは、絶縁性基材
と、その絶縁性基材に設けられた凹部または開口内に収
容されたメモリICと、前記絶縁性基材に設けたバイアホ
ールと、前記絶縁性基材の第１の表面とメモリICの表面
とを被覆し、かつ前記バイアホールと前記メモリICの電
極パッドのそれぞれの位置に対応した位置に開口部を設
けてなる絶縁層と、前記絶縁層の表面に沿って形成さ
れ、前記バイアホールとメモリICの電極パッドとを電気
的に接続する接続配線パターンと、前記絶縁性基材の第
２の表面側に設けられ、前記バイアホールに電気的に接
続される導電性バンプとを有する回路基板から構成さ
れ、前記半導体素子内蔵多層基板は、前記半導体モジュール
の複数個が、積層され、かつ一体化されてなることを特
徴とする請求項１に記載のマルチチップ半導体装置。
【請求項３】前記半導体素子内蔵多層基板の最も外側
に位置する回路基板は、その接続配線パターンの所定位
置に実装用パッドが形成され、その実装用パッド上に半
田バンプが形成されると共に、その半田バンプを介して
ロジックICが実装されていることを特徴とする請求項２
に記載のマルチチップ半導体装置。
【請求項４】前記接続配線パターンは、前記メモリIC
の電極パッドの位置に対応する開口にめっき充填されて
なる実装用パッドと、前記バイアホール位置に対応する
開口にめっき充填されてなる接続用パッドと、前記実装
用パッドと接続用パッドとを電気的に接続する配線パタ
ーンとから構成されることを特徴とする請求項３に記載
のマルチチップ半導体装置。