JPH09232503A - 三次元積層モジュール - Google Patents

Abstract

(57)【要約】 【課題】本発明の課題は、高密度の層間接続を行なって
小型、薄型、多ピン、低コストの三次元積層モジュール
を提供することである。 【解決手段】チップ（１１０）が接続された薄い配線フ
ィルム（１２０）と薄い接着フィルム（１３０）を交互
に積層し、配線フィルム（１２０）に形成されたバイア
ホール（１２５）と接着フィルム（１３０）に形成され
たバイアホール（１３１）を直接接続する。 【効果】バイアホールを微細化、狭ピッチ化できるの
で、層間接続が高密度化され、モジュール実装面積を低
減できる。モジュール構造の部品点数が少なく、積層プ
ロセスは簡便且つ量産性に優れているので、コストを削
減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体チップを三次
元的に積層したモジュールに係り、特に多ピン且つ小型
化に好適な実装構造を有する三次元積層モジュ−ルに関
する。

【０００２】

【従来の技術】従来の三次元積層モジュールは、各層の
半導体チップ間の層間接続方式により三種類に大別され
る。代表的な公知例として、例えば文献１（Ｐｒｏｃｅ
ｅｄｉｎｇｓ ｏｆ ｔｈｅ ４５ｔｈ Ｅｌｅｃｔｒ
ｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ＆ Ｔｅｃｈｎｏｌ
ｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ，１９９５，ｐｐ．６５
６−６６３）、文献２（同誌、ｐｐ．１１７４−１１７
８）、及び文献３（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔ
ｈｅ ＩＥＥＥ Ｍｕｌｔｉ−ｃｈｉｐ Ｍｏｄｕｌｅ
Ｃｏｎｆｅｒｅｎｃｅ，１９９４，ｐｐ．６８−７
３）に記載がある。

【０００３】文献１の三次元積層モジュールは、モール
ド部分の側面に形成しためっき配線によって層間接続を
行なうため、側面めっき配線型として分類される。図７
にその断面構造図を示す。モジュール９１０の各層を構
成するユニットは、半導体チップ９１１を搭載したテー
プキャリア９１３から成る。実装プロセスでは、先ず、
チップ９１１をテープキャリア９１３へダイボンディン
グして、ワイヤ９１２を接続する。次に、このキャリア
９１３を積み重ねて全体をモールドし、樹脂９１４（エ
ポキシ等）によりキューブ形状に固める。その後、キュ
ーブ側面の樹脂部分を切断してワイヤ９１２の断面を露
出させてから、側面全面にめっきを施し、レーザ切断に
より層間接続用の配線パターン９１５を加工する。最後
に、キューブ底面にリードフレーム９１６を取り付け
る。

【０００４】文献２のモジュールは、積層チップの側面
に形成した薄膜配線により層間接続を行なっており、側
面薄膜配線型として分類される。図８の断面構造図に示
すように、モジュール９２０ではチップ９２１を垂直に
立てて配線基板９２７へ接続する。実装プロセスでは、
先ず、チップ９２１の入出力パッドからエッジに至る
（図８の下方向に向かう）薄膜配線９２２をチップ９２
１の表面に形成する。これらのチップ９２１を接着剤９
２３により互いに貼り合わせて積層し、キューブ形状に
する。この後、キューブの側面に層間接続用の薄膜配線
９２４と、セラミック基板９２７へ接続するための半田
バンプ９２５を形成する。半田バンプ９２５と基板９２
７を介して、チップ９２１とピングリッドアレイ（Ｐｉ
ｎ Ｇｒｉｄ Ａｒｒａｙ：ＰＧＡ）９２８が相互接続
される。キューブと基板９２７の間隙には、バンプ９２
５の熱疲労を防止するためにエンカプスラント９２６を
充填する。

【０００５】文献３のモジュールは、各層の間に挟んだ
額縁基板のスルーホールにより層間接続を行なうので、
額縁基板接続型として分類される。図９に断面構造図を
示す。モジュール９３０の層構成ユニットは、２個のチ
ップ９３１がＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）９３２により両面実装されたインタポ
ーザ配線基板９３３から成る。実装プロセスは、先ず、
各々のチップ９３１にＴＡＢテープ９３２のインナリー
ドをボンディングし、テープキャリアの状態にする。こ
の２枚のテープキャリアのアウタリードをインタポーザ
基板（ポリイミドフィルム）９３３へボンディングす
る。次に、このインタポーザ基板９３３をスティフナと
呼ばれる額縁基板９３４と交互に重ね合わせて半田によ
り接合する。層間接続とボールグリッドアレイ（Ｂａｌ
ｌ Ｇｒｉｄ Ａｒｒａｙ：ＢＧＡ）９３５への接続
は、額縁基板９３４内部のスルーホールを介して行なわ
れる。

【０００６】

【発明が解決しようとする課題】昨今、ハイエンドプロ
セッサから携帯機器に至るまでシステムの高性能化とダ
ウンサイジングが急速に進んでいる。これに伴って、半
導体チップの実装には高密度化と多ピン化、さらに低コ
スト化が強く求められている。実装密度の向上は、チッ
プ間の伝播ディレイの短縮や、装置の軽量小型化を実現
するために不可欠である。信号／電源ピン数の増加は、
データ転送の高スループット化や、高速動作時の電源ノ
イズの低減にとって必要である。コストの低減には、よ
り簡便な実装構造とプロセスを指向しなくてはならな
い。

【０００７】高密度実装への取組みとしては、従来から
パッケージの小型化が精力的に行なわれて来た。最近で
は、チップサイズパッケージや、パッケージの無い究極
のベアチップ実装も検討されている。但し、これらの取
組みは複数のパッケージやチップを平面的（二次元的）
に並べて実装することを前提としており、チップの合計
面積よりも実装面積を削減することは原理的に不可能で
ある。すなわち、平面実装方式は高密度化に限界があ
る。

【０００８】三次元積層方式は、従来のパッケージ実装
やベアチップ実装よりさらに高密度化を図るために提案
された実装方式であり、最近学会で注目されている。上
述した三種類のモジュール（側面めっき配線型、側面薄
膜配線型、額縁基板接続型）はその代表例である。チッ
プを三次元的に積み重ねることにより、平面実装方式に
比べて実装面積を格段に削減できることは自明であろ
う。チップ間すなわち層間の配線長はきわめて短くな
り、伝播ディレイを短縮できる。したがって、三次元積
層方式の実用化にとって今後の重要な課題は、平面実装
方式に比べて小さい面積から多数のピンをいかに取り出
すか、また、単体チップのパッケージに比べて複雑な積
層構造をいかに簡便に低コストで実現するかである。以
下、これらの観点にたって、従来の三種類の積層モジュ
ールを検証する。

【０００９】第１番目の側面めっき配線型では、積層し
たチップをキューブ形状にモールドし、キューブの側面
にめっきを施し、レーザ加工によりパターニングする。
めっき配線はリードフレームから成るＩ／Ｏピンに接続
される。この実装方式では、キューブのフットプリント
は個々のチップの面積より一回り大きく、１〜２ｃｍ角
になる。チップから側面への引き出しがワイアであるこ
と、めっきが多層化できないことと、配線のパターニン
グがキューブの寸法精度やレーザの加工精度に依存する
ことなどを考慮すると、配線とリードのピッチは１ｍｍ
程度であり、モジュールの四辺から取り出せるピン数は
高々４０〜６０ピンである。また、側面へのパターニン
グでは、個々のキューブの向きをプロセス中に幾度か変
える必要がある。これはプレーナなプロセスではないた
め、現行の低コストパッケージではごく一般的なリール
トゥーリールのような量産ラインには組み込みにくい。
コストの上昇を招く懸念がある。

【００１０】第２番目の側面薄膜配線型では、薄膜配線
を形成したチップを貼り合わせて積層し、キューブの側
面に薄膜配線とバンプを形成し、チップを垂直に立てて
バンプをベース配線基板に接続する。この方式では、キ
ューブの体積は他の二種類のモジュールに比べて最も小
さくなるが、モジュールの実装面積はベース基板の面積
に等しい。基板面積は通常２．５４ｍｍピッチのＰＧＡ
のピン数に依存しており、１００ピンならば約３ｃｍ
角、ピン数を増せばさらに大きくなってしまう。平面実
装方式に比べると確かに実装面積が削減されるが、その
効果は薄れてくる。モジュールの高さは、チップを垂直
に実装するため薄型化できず、約１ｃｍになる。これ
は、携帯機器などへの適用にとって障壁になる。また、
チップ及びキューブ側面への薄膜配線プロセスは、厚膜
やラミネート等に比べて非常にコストがかかる。これは
周知の事実である。その上、側面めっき配線型と同様
に、側面へのプロセスは量産に向いていない。したがっ
て、側面薄膜配線型モジュールは比較的大規模なシステ
ムへの適用は可能であるが、汎用品としては不適である
と言わざるを得ない。

【００１１】第３番目の額縁基板接続型では、チップを
インタポーザ基板へＴＡＢテープにより接続し、積層し
たインタポーザ基板同士を額縁基板のスルーホールによ
り接続する。この方式の実装には、チップの面積に加え
て、ＴＡＢテープのアウタリード部の面積と額縁基板の
面積が余分に必要になる。また、額縁基板の厚さが１ｍ
ｍ弱あるためにスルーホールのピッチは約１ｍｍ必要で
あり、２００ピンならば約３ｃｍ角にまで広がってしま
う。モジュールの高さに関しては、インタポーザや額縁
基板の厚さを考慮すると２チップ分で約１ｍｍ必要であ
り、チップ数が増えると薄型とは言えなくなる。ＴＡＢ
リードや額縁基板の接続は、側面めっき配線型や側面薄
膜配線型とは異なり、面の向きを変える必要がないプレ
ーナなプロセスであるから、流れ作業に適している。し
かし、ＴＡＢテープ、インタポーザ、額縁基板等の部品
点数が他方式に比べて多いため、部品コストがかさむと
いうデメリットがある。

【００１２】以上述べたように、従来から提案されてい
る三種類の三次元積層モジュールは、サイズ（面積、高
さ）、ピン数、コスト（部品、組立）に対して一長一短
がある。簡単にまとめると、側面めっき配線型は多ピン
化と量産性、側面薄膜配線型は薄型化とプロセスコス
ト、額縁基板接続型は小面積化と部品コストに難点があ
る。これらの特性は主に層間接続方式に起因しており、
これが実装上の鍵を握っていると言ってよい。そこで、
本発明では特に層間接続方式に着目することにした。

【００１３】本発明は以下の（１）〜（８）を目的とす
る。

【００１４】（１）高密度且つ簡便な層間接続構造を新
たに導入することにより、小型、多ピン、低コストとい
う長所を兼ね備えた実装構造を有する三次元積層モジュ
ールを提供する。

【００１５】（２）上記モジュール実装構造において、
チップから層間接続部に至る相互接続に適合した配線材
料と絶縁材料を提供する。

【００１６】（３）上記モジュール実装構造において、
高密度または簡便に形成できる層間接続部の構成材料を
提供する。

【００１７】（４）上記モジュール実装構造において、
より微細化且つ狭ピッチ化が可能な層間接続構造を提供
する。

【００１８】（５）新しい層間接続構造に類したチップ
接続構造により、チップと層間接続部を高密度且つ簡便
に相互接続する。

【００１９】（６）チップ接続構造に従来技術を巧みに
取り入れることにより、チップと層間接続部を簡便に相
互接続する。

【００２０】（７）チップ接続構造に他の従来技術を巧
みに取り入れることにより、チップと層間接続部を簡便
に相互接続する。

【００２１】（８）層間接続部に対してより多くの外部
端子を相互接続できる積層構造を提供する。

【００２２】

【課題を解決するための手段】本発明による三次元積層
モジュールは、上記（１）〜（８）の目的を達成するた
め、それぞれ以下の〈１〉〜〈８〉の構成にする。

【００２３】〈１〉半導体チップを搭載した配線フィル
ムを層構成ユニットとして、このユニットを接着フィル
ムを間に挟んで積み重ねた実装構造から成る。層間接続
は、配線フィルムに形成された第１のバイア／スルーホ
ール（バイアホールまたはスルーホール）と、接着フィ
ルムに形成された第２のバイア／スルーホールとを直接
接続することによって行なう。配線／接着フィルムやそ
の内部のバイア／スルーホールは、プリント配線基板や
フレキシブル配線基板等と同様の安価な生産設備を使っ
て、めっき、印刷等の簡便なプロセスにより製作され
る。実装プロセスでは、先ず、チップを配線フィルムに
ボンディングする。この後、配線フィルムと接着フィル
ムを交互に積層し、プレスして接着硬化させ、同時に両
者のバイア／スルーホールを接続する。モジュール実装
面積は、主にチップ領域とバイア／スルーホール領域の
合計面積で決まる。後者の面積は層間接続及びＩ／Ｏピ
ンの数に依存する。Ｉ／Ｏピンは、バイア／スルーホー
ル領域とチップ領域の下面からＢＧＡ、ＰＧＡ、ＬＧＡ
（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）等の形態で取り出
される。例えば、バイア／スルーホールの配列ピッチを
２００〜３００μｍ、ＢＧＡのピッチを約１ｍｍとする
と、約２ｃｍ角の小さな実装面積から数１００ピン取り
出すことができる。なお、本発明による実装方式を従来
の三種類の方式（側面めっき配線型、側面薄膜配線型、
額縁基板接続型）と区別するため、以後、フィルム接続
型と呼ぶことにする。

【００２４】フィルム接続型と側面めっき配線型を比べ
ると、フィルム接続型の実装面積は、キューブをチップ
の近辺で切り出す側面めっき配線型に比べて若干大きく
なる場合がある。しかし、配線フィルムは多層化が可能
であり、１００μｍピッチ以下の微細な配線パターンと
バイア／スルーホールを形成できることから、単層で約
１ｍｍピッチのめっき配線に比べて、層間接続の数を大
幅に増やせる利点がある。また、フィルム接続型のＩ／
Ｏピンはモジュール底面からアレイで取り出せるので、
モジュールの四辺からしかリードを取り出せない側面め
っき配線型に比べて多ピン化できる。また、フィルム接
続型の実装プロセスはプレーナな流れ作業に適してお
り、バイア／スルーホールはプロセス以前に予め配線／
接着フィルムに作り込めるので、積層した後でキューブ
の向きを変えて側面に配線を形成する側面めっき配線型
に比べて、コストが低減できる。

【００２５】フィルム接続型と側面薄膜配線型を比べる
と、Ｉ／Ｏピン数が同じであれば、約１ｍｍピッチのＢ
ＧＡを用いたフィルム接続型の方が、２．５４ｍｍピッ
チのＰＧＡを用いた側面薄膜配線型に比べて実装面積が
小さくなる。また、フィルム接続型は薄い配線／接着フ
ィルムを（場合によっては薄く研磨したチップを）積層
するので、チップを垂直に立てて実装する側面薄膜配線
型に比べて、モジュールを薄型化できる。実装プロセス
に関しては、フィルム接続型では高価且つ困難な側面の
薄膜配線を形成する必要がなく、予め製作しておいた配
線フィルムを重ねて接着するという簡単な作業で済むた
め、プロセスコストを低減できる。

【００２６】フィルム接続型と額縁基板接続型を比べる
と、フィルム接続型では、額縁基板接続型のようなＴＡ
Ｂのアウタリードに対する余分な面積が不要である。そ
の上、フィルム接続型のバイア／スルーホール領域の面
積の方が額縁基板のスルーホール領域より小さくなる。
これは、１ｍｍ程度の厚い額縁基板に形成されるスルー
ホールの配列ピッチは厚さと同程度まで広げる必要があ
るが、数１０μｍ〜１００μｍ程度の薄い配線／接着フ
ィルム各々に形成されるバイア／スルーホールの配列ピ
ッチは数１００μｍ以下に狭められるからである。した
がって、フィルム接続型の方が額縁基板接続型より実装
面積を削減できる。フィルム接続型のＩ／Ｏピンはチッ
プ領域とバイア／スルーホール領域の下面から取り出せ
るので、スルーホール領域からしかピンを取り出してい
ない額縁基板接続型に比べてピン数を稼げる。また、フ
ィルム接続型の部品点数は、額縁基板接続型のＴＡＢテ
ープや額縁基板の分だけ少なくなるので、部品コストを
低減できる利点がある。

【００２７】〈２〉配線フィルムの絶縁材料としてエポ
キシ、ポリイミドまたはアラミドを用い、接着フィルム
の接着材料としてエポキシまたはポリイミドを用い、配
線とバイア／スルーホールの導体材料として銅を用い、
チップから層間接続部に至る相互接続を構成する。

【００２８】エポキシ、ポリイミド、またはアラミドか
ら成る有機材料は薄型フィルムの製作が容易であり、微
細な配線パターンを形成でき、レーザやホトリソグラフ
ィ等により小径のバイア／スルーホールを加工できる。
このうち、ポリイミドとアラミドは、信号伝送にとって
有利な低誘電率を有しており、モジュールの半田付けに
対して優れた耐熱性を示す。さらにアラミドは、熱膨張
係数がチップに近く、強度が非常に高い。エポキシやポ
リイミドから成る接着材料は上記の絶縁材料に対する接
着性に優れている。銅は電気抵抗が低いので、配線や層
間接続を伝わる信号の減衰や伝播ディレイを抑制でき
る。

【００２９】〈３〉層間接続を行なうバイア／スルーホ
ールを導電性ペーストまたは異方導電性ポリマによって
形成する。導電性ペーストはレーザやドリル等によって
配線フィルムまたは接着フィルムへ加工された穴に充填
され、バイア／スルーホールを構成する。配線フィルム
のランドやパッドとのインタースティシャルバイア接続
や、各層のフィルム間のスタックトバイア接続（カラム
接続）が行なえるので、層間接続の小面積化と高密度化
が可能になる。導電性ペーストの材料は銅や銀等の金属
粉と樹脂から成り、フィルム基材との熱膨張係数が近い
ため接続信頼性が高い。特に、銅ペーストは極めて低い
接続抵抗とマイグレーションに対する優れた耐性を備え
ている。

【００３０】異方導電性ポリマは金属粒子と有機ポリマ
から成り、接着フィルムとして配線フィルムの間に供給
される。配線フィルムのバイア／スルーホールのランド
（凸部）に挟まれた部分では、金属粒子がランド間を橋
渡しすることによりバイア／スルーホールとしての導通
が得られる。その他の部分では間隔が離れているので、
橋渡しが生じずに絶縁が保たれる。異方導電性ポリマは
比較的高い接続抵抗を示すが、接着フィルムに穴の加工
や導体のパターニングを行なう必要がなく、配線フィル
ムとの位置合わせが要らなくなるので、層間接続を簡便
に行なえる利点がある。

【００３１】〈４〉めっき金属や導電性ペースト等の導
体によってバイア／スルーホールを埋め込んだ構造を採
用する。これにより、小径でアスペクト比の高いバイア
／スルーホールが形成できる上、配線フィルムのバイア
／スルーホールと接着フィルムのバイア／スルーホール
とを交互に直上に積み重ねることができる。すなわち、
スタックトバイア接続（カラム接続）が可能になる。埋
め込まない構造のように開口を避けてスタッガード状や
スパイラル状にバイア／スルーホールを積み重ねる必要
がないので、バイア／スルーホールを狭いピッチで配列
でき、モジュール実装面積を低減できる。

【００３２】〈５〉チップをフリップチップで配線フィ
ルムに接着し（フリップチップダイアタッチ）、チップ
の入出力パッドに直接形成されたダイレクトバイア／ス
ルーホールによりパッドと配線フィルムの配線を接続す
る。ダイレクトバイア／スルーホールはチップの四辺に
限らず、チップ表面の任意の位置から二次元アレイ状に
取り出せるので、多数の入出力を要するチップに適して
いる。また、ダイレクトバイア／スルーホールは、層間
接続を行なうバイア／スルーホールと同様に穴開けとめ
っきやペースト充填等のプロセスによって簡便に形成で
きる。

【００３３】ダイレクトバイア／スルーホールによるフ
リップチップ接続と半田バンプによる一般的なフリップ
チップ接続を比べると、前者の形成プロセスは、後者の
半田バンプの真空蒸着、リフロー、接続、再リフロー等
の形成プロセスに比べて、工程数と生産設備の両面でコ
ストが低減できる。ダイレクトバイア／スルーホールの
直径は配線フィルムの厚さと同程度まで小さくすること
ができるので、１００μｍ以上の径の半田バンプに比べ
て高密度なチップ接続が可能になる。また、ダイレクト
バイア／スルーホールは配線フィルムの内部に在るの
で、外部に在る半田バンプに比べて積層モジュールを薄
型化できる利点もある。

【００３４】〈６〉チップをバンプ、ワイアまたは異方
導電性ポリマにより配線フィルムへボンディングし、パ
ッドと配線を接続する。層間接続は配線／接着フィルム
を貫通するバイア／スルーホールによって行なう。バン
プとしては半田バンプの他、金ワイアバンプを用いる。
後者は熱圧着または導電性樹脂によりチップまたは配線
フィルムに接続される。異方導電性ポリマは接着フィル
ムとしてチップと配線フィルムの間に供給され、金属粒
子の橋渡しによって導通を得る。

【００３５】先程、ダイレクトバイア／スルーホールの
方がバンプより有利であると述べた。しかし、例えばワ
イヤボンディング、ＴＡＢ、バンプ等を想定して製造さ
れた既存のチップをそのままフィルム接続型積層構造に
流用したい場合、パッドの配置、パッドを構成する金属
の組成、パッド周辺のパッシベーション膜の段差等によ
って、ダイレクトバイア／スルーホールの形成が困難で
あることが有り得る。したがって、バンプの方が選択肢
として優位になる。また、比較的パッド数が少ない場合
やパッドがチップの四辺に配置されている場合にはワイ
アも採用し得る。積層モジュール以外にＬＳＩパッケー
ジやマルチチップモジュールを目的としてバンプやワイ
アの生産ラインに既に投資を行なっている場合には、こ
れらの方がダイレクトバイア／スルーホールより低コス
トになることがある。

【００３６】異方導電性ポリマは、既に述べたように薄
いフィルムとして供給されるので、バンプやワイアに比
べてモジュールを薄型化できる。接続プロセスではチッ
プと配線フィルムとのアライメントを行なう必要がな
い。接続抵抗や信頼性に対する仕様が満足できれば、ダ
イレクトバイア／スルーホールやバンプによるチップ接
続よりも有利になる可能性がある。なお、チップ接続に
バンプや異方導電性ポリマを用いても、本発明による層
間接続の有意性は損なわれない。

【００３７】〈７〉配線フィルム自体に設けたインナリ
ードをチップの入出力パッドへＴＡＢ接続する。インナ
リードは、配線フィルム上の配線と配線／接着フィルム
に設けた層間接続用バイア／スルーホールとを経て、Ｉ
／Ｏピンに相互接続される。従来の額縁基板接続型積層
構造ではインナリードとアウタリードが形成されたＴＡ
Ｂテープとインタポーザ基板と層間接続用額縁基板とを
併用しており、本発明のフィルム接続型の構成とは明ら
かに異なっている。

【００３８】ＴＡＢ接続そのものはＬＳＩパッケージ技
術として普及している。従来のインナリードとアウタリ
ードが形成されたＴＡＢフィルムの代わりに、本発明に
よるバイア／スルーホールとインナリードが形成された
配線フィルムを用いれば、既存の生産ラインを流用で
き、低コスト化を図れる。但し、ＴＡＢではチップの四
辺にしか接続を行なえず、リードのインダクタンスが比
較的大きいため、多数の入出力を要するチップや動作周
波数の高いチップには適していない。この場合には、フ
ィルム接続型積層構造のチップ接続方式としてダイレク
トバイア／スルーホールやバンプを採用した方が良い。

【００３９】〈８〉チップと配線フィルムから成る層構
成ユニットと共に、接着フィルムによって最外層に配線
基板を積層する。配線フィルムと配線基板は、ユニット
間と同様に接着フィルムに形成されたバイア／スルーホ
ールによって接続される。配線基板はプリント基板また
はセラミック基板から成り、その底面にＢＧＡ、ＰＧ
Ａ、ＬＧＡ等のＩ／Ｏピンが接続される。

【００４０】配線基板は多層化が可能であり、配線収容
量が大きい。最外層に配線フィルムを用いる場合に比べ
て、本発明の配線基板では、各層のチップとＩ／Ｏピン
との間の複雑な信号配線や電源／クロックの分配を容易
に行なえる。したがって、Ｉ／Ｏピン数をより増やすこ
とができる。また、配線基板はフィルムに比べて剛性が
高く、モジュールの機械的信頼性が向上する。

【００４１】プリント基板はセラミック基板より誘電率
が低く、部品コストが安い。特に、積層モジュールを大
型プリント基板へ実装する場合は、Ｉ／Ｏピンの熱応力
に対する信頼性の点で、プリント基板の方がセラミック
基板より有利である。セラミック基板は一般的なプリン
ト基板に比べて配線ピッチを狭められるので、さらに高
密度な配線と多ピン化が可能になる（ビルドアップ型、
インタースティシャルバイアホール型等の高密度プリン
ト基板はセラミック基板と遜色無い）。また、モジュー
ルに大型チップを用いる場合には、熱膨張係数がチップ
に近いセラミック基板の方が、チップに働く熱応力を低
減できる。セラミック基板は耐熱性と耐湿性に優れるの
で、Ｉ／Ｏピンの半田付け、モジュールのリペア、封止
等に対する信頼性が高い。

【００４２】

【発明の実施の形態】以下、図面を用いて本発明の実施
例を詳細に説明する。

【００４３】図１は第１実施例の三次元積層モジュール
の全体断面構造図、図２及び図３は部分断面構造図であ
る。図１において、三次元積層モジュール１００は、８
個の半導体チップ１１０と、８枚の配線フィルム１２０
と、８枚の接着フィルム１３０と、１枚の配線基板１４
０から構成されており、エンカプスラント１５０により
封止されている。チップ１１０と配線フィルム１２０の
対を層構成ユニットとして、８層のユニットと配線基板
１４０が接着フィルム１３０を間に挟んで三次元的に積
層されている。

【００４４】層構成ユニットとユニットの間、及びユニ
ットと配線基板１４０の間の層間接続は、配線フィルム
１２０に形成されたバイアホール１２５と接着フィルム
に形成されたバイアホール１３１を接続することにより
行なわれている。チップ１１０のパッド１１１は、ダイ
レクトバイアホール１２４と、配線フィルム１２０の配
線と、バイアホール１２５と１３１による層間接続と、
配線基板１４０の配線を経て、配線基板１４０の底面の
Ｉ／Ｏピン１４１に相互接続されている。

【００４５】チップ１１０は集積回路が形成された半導
体チップから成る。本第１実施例では×１６ビット構成
の２５６ＭｂｉｔＤＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏ
ｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）を８個用いたので、モ
ジュール１００の総記憶容量は２５６ＭＢｙｔｅであ
る。チップサイズは約１１×２０ｍｍ²であり、厚さは
研磨加工により５０μｍにした。チップ１１０のＩ／Ｏ
パッド１１１の数はデータ、アドレス、コントロール等
の信号と電源とを合わせて約６０であり、パッド１１１
の配列間隔の最小値は約１００μｍである。チップ１個
当りの消費電力は約０．３Ｗである。チップ１１０は、
回路面を配線フィルム１２０の方へ向けて、接着材１１
２により配線フィルム１２０にフリップチップダイアタ
ッチされている。チップ１１０のＩ／Ｏパッド１１１
は、図２に示すようにパッド１１１に直接形成されたダ
イレクトバイアホール１２４によって配線フィルム１２
０に接続されている。

【００４６】配線フィルム１２０は２つの導体層１２
１、１２３と絶縁層１２２から成る。本第１実施例で
は、導体層１２１、１２３として厚さ１０μｍの銅箔、
絶縁層１２２として厚さ２５μｍのポリイミドフィルム
を用いた。導体層１２１、１２３には、図２と図３に示
すように配線１２６やランド１２７等の配線パターンが
形成されており、配線ピッチは５０μｍである。配線フ
ィルム１２０には、パッド１１１と配線パターンに接続
されるダイレクトバイアホール１２４と、バイアホール
１３１と配線パターンに接続されるバイアホール１２５
とが形成されている。ダイレクトバイアホール１２４は
図２に示すようにめっき銅によって埋め込まれている。
その直径は、パッド１１１の配列間隔と配線フィルム１
２０の厚さを考慮して約５０μｍとした。バイアホール
１２５は図３に示すように銅ペーストによって埋め込ま
れており、直径は８０μｍ、配列ピッチは３００μｍで
ある。

【００４７】接着フィルム１３０としては、配線フィル
ム１２０に対する接着強度が大きいポリイミド接着材か
ら成るフィルムを用いた。厚さは７５μｍである。接着
フィルム１３０の所定の位置には、バイアホール１２５
や配線基板１４０に接続されるバイアホール１３１が形
成されている。バイアホール１３１は図３に示すように
銅ペーストによって埋め込まれており、直径と配列ピッ
チはそれぞれ８０μｍと３００μｍである。なお、接着
フィルム１３０の厚さとバイアホール１３１の直径及び
ピッチは、チップ１１０の厚さや配線フィルム１２０同
士の間隔を考慮に入れて決めた。バイアホール１２５の
直径とピッチは、バイアホール１３１の値に等しく設定
した。

【００４８】配線基板１４０は、４層で厚さ約０．３５
ｍｍのプリント配線基板から成り、インタースティシャ
ルバイアホール構造の配線回路が形成されている。配線
基板１４０の底面には、配列ピッチ１ｍｍ、マトリクス
１３×２１のＢＧＡから成るＩ／Ｏピン１４１が接続さ
れている。ピン数は非接続ピンを含めて２７３ピンであ
る。配線基板１４０は、バイアホール１２５、１３１か
ら成る層間接続（ピッチ０．３ｍｍ）と、これよりピッ
チが大きいＩ／Ｏピン１４１とを相互接続する役目を担
っている。

【００４９】エンカプスラント１５０はエポキシモール
ド材から成り、積層されたユニットと配線基板１４０の
表面や側面を保護している。エンカプスラント１５０を
含めたモジュール１００のサイズは１５×２３ｍｍ²、
モジュール１００をボードに半田付けした時の高さは約
２ｍｍである。

【００５０】第１実施例の三次元積層モジュール１００
の実装プロセスを以下に述べる。

【００５１】（１）予め配線パターンとバイアホール１
２５が形成されたテープ状の配線フィルム１２０をリー
ルトゥーリールの生産ラインにセットする。プローブテ
ストに合格したチップ１１０は、ウエハからダイシング
しておく。

【００５２】（２）リールから順次送り出されて来るテ
ープ状の配線フィルム１２０に、チップ１１０を接着材
１１２によってフリップチップダイアタッチする。

【００５３】（３）チップ１１０のパッド１１１に対応
する位置に、配線フィルム１２０と接着剤１１２に対し
てレーザ穴開け加工を施す。

【００５４】（４）配線フィルム１２０の表面の上記の
穴以外の部分をフィルムレジストで保護してから、上記
の穴を埋め込むように銅めっきを行なう。こうして図２
に示すようなバイアホール１２４が形成される。

【００５５】（５）配線パターン上に設けたテストパッ
ドを利用してチップ１１０と配線フィルム１２０との導
通テストを行なう。

【００５６】（６）テープ状の配線フィルム１２０を切
断する。チップ１１０が配線フィルム１２０に接続され
た層構成ユニットが出来上がる。必要ならば、ユニット
のバーンインテスト等を実施する。

【００５７】（７）予めバイアホール１３１が形成され
た接着フィルム１３０を準備しておき、複数のユニット
と複数の接着フィルム１３０と配線基板１４０を互いに
積み重ねる。このとき、図３（Ａ）に示すようにバイア
ホール１２５とバイアホール１３１が重なるようにガイ
ドピンによってアライメントする。

【００５８】（８）積み重ねたユニットと複数の接着フ
ィルム１３０と配線基板１４０を一括してプレスし、接
着する。図３（Ｂ）に示すようにバイアホール１２５と
バイアホール１３１が接続される。

【００５９】（９）配線フィルム１２０と接着フィルム
１３０の余分な部分を切断し、それらの側面を揃える。
こうして、小片のプレートのような積層体が出来上が
る。

【００６０】（１０）配線基板１４０のＩ／Ｏピン１４
１に対応する部分を除いて、積層体をエンカプスラント
１５０によりモールドする。

【００６１】（１１）配線基板１４０にＢＧＡ（半田ボ
ール）を載せてリフローし、Ｉ／Ｏピン１４１を形成す
る。

【００６２】（１２）モジュール１００をＢＧＡソケッ
トに取り付け、バーンインテスト、外観検査等を実施す
る。以上のプロセスを経て、モジュール１００が完成す
る。

【００６３】本第１実施例によれば、三次元積層モジュ
ール１００を小型化し、その実装面積を低減できる効果
がある。バイアホール１２５と１３１はそれぞれ薄い配
線フィルム１２０（厚さ４５μｍ）と薄い接着フィルム
１３０（厚さ７５μｍ）に形成されるので、それらの直
径をフィルム厚さと同程度の８０μｍにまで小さくする
ことができ、配列ピッチを３００μｍに狭めることがで
きる。さらに、バイアホール１２５と１３１は導体埋め
込み構造を有しているので、互いに直接積み重ねて接続
できる。したがって、層間接続を高密度化し、層間接続
領域の面積を削減できる。また、チップ１１０を配線フ
ィルム１２０を接続するダイレクトバイアホール１２４
は、配線フィルム１２０内部に形成されるので、余分な
面積や厚さを必要としない。以上の結果として、モジュ
ール実装面積は約３５０ｍｍ²に成り、チップ１１０の
面積（約２２０ｍｍ²）に対する実装効率として６４％
という高い値が得られる。

【００６４】モジュール１００は薄型であるという特長
も有している。薄く研磨したチップ１１０（厚さ５０μ
ｍ）と薄い配線フィルム１２０により層構成ユニットを
構成しているので、ユニット厚さは約１２０μｍであ
る。８層のユニットを配線基板１４０の上に積み重ねて
も、合計厚さはたったの約１．４ｍｍにしかならない。
したがって、Ｉ／Ｏピン１４１の分を加えてモジュール
高さは約２ｍｍであり、薄型化が実現できる。

【００６５】このように、モジュール１００は小型且つ
薄型であるにもかかわらず、２７２ピンという多数のＩ
／Ｏピン１４１を取り出すことができる。微細なダイレ
クトバイアホール１２４によってチップ１１０を配線フ
ィルム１２０に接続し、高密度な層間接続によって各層
のチップ１１０と配線基板１４０を接続し、配線基板１
４０の高密度な多層配線によってチップ１１０とＩ／Ｏ
ピン１４１との相互接続を行なうことができるので、多
ピン化に対応できる。配線基板１４０の底面全体をＩ／
Ｏピン１４１の接続領域として利用できるので、バイア
ホール１２５と１３１の配列ピッチ（３００μｍ）に比
べてＩ／Ｏピン１４１のＢＧＡのピッチ（１ｍｍ）が大
きくても、十分な数のＩ／Ｏピン１４１が得られる。

【００６６】モジュール１００の実装プロセスは低コス
ト化が可能である。上述したように、配線フィルム１２
０や接着フィルム１３０を左から右に（または右から左
に）平面的に流しながら、層構成ユニットを積み重ねて
加圧接着するという簡便な作業をこなせばよいので、自
動化に適している。モジュール１００に用いられる主要
構成部品は、チップ１１０を除けば配線フィルム１２０
と接着フィルム１３０である。部品点数が少ない上、こ
れらは量産品として供給されるので、部品コストも抑え
ることができる。

【００６７】配線フィルム１２０の絶縁層１２２と接着
フィルム１３０の絶縁材として用いたポリイミドは、熱
的に安定で、機械的に強靱であり、化学的な耐性に優れ
ているので、モジュール１００の構成材料に適してい
る。また、ポリイミドは、電気的には低い誘電率（〜
３）と高い破壊電圧を示す。配線フィルム１２０の導体
層１２１、１２３とバイアホール１２５、１３１の主要
導体として用いた銅は、通常の金属の中で最も高い電気
伝導度（０．６×１０⁶／Ωｃｍ）を有しており、低誘
電率のポリイミドと共に信号伝送特性の向上に寄与して
いる。銅粒子とエポキシ樹脂から成る導電性ペーストに
よって埋め込まれたバイアホール１２５、１３１の接続
抵抗は数ｍΩ以下である。なお、銅は高い熱伝導度を有
しているので、導体層１２１、１２３とバイアホール１
２５、１３１は信号伝送路としてだけでなく、放熱路と
しても働く。モジュール１００の総発熱量は約２．４Ｗ
であるが、チップ１１０の最大温度上昇を３０℃以下に
抑えることができる。

【００６８】以上述べたように、本第１実施例の三次元
積層モジュール１００は小型、薄型、多ピン、低コスト
という特長を有している。大容量小型メモリモジュール
（記憶容量２５６ＭＢ、実装面積１５×２３ｍｍ²）と
して、プロセッサシステム用主記憶装置から携帯機器用
メモリカードに至るまで適用範囲は広い。一般的なシス
テムではプロセッサチップや制御用チップと共に多数個
のメモリチップを使用するため、メモリ部分の小型化と
薄型化はシステム全体のダウンサイジングにとって非常
に効果が大きい。モジュールの多ピン化は、多ビット構
成のメモリチップの採用を可能にし、データ転送スルー
プットの向上に対して大いに貢献する。低コスト化は、
量産品としての厳しい要求を満足するレベルにある。信
頼性検査は必要に応じてフィルムキャリアとして実施で
きるので、積層によって歩留まりが下がることはない。

【００６９】なお、本第１実施例の構成や材料、そして
実装プロセスは、モジュールの要求性能や目標コストに
応じて選択することができる。例えば、モジュールの積
層数や外観、モジュールに搭載するチップの種類、配線
層や層間接続の設計、Ｉ／Ｏピンの数や種類等々、仕様
を適宜変更できることは言うまでもない。チップとし
て、ＤＲＡＭに限らずＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎ
ｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）や、論理ＬＳＩ、
ゲートアレイ等、様々なチップが用いられ、用途に応じ
てこれらを組み合わせて積層することもある。チップ接
続用ダイレクトバイアホールは、アディティブめっきや
サブトラクティブめっきによる形成方法があり、めっき
の代わりに導電性ペーストで埋め込むこともできる。既
に述べたが、チップ接続としてバンプ、異方導電性ポリ
マ、ＴＡＢ等を採用する場合もある。チップが搭載され
る配線フィルムには、低コスト材料としてポピュラーな
エポキシフィルムやそのコンポジット材、その他にもビ
スマレイミドトリアジン、マレイミドスチリル、シアネ
ートエスター等が用いられる。例えば、アラミドファブ
リックとエポキシ基材から成るコンポジットフィルムは
低誘電率と低熱膨張係数を有しており、高速化と低熱応
力化に適している。配線／接着フィルムに形成される層
間接続用バイアホールとしては、銅ペーストの他、銀ペ
ーストやめっき等を用いてもよい。接着フィルムに異方
導電性ポリマフィルムを用いることによって簡便に層間
接続を行なう場合もある。配線基板としては、層構成ユ
ニットと同様の配線フィルムやセラミック基板が用いら
れることがあり、Ｉ／Ｏピン等の仕様によっては配線基
板を設けないこともある。Ｉ／Ｏピンには、ＢＧＡの他
にバンプ、ＰＧＡ、ＬＧＡ等が用いられるが、ピン数が
少なくて良い場合にはリードフレームやＴＡＢを採用す
ることも可能である。

【００７０】次に、本発明による第２実施例について説
明する。第２実施例では、第１実施例と概ね同様の実装
構造によって、ＤＲＡＭモジュールの代わりにＳＲＡＭ
モジュールを構成した例を示す。図４は第２実施例の三
次元積層モジュールの全体断面構造図である。図４にお
いて、三次元積層モジュール２００では、半導体チップ
２１０と配線フィルム２２０から成る１０層のユニット
と、１０枚の接着フィルム２３０と、１枚のダミーフィ
ルム２２６が積層されており、エンカプスラント２５０
によって被覆されている。モジュール２００の実装面積
は１２×１７ｍｍ²、ボード実装時の高さは約１．２ｍ
ｍである。

【００７１】チップ２１０は、第１実施例と同様に接着
剤２１２によって配線フィルム２２０にフリップチップ
ダイアタッチされ、Ｉ／Ｏパッド２１１がダイレクトバ
イアホール２２４によって配線フィルム２２０に接続さ
れている。チップ２１０は×１８ビット構成の４Ｍｂｉ
ｔＳＲＡＭから成り、モジュール２００の総記憶容量は
４ＭＢである。チップサイズは約６×１２ｍｍ²であ
り、厚さは３０μｍにまで薄くした。１個のチップ２１
０の消費電力は約２Ｗなので、モジュール２００の総消
費電力は約２０Ｗになる。Ｉ／Ｏパッド２１１の数は信
号と電源含めて約１００である。

【００７２】層間接続は、配線フィルム２２０に形成さ
れたバイアホール２２５と、接着フィルム２３０に形成
されたバイアホール２３１によって行なわれている。配
線フィルム２２０は導体層２２１、２２３と絶縁層２２
３から成る。配線フィルム２２０と接着フィルム２３
０、これらに形成されたバイアホール２２５、２３１等
の基本仕様は第１実施例と同様である。但し、接着フィ
ルム２３０の厚さは、チップ２１０の厚さに対応して５
０μｍを選択した。ダミーフィルム２２６は最上層のユ
ニットを保護するために有り、その材料とサイズは絶縁
層２２３と同じである。

【００７３】Ｉ／Ｏピン２４０は、第１実施例のような
配線基板にではなく、最下層の配線フィルム２２０のバ
イアホール２２５に直接接続されている。このため、チ
ップ２１０と配線フィルム２２０の上下の配置は第１実
施例と逆様になっている。Ｉ／Ｏピン２４０は半田バン
プから成り、バイアホール２２５、２３１と同じ０．３
ｍｍピッチで二次元アレイ状に配列されている。Ｉ／Ｏ
ピン２４０の総数は約４２０であり、非常に多い。

【００７４】本第２実施例によれば、第１実施例とほぼ
同様の構成で小型、薄型、多ピンのＳＲＡＭモジュール
２００を実現できる。モジュール２００は、例えばマイ
クロプロセッサチップと共に二次キャッシュとして多層
配線基板にフリップチップ実装され、プロセッサモジュ
ールやプロセッサカードとして用いられる。モジュール
２００の高さが１．２ｍｍという薄型化によって、バイ
アホール２２５、２３１から成る層間接続が短くなるの
で、抵抗と容量が低減され、第１実施例のＤＲＡＭモジ
ュールに比べてさらに高速動作が可能になる。また、Ｉ
／Ｏピン２４０をバイアホール２２５に直結したことに
より、第１実施例に比べて小さい実装面積（約２００ｍ
ｍ²）から、４００ピンを超えるＩ／Ｏピン２４０を取
り出すことができる。したがって、高速化と多ピン化が
達成されるので、プロセッサと二次キャッシュの間で非
常に高いスループットのデータ転送を行なうことが可能
になり、プロセッサの高性能化を実現できる。

【００７５】なお、Ｉ／Ｏピン２４０の配列ピッチが第
１実施例のような標準的なＢＧＡに比べて小さくなって
いるが、プロセッサモジュールやプロセッサカードの多
層配線基板では比較的任意にピッチを決められるので支
障はない。モジュール２００の総発熱量は第１実施例に
比べてかなり増加しているが、プロセッサチップととも
に強制冷却が行なわれるので問題はない。チップ２１０
の最大温度上昇は５０℃以下に抑制することができる。

【００７６】本発明による第３実施例では、第１実施例
や第２実施例のダイレクトバイアホールによるチップ接
続の代わりに、バンプ、ワイア、または異方導電性ポリ
マによってチップ接続を行ない、三次元積層モジュール
一つでプロセッサモジュールを構成した例を示す。図５
は第３実施例の三次元積層モジュールの全体断面構造図
である。図５において、モジュール３００のユニット
は、１組の半導体チップ３１０と配線フィルム３５０、
１組のチップ３２０と配線フィルム３６０、４組のチッ
プ３３０と配線フィルム３７０、１組のチップ３４０と
配線フィルム３８０から構成されている。これらのユニ
ットと配線基板３９０は、１枚の接着フィルム４６０、
４枚の接着フィルム４７０、１枚の接着フィルム４８
０、１枚の接着フィルム４９０によって互いに積層さ
れ、エンカプスラント３９２により被覆されている。

【００７７】チップ３１０は約９ｍｍ角のマイクロプロ
セッサチップから成り、銅導体層４層のポリイミド配線
フィルム３５０にフリップチップボンディングされてい
る。Ｉ／Ｏパッド３１１は、金バンプ３１２と導電性樹
脂によって配線フィルム３５０に接続される。配線フィ
ルム３５０には埋込み型スルーホール３５１が形成され
ており、その表面にはチップ３１０の周辺にバイパスコ
ンデンサ４１０が搭載されている。チップ３１０と配線
フィルム３５０の間は樹脂３１３によって封止されてい
る。ユニットの厚さは約１８０μｍである。

【００７８】チップ３２０は約１１ｍｍ角のメモリ／バ
スコントローラチップから成り、Ｉ／Ｏパッド３２１が
ワイア３２２によって４層のポリイミド配線フィルム３
６０にボンディングされている。配線フィルム３６０に
は埋込み型スルーホール３６１が形成されている。チッ
プ３２０の表面は樹脂３２３によって封止されている。
ユニットの厚さは約２００μｍである。

【００７９】チップ３３０は約８×１７ｍｍ²のＤＲＡ
Ｍチップから成り、２層のポリイミド配線フィルム３７
０にフリップチップボンディングされている。Ｉ／Ｏパ
ッド３３１は、金バンプ３３２と導電性樹脂によって配
線フィルム３７０に接続される。配線フィルム３７０に
は埋込み型バイアホール３７１が形成されている。チッ
プ３３０と配線フィルム３７０の間は樹脂３３３によっ
て封止されている。ユニットの厚さは約１５０μｍであ
る。

【００８０】チップ３４０は約６×１５ｍｍ²のＲＯＭ
（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）チップから成
り、２層のポリイミド配線フィルム３８０にフリップチ
ップボンディングされている。Ｉ／Ｏパッド３４１は、
異方導電性ポリマフィルム３４２によって配線フィルム
３８０に接続され、封止されている。配線フィルム３８
０には埋込み型バイアホール３８１が形成されている。
ユニットの厚さは約１２０μｍである。

【００８１】接着フィルム４６０、４７０、４８０、４
９０は、それぞれ厚さ１２５μｍ、１００μｍ、７５μ
ｍ、５０μｍのポリイミド接着フィルムから成り、それ
ぞれに層間接続用の埋込み型バイアホール４６１、４７
１、４８１、４９１が形成されている。これらの直径は
フィルムの厚さを考慮して１５０μｍにし、配列ピッチ
を６００μｍにした。層間接続用のスルーホール３５
１、３６１、バイアホール３７１、３８１の直径とピッ
チも同じである。なお、配線フィルム３５０、３６０、
３７０、３８０の配線ピッチは、上記直径とピッチを鑑
みて１２０μｍにした。

【００８２】配線基板３９０は、サイズ３０×３０×
０．５ｍｍ³の４層のセラミック配線基板から成る。そ
の底面に接続されたＩ／Ｏピン３９１は１００ｍｉｌ面
心配列のショートピンＰＧＡから成り、その総数は非接
続ピンを含めて２６５である。配線基板３９０から上の
部分はエンカプスラント３９２が塗布されている。モジ
ュール３００の実装面積は３０×３０ｍｍ²、配線基板
３９０の下面からエンカプスラント３９２の上面までの
高さは（バイパスコンデンサ４１０を含めて）、約２ｍ
ｍである。

【００８３】本第３実施例によれば、小型、薄型、多ピ
ンのプロセッサモジュール３００を実現できる。モジュ
ール３００は、例えばパーソナルな携帯機器やファクト
リーオートメーション機器等に組み込まれて使用され
る。マイクロプロセッサ３１０、メモリ／バスコントロ
ーラ３２０、メモリ３３０、３４０が３ｃｍ角の面積と
２ｍｍの厚さに集積されるので、上記のような機器の小
型、薄型化にとって貢献する所が大きい。もちろん、必
要に応じて他のチップ、例えばグラフィックスメモリや
そのコントーラ等も積層することができる。

【００８４】第３実施例では、ダイレクトバイアホール
接続に拠らなくても、ワイアボンディング３２２や、バ
ンプ３１２、３３２または異方導電性ポリマ３４２によ
るフリップチップボンディングによって、既存のチップ
をそのままコンパクトに積層することができる。ワイア
またはバンプによるチップ接続ではユニットが第１実施
例や第２実施例に比べて厚くなるので、バイアホール３
７１、３８１、４６１、４７１、４８１、４９１とスル
ーホール３５１、３６１の配列ピッチが広がっている
が、それでも層間接続は本発明によらない従来方式に比
べて十分高密度である。この層間接続により、マイクロ
プロセッサ３１０とメモリ／バスコントローラ３２０の
間、メモリ／バスコントローラ３２０とＤＲＡＭ３３０
／ＲＯＭ３４０の間、メモリ／バスコントローラ３２０
と外部（Ｉ／Ｏピン３９１）の間の多数の相互接続を行
なうことができる。

【００８５】第３実施例ではＩ／Ｏピン３９１にＰＧＡ
を採用し、その配列ピッチが第１実施例や第２実施例に
比べて広がっているが、これは例えばモジュール３００
をグレードアップのためにユーザが交換する場合を想定
したからである。なお、第３実施例ではモジュール３０
０の上面から熱が逃げるように、発熱量の大きいチップ
３１０、３２０が上層に配置されており、比較的低電力
動作を行なわせる場合には自然空冷で十分である。高周
波数で消費電力が上がる場合には、例えばモジュール３
００の上面に放熱フィンを接触させる等の方法により冷
却できる。生産性と信頼性に関しては、各々のチップに
ついてバーンイン試験等が必要ならば、各ユニット毎に
フィルムキャリアとして検査を実施すればよい。したが
って、積層した時の歩留まりと信頼性を確保できる。

【００８６】最後に、第４実施例ではチップ接続として
ＴＡＢを用いてＤＲＡＭモジュールを構成した例を示
す。図６は第４実施例の三次元積層モジュールの全体断
面構造図である。図６のモジュール５００では、半導体
チップ５１０と配線フィルム５２０から成る８層のユニ
ットと７枚の接着フィルム５３０が積層されている。

【００８７】チップ５１０は約７×１５ｍｍ²のＤＲＡ
Ｍチップから成る。第１実施例でダイレクトバイアホー
ル接続を行なったチップと異なり、チップ５１０の四辺
にＩ／Ｏパッド５１１が配置されている。配線フィルム
５２０は１７ｍｍ角、導体層２層のポリイミド配線フィ
ルムから成り、配線フィルム５２０に設けられたインナ
リード５２４の金バンプ５２５がＩ／Ｏパッド５１１に
接続されている。チップ５１０の表面とインナリード５
２４の周囲はエンカプスラント５１２によって封止され
ており、エンカプスラント５１２を含めたユニットの厚
さは約２００μｍである。配線フィルム５２０とポリイ
ミド接着フィルム５３０にはそれぞれ層間接続用のバイ
アホール５２６と５３１が形成されており、最下層のバ
イアホール５４０には半田バンプから成るＩ／Ｏピン５
４０が接続されている。バイアホール５２６、５３１と
Ｉ／Ｏピン５４０の配列ピッチは０．８ｍｍであり、総
ピン数は約１２０である。モジュール５００の実装面積
は配線フィルム５２０のサイズに等しく、実装時の高さ
は約２ｍｍである。

【００８８】本第４実施例によれば、従来のＴＡＢ接続
技術と本発明による層間接続を組み合わせることによ
り、手軽に三次元積層モジュール５００を実現できる。
第１実施例や第２実施例等に比べるとピン数が少ないも
のの、ＴＡＢ接続用に設計された既存のチップ５１０を
そのまま流用し、小型且つ薄型のモジュール５００とし
て提供できる。主要部品はチップ５１０と配線フィルム
５２０と接着フィルム５３０しか無いので、コストが低
く抑えられている。

【００８９】以上、本発明による三次元積層モジュール
を図面とともに説明した。本発明の要件は配線／接着フ
ィルムに形成されたバイア／スルーホールによって高密
度な層間接続を実施したことにあり、これがモジュール
の小型化、薄型化、多ピン化、さらには低コスト化、高
速化等の効果を生ぜしめる。本発明はハイエンドシステ
ムから民生品に至るまで広範な分野に適用されるので、
半導体チップやモジュールの仕様に応じて変更される。
上記実施例中に説明した使用材料や実装プロセス等だけ
が本発明の適用形態でないことは自明であろう。

【００９０】

【発明の効果】上記〈１〉〜〈８〉の構成によれば、そ
れぞれ以下の《１》〜《８》の効果がある。

【００９１】《１》チップを接続した配線フィルムから
成る層構成ユニットと接着フィルムとを積層したフィル
ム接続型積層構造において、配線／接着フィルム各々に
形成したバイア／スルーホールにより高密度な層間接続
を行なえるので、小型、薄型、多ピン、低コストという
長所を兼ね備えた三次元積層モジュールが得られる。

【００９２】従来の側面めっき配線型のめっき配線に比
べて、本発明は配線フィルムを多層化でき、配線／接着
フィルムに形成したバイア／スルーホールを狭ピッチ化
できるので、層間接続とＩ／Ｏピンの数を増大できる。
また、側面へのめっき配線プロセスと異なり、本発明の
フィルム接続プロセスは量産に適したプレーナなプロセ
スであるので、プロセスコストを削減できる。

【００９３】従来の側面薄膜配線型のチップを基板に垂
直に立てて実装する方式に比べて、本発明は薄いチップ
と薄い配線／接着フィルムを平行に積み重ねるので、モ
ジュールの高さを低減できる。側面薄膜配線型でＩ／Ｏ
ピンとして用いられるＰＧＡに比べて、本発明では配列
ピッチの狭いＢＧＡを用いることができるので、ピン領
域を削減でき、或いはピン数を増大できる。また、側面
へ高価な薄膜配線を形成するプロセスに比べて、本発明
では配線フィルムと接着フィルムを積層プレスする簡単
なプロセスにより層間接続が行なわれるので、プロセス
コストを削減できる。

【００９４】従来の額縁基板接続型の厚い額縁基板に形
成されたスルーホールに比べて、本発明は薄い配線／接
着フィルムにバイア／スルーホールを高密度に形成でき
るので、層間接続領域の面積を削減できる。しかも、額
縁基板接続型のＴＡＢアウタリードに対する面積が本発
明では不要になるので、さらにモジュール実装面積が小
さくなる。額縁基板の下面だけから取り出されるＩ／Ｏ
ピンに比べて、本発明はＩ／Ｏピンを配線フィルム全面
から取り出せるので、多ピン化できる。また、ＴＡＢテ
ープ、インタポーザ基板、額縁基板という多数の部品か
ら構成される額縁基板接続型に比べて、本発明の構成部
品は配線フィルムと接着フィルムしか無いので、部品コ
ストを削減できる。

【００９５】《２》配線／接着フィルムの絶縁材料とし
てエポキシ、ポリイミド、アラミドを用い、配線／層間
接続の導体材料として銅を用いる。これにより、薄いフ
ィルムを製作できるので、モジュールを薄型化できる。
また、配線パターンを微細化でき、バイア／スルーホー
ルを小径化できるので、層間接続を高密度に形成でき
る。さらに、誘電率と配線／接続抵抗を低減できるの
で、チップからＩ／Ｏピンに至る相互接続において高速
信号伝送を行なえる。

【００９６】《３》導電性ペーストを充填したバイア／
スルーホールによりインタースティシャルバイア接続や
スタックトバイア接続が可能になるので、層間接続を高
密度化でき、モジュール実装面積を削減できる。また
は、異方導電性ポリマから成る接着フィルムを用いるこ
とにより、接着フィルムへの穴開けやパターニングを省
略でき、積層時のアライメントが不要になるので、部品
／プロセスコストが低減できる。

【００９７】《４》めっき金属または導電性ペーストか
ら成るフィルドバイア接続構造により上記と同様に層間
接続を高密度化できるので、実装面積が削減できる上、
配線／接続のルーティングの制限が減り、設計自由度が
増える。

【００９８】《５》チップ接続方式として、フリップチ
ップダイアタッチしたチップと配線フィルムをダイレク
トバイア／スルーホールによって接続する。ダイレクト
バイア／スルーホールはチップの全表面から多数取り出
すことができるので、チップとモジュールの多ピン化に
貢献できる。また、ダイレクトバイア／スルーホールは
層間接続用バイア／スルーホールと同様に配線フィルム
の内部に簡便に形成できるので、バンプのような高さや
ＴＡＢのようなリード領域を必要とせず、モジュール実
装面積を削減できる。

【００９９】《６》バンプ、ワイア、または異方導電性
ポリマを用いたチップ接続により、ワイアボンディン
グ、バンプ、ＴＡＢ等を想定して製造された既存チップ
も三次元積層モジュールとして実装できる。特にＬＳＩ
パッケージ等のためにバンプやワイアの生産ラインが稼
働している場合には、ダイレクトバイア／スルーホール
より低コスト化が図れる。異方導電性ポリマは、ダイレ
クトバイア／スルーホールやバンプのように接続部の加
工を行なう必要が無く、接続プロセスは簡便な接着だけ
で良いので、部品とプロセスのコストを低減できる。

【０１００】《７》配線フィルム自体に設けたインナリ
ードをチップにＴＡＢ接続することにより、従来の額縁
基板接続型に比べて部品点数を削減した上、配線／接着
フィルムのバイア／スルーホールによって高密度な層間
接続を行なえる。本発明はチップの入出力数が比較的少
なく、動作周波数が比較的低い場合に適用できるので、
ＬＳＩパッケージ等の既存の生産ラインを流用すること
によりダイレクトバイア／スルーホールやバンプに比べ
てコストを低減できる。

【０１０１】《８》配線基板を配線／接着フィルムと同
様にして最外層に積層する。最外層に配線フィルムを用
いたモジュールに比べると、配線基板は配線収容量が大
きいので、さらに多数のＩ／Ｏピンを取り出せる。ま
た、配線基板の層数、配線ピッチ、誘電率、熱膨張係
数、剛性、耐熱性、吸湿性、材料コスト等の特性に応じ
て、積層モジュールの性能、コスト、及び信頼性を向上
できる。

【図面の簡単な説明】

【図１】本発明による第１実施例の三次元積層モジュー
ルの全体断面構造図。

【図２】本発明による第１実施例の三次元積層モジュー
ルの部分断面構造図。

【図３】本発明による第１実施例の三次元積層モジュー
ルの部分断面構造図。

【図４】本発明による第２実施例の三次元積層モジュー
ルの全体断面構造図。

【図５】本発明による第３実施例の三次元積層モジュー
ルの全体断面構造図。

【図６】本発明による第４実施例の三次元積層モジュー
ルの全体断面構造図。

【図７】従来技術による三次元積層モジュールの全体断
面構造図。

【図８】従来技術による三次元積層モジュールの全体断
面構造図。

【図９】従来技術による三次元積層モジュールの全体断
面構造図。

【符号の説明】

１００、２００、３００、５００…三次元積層モジュー
ル １１０、２１０、３１０、３２０、３３０、３４０、５
１０…半導体チップ １１１、２１１、３１１、３２１、３３１、３４１、５
１１…Ｉ／Ｏパッド １２０、２２０、３５０、３６０、３７０、３８０…配
線フィルム １３０、２３０、４６０、４７０、４８０、４９０…接
着フィルム １２５、１３１、２２５、２３１、３７１、３８１、４
６１、４７１、４８１、４９１…バイアホール ３５１、３６１…スルーホール １２４、２２４…ダイレクトバイアホール ３１２、３３２…バンプ ３２２…ワイア ３４２…異方導電性ポリマ ５２４…インナリード １４０、３９０…配線基板 １４１、２４０、３９１、５４０…Ｉ／Ｏピン １５０、２５０、３９２、５１２…エンカプスラント。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 板橋 武之 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 吉村 豊房 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 高橋 昭雄 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 山本 雅一 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内

Claims (8)

【特許請求の範囲】
1. 【請求項１】三次元的に積層され、入出力パッドを備え
   る複数の半導体チップと、 該半導体チップと対を成して積層され、前記入出力パッ
   ドへ相互接続される配線及び第１のバイア／スルーホー
   ルを備える複数の配線フィルムと、 該配線フィルムの間を埋めて積層され、前記第１のバイ
   ア／スルーホールへ直接接続される第２のバイア／スル
   ーホールを備える複数の接着フィルムと、 を有することを特徴とする三次元積層モジュール。
2. 【請求項２】前記配線フィルムの絶縁材料は、エポキ
   シ、ポリイミドまたはアラミドから成り、 前記接着フィルムの接着材料は、エポキシまたはポリイ
   ミドから成り、 前記配線、第１のバイア／スルーホール及び第２のバイ
   ア／スルーホールの導体材料は、銅から成る、 請求項１記載の三次元積層モジュール。
3. 【請求項３】前記第１のバイア／スルーホールまたは前
   記第２のバイア／スルーホールは、導電性ペーストまた
   は異方導電性ポリマから成る、 請求項１記載の三次元積層モジュール。
4. 【請求項４】前記第１のバイア／スルーホール及び第２
   のバイア／スルーホールは、それぞれ導体によって埋め
   込まれたフィルドバイア／スルーホール構造を有し、交
   互に積み重なる、 請求項１記載の三次元積層モジュール。
5. 【請求項５】三次元的に積層され、入出力パッドを備え
   る複数の半導体チップと、 該半導体チップと対を成して積層され、該半導体チップ
   がフリップチップダイアタッチにより接着され、前記入
   出力パッドへ直接接続されるダイレクトバイア／スルー
   ホールとこれへ相互接続される配線及び第１のバイア／
   スルーホールとを備える複数の配線フィルムと、 該配線フィルムの間を埋めて積層され、前記第１のバイ
   ア／スルーホールへ直接接続される第２のバイア／スル
   ーホールを備える複数の接着フィルムと、 を有することを特徴とする三次元積層モジュール。
6. 【請求項６】三次元的に積層され、入出力パッドを備え
   る複数の半導体チップと、 該半導体チップと対を成して積層され、該半導体チップ
   がバンプまたは異方導電性ポリマによりフリップチップ
   接続され、該バンプまたは異方導電性ポリマを介在して
   前記入出力パッドへ相互接続される配線及び第１のバイ
   ア／スルーホールとを備える複数の配線フィルムと、 該配線フィルムの間を埋めて積層され、前記第１のバイ
   ア／スルーホールへ直接接続される第２のバイア／スル
   ーホールを備える複数の接着フィルムと、 を有することを特徴とする三次元積層モジュール。
7. 【請求項７】三次元的に積層され、入出力パッドを備え
   る複数の半導体チップと、 該半導体チップと対を成して積層され、前記入出力パッ
   ドへＴＡＢ接続されるインナリードと、これへ相互接続
   される配線及び第１のバイア／スルーホールとを備える
   複数の配線フィルムと、 該配線フィルムの間を埋めて積層され、前記第１のバイ
   ア／スルーホールへ直接接続される第２のバイア／スル
   ーホールを備える複数の接着フィルムと、 を有することを特徴とする三次元積層モジュール。
8. 【請求項８】三次元的に積層され、入出力パッドを備え
   る複数の半導体チップと、 該半導体チップと対を成して積層され、前記入出力パッ
   ドへ相互接続される第１の配線及び第１のバイア／スル
   ーホールを備える複数の配線フィルムと、 最外層に積層され、外部端子とこれへ相互接続される第
   ２の配線及び第２のバイア／スルーホールとを備える配
   線基板と、 前記配線フィルム同士または前記配線基板との間を埋め
   て積層され、前記第１のバイア／スルーホールまたは前
   記第２のバイア／スルーホールへ直接接続される第３の
   バイア／スルーホールを備える複数の接着フィルムと、 を有することを特徴とする三次元積層モジュール。