JPH08130288A - 半導体装置 - Google Patents
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】この発明は、実装面積が小さくても、搭載可能
なシステムの規模が制約を受けることのない半導体装置
を提供する。 【構成】配線パターン12b を有する第１の多層基板12の
上面に第１の凹部11を設け、この凹部11に第１、第２の
半導体チップ13,14 を搭載し、半導体チップ13,14 をボ
ンディングワイヤ15により配線パターン12b と接続す
る。配線パターン22b を有する第２の多層基板22の上面
に第２の凹部21を設け、この凹部21に第３、第４の半導
体チップ23,24 を搭載し、半導体チップ23,24 をボンデ
ィングワイヤ25により配線パターン22b と接続する。第
１の多層基板12の上面と第２の多層基板22の上面とをプ
リプレーグ26によって接着する。従って、実装面積が小
さくても、搭載可能なシステムの規模が制約を受けるこ
とのない半導体装置を提供できる。
なシステムの規模が制約を受けることのない半導体装置
を提供する。 【構成】配線パターン12b を有する第１の多層基板12の
上面に第１の凹部11を設け、この凹部11に第１、第２の
半導体チップ13,14 を搭載し、半導体チップ13,14 をボ
ンディングワイヤ15により配線パターン12b と接続す
る。配線パターン22b を有する第２の多層基板22の上面
に第２の凹部21を設け、この凹部21に第３、第４の半導
体チップ23,24 を搭載し、半導体チップ23,24 をボンデ
ィングワイヤ25により配線パターン22b と接続する。第
１の多層基板12の上面と第２の多層基板22の上面とをプ
リプレーグ26によって接着する。従って、実装面積が小
さくても、搭載可能なシステムの規模が制約を受けるこ
とのない半導体装置を提供できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関する
もので、特に高密度、ローコストを要求される中規模Ｍ
ＣＭ（マルチ・チップ・モジュール）のパッケージ構造
に使用されるものである。
もので、特に高密度、ローコストを要求される中規模Ｍ
ＣＭ（マルチ・チップ・モジュール）のパッケージ構造
に使用されるものである。
【０００２】
【従来の技術】図８は、従来の半導体装置を示す断面図
である。多層基板１の上面には複数の半導体素子２が搭
載されており、これら半導体素子２はボンディングワイ
ヤ３により多層基板１の配線パターン層１ａと電気的に
接続されている。多層基板１の下面には表面実装のため
の半田バンプ４が設けられており、半田バンプ４は配線
パターン層１ａと電気的に接続されている。
である。多層基板１の上面には複数の半導体素子２が搭
載されており、これら半導体素子２はボンディングワイ
ヤ３により多層基板１の配線パターン層１ａと電気的に
接続されている。多層基板１の下面には表面実装のため
の半田バンプ４が設けられており、半田バンプ４は配線
パターン層１ａと電気的に接続されている。
【０００３】前記多層基板１の上面には、半導体素子２
を気密封止するためのシェル５が設けられている。尚、
封止方法としては、この気密封止タイプの他、トランス
ファモールドを行うことによる非気密封止タイプとする
ことも可能である。
を気密封止するためのシェル５が設けられている。尚、
封止方法としては、この気密封止タイプの他、トランス
ファモールドを行うことによる非気密封止タイプとする
ことも可能である。
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置では、半田バンプ４により実装する面実装の
方式を用いているため、実装面積に比べてＩ／Ｏ数が多
くとれるという利点を持っている。しかし、半導体素子
２を搭載する面が一平面に限定されているため、搭載可
能なシステムの規模が制約を受けることになる。すなわ
ち、上記装置では、素子搭載面が一平面であるため、プ
リント基板への実装面積が小さいわりに多くのＩ／Ｏ数
をとることができても、これを活用するだけの半導体素
子を半導体装置に搭載することができない。このよう
な、素子搭載面と実装面との利用価値がアンバランスで
あるという欠点がある。
半導体装置では、半田バンプ４により実装する面実装の
方式を用いているため、実装面積に比べてＩ／Ｏ数が多
くとれるという利点を持っている。しかし、半導体素子
２を搭載する面が一平面に限定されているため、搭載可
能なシステムの規模が制約を受けることになる。すなわ
ち、上記装置では、素子搭載面が一平面であるため、プ
リント基板への実装面積が小さいわりに多くのＩ／Ｏ数
をとることができても、これを活用するだけの半導体素
子を半導体装置に搭載することができない。このよう
な、素子搭載面と実装面との利用価値がアンバランスで
あるという欠点がある。
【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、実装面積が小さくて
も、搭載可能なシステムの規模が制約を受けることのな
い半導体装置を提供することにある。
されたものであり、その目的は、実装面積が小さくて
も、搭載可能なシステムの規模が制約を受けることのな
い半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】この発明は、上記課題を
解決するため、第１の配線パターンを有する第１の多層
基板と、前記第１の多層基板の上面に設けられた第１の
凹部と、前記第１の凹部に搭載された少くとも１つの第
１の半導体素子と、前記第１の半導体素子と前記第１の
配線パターンとを接続する第１の接続手段と、第２の配
線パターンを有する第２の多層基板と、前記第２の多層
基板の上面に設けられた第２の凹部と、前記第２の凹部
に搭載された少くとも１つの第２の半導体素子と、前記
第２の半導体素子と前記第２の配線パターンとを接続す
る第２の接続手段と、前記第１の多層基板の上面と前記
第２の多層基板の上面とを接着することにより、前記第
１及び第２の凹部によって形成された空間において前記
第１及び第２の半導体素子を気密封止する接着手段と、
前記第１及び第２の多層基板に形成されたスルーホール
と、を具備することを特徴としている。
解決するため、第１の配線パターンを有する第１の多層
基板と、前記第１の多層基板の上面に設けられた第１の
凹部と、前記第１の凹部に搭載された少くとも１つの第
１の半導体素子と、前記第１の半導体素子と前記第１の
配線パターンとを接続する第１の接続手段と、第２の配
線パターンを有する第２の多層基板と、前記第２の多層
基板の上面に設けられた第２の凹部と、前記第２の凹部
に搭載された少くとも１つの第２の半導体素子と、前記
第２の半導体素子と前記第２の配線パターンとを接続す
る第２の接続手段と、前記第１の多層基板の上面と前記
第２の多層基板の上面とを接着することにより、前記第
１及び第２の凹部によって形成された空間において前記
第１及び第２の半導体素子を気密封止する接着手段と、
前記第１及び第２の多層基板に形成されたスルーホール
と、を具備することを特徴としている。
【０００７】また、前記第１の多層基板の下面に位置す
る前記スルーホールの一端に設けられた半田バンプをさ
らに含むことを特徴としている。また、前記第２の半導
体素子の下に設けられ、前記第２の多層基板に埋め込ま
れた放熱手段をさらに含むことを特徴としている。
る前記スルーホールの一端に設けられた半田バンプをさ
らに含むことを特徴としている。また、前記第２の半導
体素子の下に設けられ、前記第２の多層基板に埋め込ま
れた放熱手段をさらに含むことを特徴としている。
【０００８】
【作用】この発明は、第１の多層基板の第１の凹部に少
くとも１つの第１の半導体素子を搭載し、第２の多層基
板の第２の凹部に少くとも１つの第２の半導体素子を搭
載し、第１の多層基板の上面と第２の多層基板の上面と
を接着剤により接着している。これにより、第１の多層
基板の下面の面積がプリント基板への実装面積となり、
この実装面積が小さいわりに多くの半導体素子を搭載す
ることができる。したがって、この半導体装置は、実装
面積が小さくても、搭載可能なシステムの規模が制約を
受けることがない。
くとも１つの第１の半導体素子を搭載し、第２の多層基
板の第２の凹部に少くとも１つの第２の半導体素子を搭
載し、第１の多層基板の上面と第２の多層基板の上面と
を接着剤により接着している。これにより、第１の多層
基板の下面の面積がプリント基板への実装面積となり、
この実装面積が小さいわりに多くの半導体素子を搭載す
ることができる。したがって、この半導体装置は、実装
面積が小さくても、搭載可能なシステムの規模が制約を
受けることがない。
【０００９】また、第２の多層基板に放熱手段を埋め込
んでいるため、第２の凹部の底面に、出力の大きな、発
熱量の多い半導体素子を搭載しても、この素子から発生
する熱を前記放熱手段によって外部へ放出することがで
きる。
んでいるため、第２の凹部の底面に、出力の大きな、発
熱量の多い半導体素子を搭載しても、この素子から発生
する熱を前記放熱手段によって外部へ放出することがで
きる。
【００１０】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１乃至図３は、この発明の第１の実施例
による半導体装置の製造方法、即ち３Ｄ(dimension) −
ＢＧＡ(Ball Grid Array) の製造方法を示す断面図であ
り、図４は、図３に示すスルーホールの部分を拡大した
断面図である。
り説明する。図１乃至図３は、この発明の第１の実施例
による半導体装置の製造方法、即ち３Ｄ(dimension) −
ＢＧＡ(Ball Grid Array) の製造方法を示す断面図であ
り、図４は、図３に示すスルーホールの部分を拡大した
断面図である。
【００１１】先ず、図１に示すように、上面に第１の凹
部１１を有すると共にキャビティーを有する有機系の第
１の多層基板１２を準備する。この第１の多層基板１２
は、次のような構成とされている。ＦＲ−５（難燃性ガ
ラスエポキシ）、ＢＴ（ビスマレイミドトリアジン）レ
ジンガラス布基板又は変性ポリイミドガラス布基板等の
うちのいずれかの基板１２ａの上面に配線パターン１２
ｂが形成され、この配線パターン１２ｂの上に接着材で
あるプリプレーグ１２ｃを介して配線パターン１２ｂが
形成され、前記基板１２ａの下面に配線パターン１２ｂ
が形成され、この配線パターン１２ｂの下にプリプレー
グ１２ｃを介して配線パターン１２ｂが形成されてい
る。
部１１を有すると共にキャビティーを有する有機系の第
１の多層基板１２を準備する。この第１の多層基板１２
は、次のような構成とされている。ＦＲ−５（難燃性ガ
ラスエポキシ）、ＢＴ（ビスマレイミドトリアジン）レ
ジンガラス布基板又は変性ポリイミドガラス布基板等の
うちのいずれかの基板１２ａの上面に配線パターン１２
ｂが形成され、この配線パターン１２ｂの上に接着材で
あるプリプレーグ１２ｃを介して配線パターン１２ｂが
形成され、前記基板１２ａの下面に配線パターン１２ｂ
が形成され、この配線パターン１２ｂの下にプリプレー
グ１２ｃを介して配線パターン１２ｂが形成されてい
る。
【００１２】次に、前記第１の多層基板１２の第１の凹
部１１の底面には第１及び第２の半導体チップ１３、１
４が搭載される。この後、図２に示すように、第１及び
第２の半導体チップ１３、１４それぞれは、ボンディン
グワイヤ１５によって第１の多層基板１２の配線パター
ン１２ｂに電気的に接続される。次に、この段階での信
頼性を高めるために、ポッティングを施しても良い。即
ち、第１の多層基板１２の第１の凹部１１に樹脂を導入
することによって第１、第２の半導体チップ１３、１４
およびボンディングワイヤ１５を封止しても良い。
部１１の底面には第１及び第２の半導体チップ１３、１
４が搭載される。この後、図２に示すように、第１及び
第２の半導体チップ１３、１４それぞれは、ボンディン
グワイヤ１５によって第１の多層基板１２の配線パター
ン１２ｂに電気的に接続される。次に、この段階での信
頼性を高めるために、ポッティングを施しても良い。即
ち、第１の多層基板１２の第１の凹部１１に樹脂を導入
することによって第１、第２の半導体チップ１３、１４
およびボンディングワイヤ１５を封止しても良い。
【００１３】次に、上記第１の多層基板１２の場合と同
様に、上面に第２の凹部２１を有すると共にキャビティ
ーを有する有機系の第２の多層基板２２を準備する。こ
の第２の多層基板２２の材質等は、第１の多層基板１２
のそれと同様である。
様に、上面に第２の凹部２１を有すると共にキャビティ
ーを有する有機系の第２の多層基板２２を準備する。こ
の第２の多層基板２２の材質等は、第１の多層基板１２
のそれと同様である。
【００１４】この後、この第２の多層基板２２の第２の
凹部２１の底面に第３及び第４の半導体チップ２３、２
４が搭載される。次に、第３及び第４の半導体チップ２
３、２４それぞれは、ボンディングワイヤ２５によって
第２の多層基板２２の配線パターン２２ｂに電気的に接
続される。
凹部２１の底面に第３及び第４の半導体チップ２３、２
４が搭載される。次に、第３及び第４の半導体チップ２
３、２４それぞれは、ボンディングワイヤ２５によって
第２の多層基板２２の配線パターン２２ｂに電気的に接
続される。
【００１５】次に、図３に示すように、第１の多層基板
１２の上面と第２の多層基板２２の上面とがプリプレー
グ２６を用いて接着され、これら多層基板１２、２２は
プレスされる。これにより、第１及び第２の凹部１１、
２１により形成される空間において、第１、第２の半導
体チップ１３、１４と第３、第４の半導体チップ２３、
２４とは対向した状態で、気密封止される。
１２の上面と第２の多層基板２２の上面とがプリプレー
グ２６を用いて接着され、これら多層基板１２、２２は
プレスされる。これにより、第１及び第２の凹部１１、
２１により形成される空間において、第１、第２の半導
体チップ１３、１４と第３、第４の半導体チップ２３、
２４とは対向した状態で、気密封止される。
【００１６】この後、第１及び第２の多層基板１２、２
２には第１乃至第４の貫通孔が設けられ、これら貫通孔
それぞれの内表面にはメッキ２８が施される。これによ
って、第１及び第２の多層基板１２、２２には第１乃至
第４のスルーホール２７ａ〜２７ｄが形成され、スルー
ホール２７ａ〜２７ｄにより第１及び第２の多層基板１
２、２２は相互に電気的に接続される。この際の第４の
スルーホール２７ｄを拡大した断面図は図４に示されて
いる。
２には第１乃至第４の貫通孔が設けられ、これら貫通孔
それぞれの内表面にはメッキ２８が施される。これによ
って、第１及び第２の多層基板１２、２２には第１乃至
第４のスルーホール２７ａ〜２７ｄが形成され、スルー
ホール２７ａ〜２７ｄにより第１及び第２の多層基板１
２、２２は相互に電気的に接続される。この際の第４の
スルーホール２７ｄを拡大した断面図は図４に示されて
いる。
【００１７】次に、第１の多層基板１２の下面における
スルーホール２７ａ〜２７ｄそれぞれの一端には半田バ
ンプ２９ａ〜２９ｄが取り付けられる。この半田バンプ
２９ａ〜２９ｄは、半導体装置を図示せぬプリント基板
に実装する際に用いるものである。
スルーホール２７ａ〜２７ｄそれぞれの一端には半田バ
ンプ２９ａ〜２９ｄが取り付けられる。この半田バンプ
２９ａ〜２９ｄは、半導体装置を図示せぬプリント基板
に実装する際に用いるものである。
【００１８】上記第１の実施例によれば、第１の多層基
板１２の上面と第２の多層基板２２の上面とをプリプレ
ーグ２６を用いて接着している。これにより、第１の多
層基板１２の下面の面積がプリント基板への実装面積と
なり、この実装面積が小さいわりに多くの半導体素子、
即ち第１乃至第４の半導体チップ１３、１４、２３、２
４を多層基板１２、２２に搭載することができる。つま
り、実装面積に比べて多くとれるＩ／Ｏ数を充分に活用
できる程度の半導体素子を多層基板１２、２２に搭載す
ることができる。この結果、素子搭載面と実装面との利
用価値がアンバランスになるという欠点を解消すること
ができる。即ち、実装面積が小さくても、搭載可能なシ
ステムの規模が制約を受けることのない３ＤーＢＧＡを
提供することができる。
板１２の上面と第２の多層基板２２の上面とをプリプレ
ーグ２６を用いて接着している。これにより、第１の多
層基板１２の下面の面積がプリント基板への実装面積と
なり、この実装面積が小さいわりに多くの半導体素子、
即ち第１乃至第４の半導体チップ１３、１４、２３、２
４を多層基板１２、２２に搭載することができる。つま
り、実装面積に比べて多くとれるＩ／Ｏ数を充分に活用
できる程度の半導体素子を多層基板１２、２２に搭載す
ることができる。この結果、素子搭載面と実装面との利
用価値がアンバランスになるという欠点を解消すること
ができる。即ち、実装面積が小さくても、搭載可能なシ
ステムの規模が制約を受けることのない３ＤーＢＧＡを
提供することができる。
【００１９】また、第１及び第２の多層基板１２、２２
をプリプレーグを用いて接着しプレスするという基板積
層技術を封止方法として用いているため、より高密度で
安価なＭＣＭ−Ｌ(Laminated Print Circuit Board) 、
即ち多層有機基板を用いたＭＣＭとしての３Ｄ−ＢＧＡ
を提供することができる。
をプリプレーグを用いて接着しプレスするという基板積
層技術を封止方法として用いているため、より高密度で
安価なＭＣＭ−Ｌ(Laminated Print Circuit Board) 、
即ち多層有機基板を用いたＭＣＭとしての３Ｄ−ＢＧＡ
を提供することができる。
【００２０】尚、上記第１の実施例では、第１及び第２
の多層基板１２、２２からなる２枚の基板を互いに重ね
合せているが、搭載可能なシステムの規模を大きくする
ために３枚以上の基板を互いに重ね合せることも可能で
ある。
の多層基板１２、２２からなる２枚の基板を互いに重ね
合せているが、搭載可能なシステムの規模を大きくする
ために３枚以上の基板を互いに重ね合せることも可能で
ある。
【００２１】また、貫通したスルーホール２７ａ〜２７
ｄを使用しているが、ＩＶＨ(Interstitial Via Hole)
を使用することも可能である。また、スルーホール２７
ａ〜２７ｄそれぞれの内表面にメッキ２８を施すことに
より、第１及び第２の多層基板１２、２２を相互に電気
的に接続しているが、ホールに金属ピン等を挿入するこ
とにより、多層基板１２、２２を相互に電気的に接続す
ることも可能である。
ｄを使用しているが、ＩＶＨ(Interstitial Via Hole)
を使用することも可能である。また、スルーホール２７
ａ〜２７ｄそれぞれの内表面にメッキ２８を施すことに
より、第１及び第２の多層基板１２、２２を相互に電気
的に接続しているが、ホールに金属ピン等を挿入するこ
とにより、多層基板１２、２２を相互に電気的に接続す
ることも可能である。
【００２２】図５は、この発明の第１の実施例による半
導体装置の他の例を示す断面図であり、図３と同一部分
には同一符号を付し、異なる部分についてのみ説明す
る。第１及び第２の多層基板１２、２２の場合と同様
に、第３の凹部３１を有すると共にキャビティーを有す
る有機系の第３の多層基板３２を準備する。この第３の
多層基板３２の材質等は、第１の多層基板１２のそれと
同様である。
導体装置の他の例を示す断面図であり、図３と同一部分
には同一符号を付し、異なる部分についてのみ説明す
る。第１及び第２の多層基板１２、２２の場合と同様
に、第３の凹部３１を有すると共にキャビティーを有す
る有機系の第３の多層基板３２を準備する。この第３の
多層基板３２の材質等は、第１の多層基板１２のそれと
同様である。
【００２３】この後、この第３の多層基板３２の第３の
凹部３１の底面に第５及び第６の半導体チップ３３、３
４が搭載される。次に、第５及び第６の半導体チップ３
３、３４それぞれは、ボンディングワイヤ３５によって
第３の多層基板３２の配線パターン３２ｂに電気的に接
続される。
凹部３１の底面に第５及び第６の半導体チップ３３、３
４が搭載される。次に、第５及び第６の半導体チップ３
３、３４それぞれは、ボンディングワイヤ３５によって
第３の多層基板３２の配線パターン３２ｂに電気的に接
続される。
【００２４】次に、第１の多層基板１２の上面と第２の
多層基板２２の上面とがプリプレーグ２６を用いて接着
される。この後、第１及び第２の多層基板１２、２２に
は第１乃至第４の貫通孔が設けられ、これら貫通孔の内
表面にはメッキ２８が施される。これによって、多層基
板１２、２２にはスルーホール２７ａ〜２７ｄが形成さ
れる。次に、第３の多層基板３２には第５の貫通孔が設
けられ、この貫通孔の内表面にはメッキ３８が施され
る。これによって、多層基板３２には第５のスルーホー
ル３７ａが形成される。
多層基板２２の上面とがプリプレーグ２６を用いて接着
される。この後、第１及び第２の多層基板１２、２２に
は第１乃至第４の貫通孔が設けられ、これら貫通孔の内
表面にはメッキ２８が施される。これによって、多層基
板１２、２２にはスルーホール２７ａ〜２７ｄが形成さ
れる。次に、第３の多層基板３２には第５の貫通孔が設
けられ、この貫通孔の内表面にはメッキ３８が施され
る。これによって、多層基板３２には第５のスルーホー
ル３７ａが形成される。
【００２５】この後、第２の多層基板２２の下面と第３
の多層基板３２の上面とがプリプレーグ３６を用いて接
着され、これら多層基板１２、２２、３２はプレスされ
る。これにより、第３の凹部３１と第２の多層基板２２
の下面とにより形成される空間において、第５、第６の
半導体チップ３３、３４は気密封止される。
の多層基板３２の上面とがプリプレーグ３６を用いて接
着され、これら多層基板１２、２２、３２はプレスされ
る。これにより、第３の凹部３１と第２の多層基板２２
の下面とにより形成される空間において、第５、第６の
半導体チップ３３、３４は気密封止される。
【００２６】次に、第１乃至第３の多層基板１２、２
２、３２には第６の貫通孔が設けられ、この貫通孔の内
表面にはメッキ３８が施される。これによって、多層基
板１２、２２、３２には第６のスルーホール３７ｂが形
成され、このスルーホール３７ｂによって第１乃至第３
の多層基板１２、２２、３２は相互に電気的に接続され
る。
２、３２には第６の貫通孔が設けられ、この貫通孔の内
表面にはメッキ３８が施される。これによって、多層基
板１２、２２、３２には第６のスルーホール３７ｂが形
成され、このスルーホール３７ｂによって第１乃至第３
の多層基板１２、２２、３２は相互に電気的に接続され
る。
【００２７】この後、第１の多層基板１２の下面におけ
るスルーホール２７ａ〜２７ｄ、３７ｂそれぞれの一端
には半田バンプ２９ａ〜２９ｆが取り付けられる。上記
他の例においても第１の実施例と同様の効果を得ること
ができ、しかも、第１乃至第３の多層基板１２、２２、
３２を互いに重ね合せているため、第１の実施例よりさ
らに多くの半導体素子を多層基板１２、２２、３２に搭
載することができる。
るスルーホール２７ａ〜２７ｄ、３７ｂそれぞれの一端
には半田バンプ２９ａ〜２９ｆが取り付けられる。上記
他の例においても第１の実施例と同様の効果を得ること
ができ、しかも、第１乃至第３の多層基板１２、２２、
３２を互いに重ね合せているため、第１の実施例よりさ
らに多くの半導体素子を多層基板１２、２２、３２に搭
載することができる。
【００２８】図６は、この発明の第２の実施例による半
導体装置を示す断面図であり、図３と同一部分には同一
符号を付し、第１の実施例と異なる部分についてのみ説
明する。
導体装置を示す断面図であり、図３と同一部分には同一
符号を付し、第１の実施例と異なる部分についてのみ説
明する。
【００２９】第１の多層基板１２の第１の凹部１１の底
面には第１乃至第３の半導体チップ１３、１４、４１が
搭載される。この後、これら半導体チップ１３、１４、
４１それぞれは、ボンディングワイヤ１５によって第１
の多層基板１２の配線パターン１２ｂに電気的に接続さ
れる。
面には第１乃至第３の半導体チップ１３、１４、４１が
搭載される。この後、これら半導体チップ１３、１４、
４１それぞれは、ボンディングワイヤ１５によって第１
の多層基板１２の配線パターン１２ｂに電気的に接続さ
れる。
【００３０】次に、上面に第２の凹部２１を有する第２
の多層基板２２を準備する。この多層基板２２における
第２の凹部２１の下に位置する下面の中央部には、銅又
はアルミ等からなるヒートシンク４２が設けられてい
る。即ち、第２の多層基板２２にはヒートシンク４２が
埋め込まれている。
の多層基板２２を準備する。この多層基板２２における
第２の凹部２１の下に位置する下面の中央部には、銅又
はアルミ等からなるヒートシンク４２が設けられてい
る。即ち、第２の多層基板２２にはヒートシンク４２が
埋め込まれている。
【００３１】この後、このヒートシンク４２の上には第
４の半導体チップ４３が搭載される。この第４の半導体
チップ４３は、出力の大きな、発熱量の多い素子であ
る。次に、この半導体チップ４３は、ボンディングワイ
ヤ２５によって第２の多層基板２２の配線パターン２２
ｂに電気的に接続される。
４の半導体チップ４３が搭載される。この第４の半導体
チップ４３は、出力の大きな、発熱量の多い素子であ
る。次に、この半導体チップ４３は、ボンディングワイ
ヤ２５によって第２の多層基板２２の配線パターン２２
ｂに電気的に接続される。
【００３２】上記第２の実施例においても第１の実施例
と同様の効果を得ることができる。また、第２の多層基
板２２にヒートシンク４２を埋め込んでいるため、第２
の凹部２１の底面に、出力の大きな、発熱量の多い素子
である第４の半導体チップ４３を搭載しても、このチッ
プ４３から発生する熱をヒートシンクによって外部へ放
出することができる。したがって、放熱生に優れた３Ｄ
−ＢＧＡを提供することができる。
と同様の効果を得ることができる。また、第２の多層基
板２２にヒートシンク４２を埋め込んでいるため、第２
の凹部２１の底面に、出力の大きな、発熱量の多い素子
である第４の半導体チップ４３を搭載しても、このチッ
プ４３から発生する熱をヒートシンクによって外部へ放
出することができる。したがって、放熱生に優れた３Ｄ
−ＢＧＡを提供することができる。
【００３３】図７は、この発明の第３の実施例による半
導体装置を示す断面図であり、図３と同一部分には同一
符号を付し、第１の実施例と異なる部分についてのみ説
明する。
導体装置を示す断面図であり、図３と同一部分には同一
符号を付し、第１の実施例と異なる部分についてのみ説
明する。
【００３４】第１及び第２の半導体チップ１３、１４そ
れぞれは、フリップチップ用バンプ５１によって第１の
多層基板１２の配線パターン１２ｂに電気的に接続され
る。第３及び第４の半導体チップ２３、２４それぞれ
は、フリップチップ用バンプ５１によって第２の多層基
板２２の配線パターン２２ｂに電気的に接続される。
れぞれは、フリップチップ用バンプ５１によって第１の
多層基板１２の配線パターン１２ｂに電気的に接続され
る。第３及び第４の半導体チップ２３、２４それぞれ
は、フリップチップ用バンプ５１によって第２の多層基
板２２の配線パターン２２ｂに電気的に接続される。
【００３５】上記第３の実施例においても第１の実施例
と同様の効果を得ることができ、しかも、半導体チップ
と多層基板の配線パターンとの接続にフリップチップ用
バンプを用いているため、３Ｄ−ＢＧＡの集積度を第１
の実施例より高くすることができる。
と同様の効果を得ることができ、しかも、半導体チップ
と多層基板の配線パターンとの接続にフリップチップ用
バンプを用いているため、３Ｄ−ＢＧＡの集積度を第１
の実施例より高くすることができる。
【００３６】
【発明の効果】以上説明したようにこの発明によれば、
第１の凹部に少くとも１つの第１の半導体素子を搭載し
た第１の多層基板の上面と、第２の凹部に少くとも１つ
の第２の半導体素子を搭載した第２の多層基板の上面と
を接着剤により接着している。したがって、実装面積が
小さくても、搭載可能なシステムの規模が制約を受ける
ことのない半導体装置を提供することができる。
第１の凹部に少くとも１つの第１の半導体素子を搭載し
た第１の多層基板の上面と、第２の凹部に少くとも１つ
の第２の半導体素子を搭載した第２の多層基板の上面と
を接着剤により接着している。したがって、実装面積が
小さくても、搭載可能なシステムの規模が制約を受ける
ことのない半導体装置を提供することができる。
【図１】この発明の第１の実施例による半導体装置の製
造方法を示す断面図。
造方法を示す断面図。
【図２】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図１の次の工程を示す断面
図。
造方法を示すものであり、図１の次の工程を示す断面
図。
【図３】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図２の次の工程を示す断面
図。
造方法を示すものであり、図２の次の工程を示す断面
図。
【図４】この発明の図３に示すスルーホールの部分を拡
大した断面図。
大した断面図。
【図５】この発明の第１の実施例による半導体装置の他
の例を示す断面図。
の例を示す断面図。
【図６】この発明の第２の実施例による半導体装置を示
す断面図。
す断面図。
【図７】この発明の第３の実施例による半導体装置を示
す断面図。
す断面図。
【図８】従来の半導体装置を示す断面図。
11…第１の凹部、12…第１の多層基板、12a …基板、12
b …配線パターン、12c プリプレーグ、13…第１の半導
体チップ、14…第２の半導体チップ、15…ボンディング
ワイヤ、21…第２の凹部、22…第２の多層基板、22a …
基板、22b …配線パターン、22c プリプレーグ、23…第
３の半導体チップ、24…第４の半導体チップ、25…ボン
ディングワイヤ、26…プリプレーグ、27a …第１のスル
ーホール、27b …第２のスルーホール、27c …第３のス
ルーホール、27d …第４のスルーホール、28…メッキ、
29a 〜29d …半田バンプ、31…第３の凹部、32…第３の
多層基板、32a …基板、32b …配線パターン、32c プリ
プレーグ、33…第５の半導体チップ、34…第６の半導体
チップ、35…ボンディングワイヤ、36…プリプレーグ、
37a …第５のスルーホール、37b …第６のスルーホー
ル、38…メッキ、41…第３の半導体チップ、42…ヒート
シンク、43…第４の半導体チップ、51…フリップチップ
用バンプ。
b …配線パターン、12c プリプレーグ、13…第１の半導
体チップ、14…第２の半導体チップ、15…ボンディング
ワイヤ、21…第２の凹部、22…第２の多層基板、22a …
基板、22b …配線パターン、22c プリプレーグ、23…第
３の半導体チップ、24…第４の半導体チップ、25…ボン
ディングワイヤ、26…プリプレーグ、27a …第１のスル
ーホール、27b …第２のスルーホール、27c …第３のス
ルーホール、27d …第４のスルーホール、28…メッキ、
29a 〜29d …半田バンプ、31…第３の凹部、32…第３の
多層基板、32a …基板、32b …配線パターン、32c プリ
プレーグ、33…第５の半導体チップ、34…第６の半導体
チップ、35…ボンディングワイヤ、36…プリプレーグ、
37a …第５のスルーホール、37b …第６のスルーホー
ル、38…メッキ、41…第３の半導体チップ、42…ヒート
シンク、43…第４の半導体チップ、51…フリップチップ
用バンプ。
Claims (8)
- 【請求項１】 第１の配線パターンを有する第１の多層
基板と、 前記第１の多層基板の上面に設けられた第１の凹部と、 前記第１の凹部に搭載された少くとも１つの第１の半導
体素子と、 前記第１の半導体素子と前記第１の配線パターンとを接
続する第１の接続手段と、 第２の配線パターンを有する第２の多層基板と、 前記第２の多層基板の上面に設けられた第２の凹部と、 前記第２の凹部に搭載された少くとも１つの第２の半導
体素子と、 前記第２の半導体素子と前記第２の配線パターンとを接
続する第２の接続手段と、 前記第１の多層基板の上面と前記第２の多層基板の上面
とを接着することにより、前記第１及び第２の凹部によ
って形成された空間において前記第１及び第２の半導体
素子を気密封止する接着手段と、 前記第１及び第２の多層基板に形成されたスルーホール
と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記第１の多層基板の下面に位置する前
記スルーホールの一端に設けられた半田バンプをさらに
含むことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１及び第２の接続手段は、ボンデ
ィングワイヤであることを特徴とする請求項１記載の半
導体装置。 - 【請求項４】 前記第１及び第２の接続手段は、半田バ
ンプであることを特徴とする請求項１記載の半導体装
置。 - 【請求項５】 前記第２の半導体素子の下に設けられ、
前記第２の多層基板に埋め込まれた放熱手段をさらに含
むことを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記第１及び第２の接続手段は、ボンデ
ィングワイヤであることを特徴とする請求項５記載の半
導体装置。 - 【請求項７】 前記第１の多層基板の下面に位置する前
記スルーホールの一端に設けられた半田バンプをさらに
含むことを特徴とする請求項６記載の半導体装置。 - 【請求項８】 第１の配線パターンを有する第１の多層
基板と、 前記第１の多層基板の上面に設けられた第１の凹部と、 前記第１の凹部に搭載された少くとも１つの第１の半導
体素子と、 前記第１の半導体素子と前記第１の配線パターンとを接
続する第１の接続手段と、 第２の配線パターンを有する第２の多層基板と、 前記第２の多層基板の上面に設けられた第２の凹部と、 前記第２の凹部に搭載された少くとも１つの第２の半導
体素子と、 前記第２の半導体素子と前記第２の配線パターンとを接
続する第２の接続手段と、 前記第１の多層基板の上面と前記第２の多層基板の上面
とを接着することにより、前記第１及び第２の凹部によ
って形成された空間において前記第１及び第２の半導体
素子を気密封止する第１の接着手段と、 第３の配線パターンを有する第３の多層基板と、 前記第３の多層基板の上面に設けられた第３の凹部と、 前記第３の凹部に搭載された少くとも１つの第３の半導
体素子と、 前記第３の半導体素子と前記第３の配線パターンとを接
続する第３の接続手段と、 前記第２の多層基板の下面と前記第３の多層基板の上面
とを接着することにより、前記第３の凹部と前記第２の
多層基板の下面とによって形成された空間において前記
第３の半導体素子を気密封止する第２の接着手段と、 前記第１乃至第３の多層基板に形成されたスルーホール
と、 を具備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26728194A JPH08130288A (ja) | 1994-10-31 | 1994-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26728194A JPH08130288A (ja) | 1994-10-31 | 1994-10-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130288A true JPH08130288A (ja) | 1996-05-21 |
Family
ID=17442662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26728194A Pending JPH08130288A (ja) | 1994-10-31 | 1994-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08130288A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002359343A (ja) * | 2001-05-31 | 2002-12-13 | Nec Corp | 半導体装置 |
| JP2006203086A (ja) * | 2005-01-24 | 2006-08-03 | Citizen Electronics Co Ltd | 電子部品パッケージ及びその製造方法 |
| JP2007027684A (ja) * | 2005-06-15 | 2007-02-01 | Kyocera Corp | 電子部品モジュール |
| JP2008187146A (ja) * | 2007-01-31 | 2008-08-14 | Sanyo Electric Co Ltd | 回路装置 |
| JPWO2007125633A1 (ja) * | 2006-04-28 | 2009-09-10 | 株式会社東芝 | 高周波用半導体装置 |
| US7692292B2 (en) | 2003-12-05 | 2010-04-06 | Panasonic Corporation | Packaged electronic element and method of producing electronic element package |
-
1994
- 1994-10-31 JP JP26728194A patent/JPH08130288A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002359343A (ja) * | 2001-05-31 | 2002-12-13 | Nec Corp | 半導体装置 |
| US7692292B2 (en) | 2003-12-05 | 2010-04-06 | Panasonic Corporation | Packaged electronic element and method of producing electronic element package |
| JP2006203086A (ja) * | 2005-01-24 | 2006-08-03 | Citizen Electronics Co Ltd | 電子部品パッケージ及びその製造方法 |
| JP2007027684A (ja) * | 2005-06-15 | 2007-02-01 | Kyocera Corp | 電子部品モジュール |
| JPWO2007125633A1 (ja) * | 2006-04-28 | 2009-09-10 | 株式会社東芝 | 高周波用半導体装置 |
| JP2008187146A (ja) * | 2007-01-31 | 2008-08-14 | Sanyo Electric Co Ltd | 回路装置 |
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