JP4484923B2 - プロセッサ - Google Patents
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Description
前記ブロードキャストされたアドレス情報から当該第2のLSIの前記部分アドレス情報格納部に格納されるアドレス情報を選択する選択部と、前記選択されたアドレス情報と前記部分アドレス情報格納部に格納されたアドレス情報とを比較してキャッシュヒットまたはキャッシュミスを判定する比較部と、を含み、前記第1のLSIと前記複数の第2のLSIは積層され、前記第1のLSIのアドレス情報発行部の直下に前記複数の第2のLSIの全ての選択部が配置され、前記全ての選択部が前記情報伝達経路にそれぞれ接続される。
本第1実施形態では、図2に示すように、アドレスの幅が32ビットで、1つのキャッシュLSIに1行(ロウ)のキャッシュラインを備え、キャッシュラインが1024列の例を示す。そして、図1、図3のように2つのキャッシュLSI−A、Bにより構成されたキャッシュメモリ30は、2Wayセットアソシアティブで構成した例を示す。図3の例では、各キャッシュLSI−A,Bの連想度N=1で、キャッシュLSIの数M=2であるので、最大連想度はN×M=2となる。なお、キャッシュメモリ30は、例えば、CPU−LSI2のL2キャッシュを構成する。
次に、複数のLSIチップを積層したプロセッサ1の物理的な構成について説明する。図1において、CPU−LSI2は、図中左側からアドレスリクエスタ12と、LRU情報格納部13と、レジスタ11の順で配置される。なお、LRU情報格納部13は、図2に示したロウ選択回路14を含む。
図5は、第2の実施形態を示し、プロセッサ1の要部を示す断面図である。本第2実施形態は、前記第1実施形態のLRU情報格納部13を変更したものである。CPU−LSI2には、前記第1実施形態のLRU情報格納部13に代わって、どのキャッシュLSI−A、Bがリフィル可能であるかを識別するチップLRU情報を保持するチップLRU情報格納部13Aとし、キャッシュLSI−A、Bには各キャッシュLSI毎にどのキャッシュラインがリフィル可能かを識別する部分LRU情報を保持する部分LRU情報格納部130を設けたもので、その他の構成は前記第1実施形態と同様である。
図6は、第3の実施形態を示し、プロセッサ1の要部を示す断面図である。本第3実施形態は、前記第1実施形態の貫通電極40をパラレルの信号線からシリアルの信号線に変更し、各LSIにシリアル−パラレル変換回路を加えてビット列の情報を転送するものである。CPU−LSI2のアドレスリクエスタ12にはシリアルの信号線の貫通電極40Aにアドレス情報を送信するパラレル−シリアル変換回路(Ser回路)120を設け、キャッシュLSI−A、Bのエントリ選択デコーダ22には、貫通電極40Aのシリアル信号をパラレル信号に変換するシリアル−パラレル変換回路(Des回路)220を設け、メモリコントローラLSI5にもシリアル−パラレル変換回路(Des回路)520を設けたもので、その他の構成は前記第1実施形態と同様である。
図7、図8は、第4の実施形態を示し、前記第1実施形態の各LSIを板状のインターポーザ60で結合したSIP実装を適用した例であり、各LSI2〜5の構成は前記第1実施形態と同様である。
図9は、第5の実施形態を示し、前記図7,図8の第4実施形態に、図6に示した第3実施形態のシリアル信号を適用したもので、その他の構成は前記第4実施形態と同様である。
2 CPU−LSI
3 キャッシュLSI−A
4 キャッシュLSI−B
5 メモリコントローラLSI
6 基板
7 ヒートスプレッダ
8 メモリバス
9 主記憶
10 実行ユニット
11 レジスタ
12 アドレスリクエスタ
13 LRU格納部
14 ロウ選択回路
20 部分タグ
21 部分データメモリ
22 エントリ選択デコーダ
23 タグ比較器
24 データメモリリードライト回路
40〜42 貫通電極
Claims (6)
- 演算処理を行うプロセッサを含む第1のLSIと、
データとアドレス情報を格納するキャッシュメモリを備えた第2のLSIと、
前記第1のLSIと複数の第2のLSIを接続する情報伝達経路とを備えたプロセッサであって、
前記第1のLSIは、
前記複数の第2のLSIに対して前記プロセッサがアクセスを要求するデータのアドレス情報を前記情報伝達経路からブロードキャストするアドレス情報発行部を含み、
前記第2のLSIの各々は、
キャッシュメモリ全体の記憶域のうちアドレス情報の一部を格納する部分アドレス情報格納部と、
前記部分アドレス情報格納部に格納されたアドレス情報に対応するデータを格納する部分データ格納部と、
前記情報伝達経路を形成する貫通電極と、
前記ブロードキャストされたアドレス情報から当該第2のLSIの前記部分アドレス情報格納部に格納されるアドレス情報を選択する選択部と、
前記選択されたアドレス情報と前記部分アドレス情報格納部に格納されたアドレス情報とを比較してキャッシュヒットまたはキャッシュミスを判定する比較部と、を含み、
前記第1のLSIと前記複数の第2のLSIは積層され、
前記第1のLSIのアドレス情報発行部の直下に前記複数の第2のLSIの全ての選択部が配置され、
前記全ての選択部が前記情報伝達経路にそれぞれ接続されたことを特徴とするプロセッサ。 - 前記第2のLSIは、連想度Nのセットアソシアティブのキャッシュメモリを構成し、前記複数の第2のLSIの数がM枚のときに最大連想度がN×Mのキャッシュメモリとして機能することを特徴とする請求項1に記載のプロセッサ。
- 前記第1のLSIは、
前記比較部がキャッシュミスを判定したときに、アドレス情報とデータを入れ替えるリプレースライン決定部を有し、当該リプレースライン決定部は、前記比較部がキャッシュヒットを判定したときに、前記複数の第2のLSIのうちの何れがキャッシュヒットしたかを判定することを特徴とする請求項2に記載のプロセッサ。 - 前記情報伝達経路は、アドレス情報をシリアル信号で伝達することを特徴とする請求項1または請求項2に記載のプロセッサ。
- 前記プロセッサの外部に配置された主記憶と通信を行うメモリコントローラを含む第3のLSIをさらに備え、
前記第1のLSIと第3のLSIとの間に前記複数の第2のLSIを積層したことを特徴とする請求項1に記載のプロセッサ。 - 前記第3のLSIを支持する基板と、
前記基板に支持されて前記第1のLSIに当接するヒートスプレッダと、をさらに備えたことを特徴とする請求項5に記載のプロセッサ。
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