JPH05108484A

JPH05108484A - キヤツシユメモリ

Info

Publication number: JPH05108484A
Application number: JP3162456A
Authority: JP
Inventors: Eran Yarkoni; エラン・ヤーコニ; Nabeel Sakran; ナビール・サクラン
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1990-06-07
Filing date: 1991-06-07
Publication date: 1993-04-30
Also published as: US5418928A; US5448711A; US5414828A

Abstract

(57)【要約】【目的】マイクロプロセッサ用のキャッシュ制御器と
キャッシュメモリを得ることである。【構成】１つの基板の上に形成されたキャッシュ制御
器を含むキャッシュメモリである。アレイに複数のメモ
リを使用できる。メモリ自体はアレイ内の別のメモリの
数と、アレイ内の各メモリの相対的な位置とを判定す
る。この情報から、各メモリはそれのセットフィールド
の範囲と、それのタグフィールドのサイズとをセットす
る。これはリセットにより行われ、構成情報が、中央に
記憶されることなしに、ソフトウェアにとって明らかな
やり方で、メモリ自体の間に分布される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、とくにマイクロプロセ
ッサ用のキャッシュ制御器およびキャッシュメモリの分
野に関するものである。

【０００２】

【従来の技術】本発明のキャッシュ制御器およびキャッ
シュメモリはインテル（Intel）３８６（商標）マイク
ロプロセッサに使用することを意図するものであるが、
ここで説明する発明は他の処理装置にも使用できる。イ
ンテル・コーポレーションはインテル３８６マイクロプ
ロセッサに使用する部品番号８２８３５の高性能３２ビ
ットキャッシュ制御器を製造している。この部品は３２
キロバイトキャッシュメモリに関連して用いられる。イ
ンテル８２３８５キャッシュ制御器およびこの従来技術
の回路のいくつかにおいて用いられる信号の多くが、本
発明の制御器に含まれる。インテル８２３８５キャッシ
ュ制御器が、インテル・コーポレーションにより出版さ
れた「マイクロプロセッサおよび周辺装置ハンドブッ
ク、１巻、マイクロプロセッサ」４−２８７ページ以降
に記載されている。インテル８２３８５およびその他の
従来技術のキャッシュ制御器では、制御器はマイクロプ
ロセッサのローカルバスとシステムバスの間のインター
フェイスとしても機能する。制御器はキャッシュメモリ
との通信も行う。制御器はローカルバスインターフェイ
スと、システムバスインターフェイスと、キャッシュデ
ィレクトリと、キャッシュ制御回路とを典型的に含む。
キャッシュメモリとしては通常のスタチックメモリが用
いられる。

【０００３】本発明はインテル８２３８５から発展した
ものであって、キャッシュ制御器とキャッシュメモリは
１枚のチップ上に製造される。更に、キャッシュアレイ
の一部として、それらのチップを１枚、２枚、または４
枚使用できる。チップ自体はこのアレイ内に他の部材が
いくつあるかを決定でき、各チップはアレイ内のそれの
相対的な位置を決定する。

【０００４】従来技術は、付加回路を認識し、かつ付加
回路を調整するシステムに回路を付加できるような数多
くのコンピュータ装置を開示している。たとえば、マイ
クロプロセッサは、希望の幅のマイクロプロセッサ（た
とえば、４ビットまたは８ビットのマイクロプロセッ
サ）を供給するためにいくつかの回路を結合できるよう
にする「ビットスライス」回路で製作される。メモリが
コンピュータ装置へしばしば付加され、その装置は付加
メモリに適応する。ある場合には、バスにメモリがいく
つあるかを決定するためにマイクロプロセッサが種々の
アドレス場所に書き込み、かつそれらのアドレス場所か
ら読み出す。他の場合には、メモリモジュールはそれの
資源に関する情報を含む。

【０００５】後でわかるように、本発明はキャッシュメ
モリを構成するための独特の方法と装置を提供するもの
である。アレイ内にあるキャッシュメモリの数と、各キ
ャッシュメモリの相対的な位置とについての情報はキャ
ッシュメモリの間に分布され、その情報は実際に全体の
装置にとって明らかである。各キャッシュメモリは同一
であるから、メモリがアレイ内に置かれる前にそのメモ
リを予めプログラムしたり、その他のやり方で識別する
必要はない。

【０００６】

【発明の概要】１枚の基板の上に形成されるキャッシュ
制御器／キャッシュメモリについて説明する。複数のそ
れらのメモリをアレイに採用できる。各メモリは複数の
タグフィールドと複数のセットフィールドを記憶するた
めにキャッシュディレクトリを含む。典型的なように、
入来アドレスと比較するために、セットフィールドは入
来アドレスを基にして、記憶されているタグフィールド
の所定に１つを選択する。キャッシュメモリのための制
御手段が、アレイ内の他のキャッシュメモリに対するキ
ャッシュメモリの相対的な位置を表す信号を発生し、セ
ットフィールドの範囲とタグフィールドのサイズとをそ
れらの信号を基にして制御する。好適な実施例において
は、アレイ内のキャッシュメモリの相対的な位置を表す
信号がメモリ自体内で発生され、その信号は中央には記
憶されず、セットフィールドの範囲とタグフィールドの
サイズがソフトウェアにとって明きらかであるやり方で
調整される。

【０００７】以下に、１つのチップの上に製造されるキ
ャッシュ制御器／キャッシュメモリについて説明する。
以下の説明においては本発明をより完全に説明するため
に、特定の２進状態、ビットの数などのような数多くの
特定の詳細について説明する。しかし、それらの特定の
詳細なしで本発明を実施できることが当業者には明きら
かであろう。他の場合には、本発明をあいまいにしない
ようにするために、周知の回路は説明しなかった。

【０００８】

【実施例】

発明の概観１つの基板の上に製造されるキャッシュ制御器とキャッ
シュメモリについて説明する。（以下の説明において
は、制御器とキャッシュの組み合わせすなわちキャッシ
ュメモリのことを制御器／キャッシュメモリまたはキャ
ッシュメモリと簡単に呼ぶことがある。）好適な実施例
においては制御器／キャッシュメモリは金属−酸化物−
半導体（ＭＯＳ）技術、詳しくいえば相補ＭＯＳ技術を
用いて製造される。キャッシュメモリを製造するために
複数の周知のプロセスのうちの任意の１つを用いること
ができる。好適な実施例においては、各制御器／キャッ
シュメモリは制御器と１６Ｋバイトのキャッシュメモリ
を含む。好適な実施例の多くの面は従来技術において周
知であり、従来のキャッシュ制御器、とくにインテル８
２８３５およびインテル４８６（商標）のキャッシュメ
モリにおいて用いられるから、説明は省略する。

【０００９】一般に、本発明の制御器／キャッシュメモ
リはマイクロプロセッサのローカルバスとシステムバス
の間に結合される。１つ、２つまたは４つの同じ制御器
／キャッシュメモリを使用できる。好適な実施例におい
ては、キャッシュメモリアレイ内のキャッシュメモリの
数はシステムにおいてはほぼ明きらかである。キャッシ
ュディレクトリのタグフィールドのサイズとセットフィ
ールドの範囲はアレイ内のキャッシュメモリの数に応じ
て変化する。好適な実施例においては、実際に２ビット
（Ａ₁₂とＡ₁₃）が、タグフィールドの一部であることか
らセットフィールドの一部であることへ変えられる。そ
れらのビットはアレイ内のキャッシュメモリの種々のも
のを可能状態にするために用いられる。

【００１０】キャッシュ制御器とキャッシュメモリの好
適な実施例先に述べたように、各チップまたは各基板はキャッシュ
制御器と１６Ｋバイトのキャッシュメモリを含むインテ
ル８２８３５の諸特徴のほとんどが本発明に含まれる。
また、最大構成（アレイ内に４つの制御器／キャッシュ
メモリ）においては４ギガバイトの主メモリが６４Ｋの
キャッシュへマップされるように、制御器／キャッシュ
メモリは４ギガバイトの主メモリをそれの１６Ｋキャッ
シュへマップできる。キャッシュメモリはコードとデー
タが統一される。キャッシュメモリが主メモリの最も最
近に更新されたバージョンを有することを保証するキャ
ッシュ一貫性機構を制御器は提供する。一貫性のサポー
トは、制御器／キャッシュメモリへ結合されているマイ
クロプロセッサの性能に影響を及ぼさない。制御器／キ
ャッシュメモリの内部構造は、それのサイズがインテル
４８６（商標）のサイズの２倍であることを除き、イン
テル４８６（商標）の市販されている制御器／キャッシ
ュメモリに多くの面で類似する。たとえば、本発明の制
御器／キャッシュメモリは四方セット連想であって、疑
似ＬＲＵ交換アルゴリズムを採用する。ラインサイズは
１６バイトであって、あらゆるミス条件に対してフルラ
インからフェッチされる。制御器／キャッシュメモリの
書き込み機構は、４ディーブ書込みバッファにより強め
られるアルゴリズムを介する書き込みを用いる。キャッ
シュの一貫性は、インテル４８６（商標）において採用
されているsahold/seads＃スヌーピング機構により与え
られる。実際の性能においては、キャッシュメモリにデ
ータが存在するならば、本発明の制御器／キャッシュメ
モリはインテル３８６（商標）により零待ち状態、３３
mHz 、非パイプライン読みだしサイクルで動作できる。
キャッシュメモリにデータが存在しないとすると、性能
はシステムバスの待ち時間に依存することが明きらかで
ある。書き込みバッファが充たされなければ、メモリの
書き込みサイクルは零待ち時間で実行できる。

【００１１】次に、本発明を理解するために必要な制御
器／キャッシュメモリの部分が示されている図７を参照
する。データが記憶されるキャッシュ１０がメモリ１０
として示されている。四方連想キャッシュのためにメモ
リの４つのバンクが用いられる。典型的な場合のよう
に、データの各ビットが６このトランジスタで構成され
る双安定セルに記憶される場合に、データ記憶装置はス
タッチクランダムアクセスメモリを含む。

【００１２】データはセットセレクタ１２によりキャッ
シュメモリにおいてアドレスされる。セットセレクタ１
２は複数のセットフィールド（８ビットワイド）を含
む。アクセスビットＡ₄〜Ａ₁₁ の各組み合わせに対し
て、セットセレクタ１２はキャッシュメモリ１０の４つ
のデータバンク内のデータと、タグ記憶装置内の４つの
タグフィールドとを選択する。

【００１３】キャッシュ制御器において一般的に行われ
ているように、キャッシュメモリ１０にデータが存在す
るかどうかを判定するために、タグフィールドが入来す
るアドレスと比較される。比較器１５が入来するアドレ
スビットＡ₁₂〜Ａ₃₁を４つのタグフィールドと比較す
る。この比較の結果として、ラインセレクタ１１へ結合
されている線１９により示されているようにキャッシュ
メモリの４つのバンクの１つを選択するか、線１８によ
り示されているようにミスが出される。アドレスビット
Ａ₂とＡ₃はセレクタ１４による二重語選択のためのもの
である。データはバス１７を介してキャッシュメモリへ
結合される。

【００１４】後で詳しく説明するように、キャッシュメ
モリがアレイに付加されているから、アドレスビットＡ
₁₂とＡ₁₃がタグビットからセットビットへ実際に移動す
る。更に詳しくいえば、イネイブルメモリ回路１６によ
り示されているように制御器／キャッシュメモリの特定
の１つを可能状態にするためにＡ₁₂とＡ₁₃が用いられ
る。

【００１５】制御および構成回路２０がアレイ内の制御
器／キャッシュメモリの数とアレイ内の特定のメモリの
相対的な位置（たとえば、１の１、４の２など）を判定
する。制御および構成回路２０は、線／端子２１上のＣ
ＯＮＦ＃と、線／端子２２上のリセット信号と、線／端
子２３上のクロッキング信号またはタイミング信号を受
け、線／端子２４上の Ready０＃信号を受けて、それを
供給する。それらの信号から、制御および構成回路２０
はその特定のメモリがアレイ内の１の１、２の２、４の
１、４の２、４の３、４の４であるかどうかを判定す
る。この情報はイネイブルメモリ回路１６へ結合され、
後で説明するように、ビットＡ₁₂ とＡ₁₃がどのように
して用いられるかを決定する。たとえば、それら２つの
制御器／キャッシュメモリがアレイ内にあるとすると、
２つのメモリのうちのどれが選択されるかをビットＡ₁₂
が用いられ、ビットＡ₁₃はタグフィールドの一部分のま
まであって、比較動作に関与する。線２９と３０にそれ
ぞれある信号ＸＡ₁₂とＸＡ₁₃が制御および構成回路２０
から出て、比較器がビットＡ₁₂とＡ₁₃の少なくとも１つ
を検討するかどうかを決定する。また、たとえば、アレ
イ内に４つの制御器／キャッシュメモリがあるものとす
ると、ビットＡ₁₂とＡ₁₃が比較動作の部分として無視さ
れる。

【００１６】また、後で説明するように、アレイ内に２
つ以上の制御器／キャッシュメモリがあるものとする
と、最初のメモリが制御信号をシステムバスへ供給す
る。したがって、特定の制御器／キャッシュメモリが
「１の１」であることを示す信号が線２８へ供給される
ものとすると、システムバス制御信号ドライバ２８が起
動させられて、アレイ内のすべてのメモリに対して、
「１の１」制御器／キャッシュメモリから信号をシステ
ムバスへドライブできるようにする。制御および構成回
路２０が本発明を含んでいる限りその回路により実現さ
れる論理が図６に示されている。

【００１７】次に説明するように、リセットされると、
各制御器／キャッシュメモリがアレイ内のそれの相対的
な位置と、アレイ内のメモリの数（４の１、４の２な
ど）とを決定する。ブロック３４により示されているよ
うに、リセット信号が高いと、制御および構成回路２０
が端子２１における電位を検出する。その電位が第１の
所定の信号であるとすると、（好適な実施例において
は、アース電位、すなわち、ＣＯＮＦ＃が起動状態にあ
る）、メモリはアレイ内の最初（ＮＯ．１）のメモリで
ある。（この時にはアレイ内の他のメモリの数はＮＯ．
１のメモリによっては知らされていない。）第１の所定
の信号の検出が図６における線５１と、ブロック３５に
よるそのメモリがアレイ内のＮＯ．１であるとの認識に
より示される。ブロック３７により示されているよう
に、この第１の制御器／キャッシュメモリは、次の４つ
のクロッキング信号の存在中に生ずる Ready０＃信号の
数を数えて、アレイ内の他の制御器／キャッシュメモリ
の数を決定する。とくに、線４１により示されているよ
うに、 Ready０＃信号が数えられなかったとすると、そ
のメモリがそのアレイ内のただ１つのメモリであり、２
つの信号が検出されると、線３により示されているよう
にアレイ内には４つのメモリが存在することになる。

【００１８】他方、端子２１が検出されたときにリセッ
トされて、第２の所定の信号（とくに、５ボルト）が見
出されると、制御器／キャッシュメモリはそれが第１の
制御器／キャッシュメモリではないことを知り、ステッ
プ３６へ線を経て進む。

【００１９】リセット後の次のクロック信号において
は、構成端子における電位が、ＮＯ．１メモリによるも
のを除き、メモリにより再び検出される。ブロック３６
により示されているように、ＣＯＮＦ＃信号が高レベル
である（線４９）と、構成端子が２クロックサイクルの
後で再びサンプルされる。このサンプリングにおいて、
ＣＯＮＦ＃信号が高レベルである（線４７）とメモリは
「４の３」である（ブロック４５）。この回路は Ready
０＃信号を端子２４へ供給し（線４９）、ブロック４４
により示されているようにこのメモリは今は Ready０＃
信号を数える（構成端子における電位に対してもはや反
応しないとすると）。そうするとメモリはそれがアレイ
内ＮＯ．２であることを知る。Ready０＃信号が受けら
れないとすると、メモリは「２の２」であり、１つの R
eady０＃信号が数えられたとすると、メモリは「４の
２」である。

【００２０】これとは対照的に、ステップ３６におい
て、ＣＯＮＦ＃信号が低レベルである（線５０により示
されている）と、構成端子が２クロックサイクルの後で
再びサンプルされる。このサンプリングにおいて、ＣＯ
ＮＦ＃信号が高レベルである（線４７）とメモリは「４
の３」である（ブロック４５）。ステップ３９におい
て、ＣＯＮＦ＃信号が低レベルである（線４８）とする
と、このメモリはReady０＃信号を供給し（ブロック４
０）、メモリは「４の４」である事を知る（ブロック４
６）。

【００２１】図６に示されている論理は周知の回路を用
いて容易に実現され、先に述べたように、それは図７の
制御および構成回路２０の部分である。

【００２２】図１と４を参照して、アレイに制御器／キ
ャッシュメモリがただ１つあるものとすると、タグフィ
ールドはアドレスビットＡ₁₂〜Ａ₃₁で構成され、セット
フィールドはアドレスビットＡ₄〜Ａ₁₁で構成される。
それからアドレスビットＡ₄〜Ａ₁₁はセット（２５６セ
ットの１）を選択する。

【００２３】次に図２を参照する。アレイに制御器／キ
ャッシュメモリが２つあるものとすると、タグフィール
ドはいっそう狭くなり、アドレスビットＡ₁₃〜Ａ₃₁で構
成され、実際にＡ₁₂が動かされてセットフィールドの一
部になる。とくに、２つのキャッシュメモリのうちの１
つを図７のイネイブルメモリ回路により選択するために
Ａ₁₂が用いられる。これはＡ₁₂が最高順位のセットビッ
トであることに等しい。したがって、Ａ₁₂が低いとする
と、第１のメモリが選択され、図６の線４２により示さ
れているように、セットフィールドは０〜２５５であ
る。一方、Ａ₁₂が高いとすると、第２のメモリが選択さ
れ、図６のブロック４４から出ている「２の２」線によ
り示されているように、セットフィールドは２６５〜２
５５である。

【００２４】次に図３と５を参照して、アレイに制御器
／キャッシュメモリが４つあるものとする。この場合に
は、タグフィールドはアドレスビットＡ₁₄〜Ａ₃₁で構成
され、実際にセットフィールドの実行的に一部である。
それら２つのビットは、図３に示されているように、ア
レイ内の４つのメモリのうちの１つを選択するために用
いられる。たとえば、特定のメモリが「４の４」である
ことをそのメモリが知ったとすると、そのメモリはこの
情報を制御および構成回路２０からイネイブルメモリ回
路１６へ送り、Ａ₁₂とＡ₁₃が高いときにメモリを可能状
態にする。同様に、Ａ₁₂とＡ₁₃が高いときに「４の１」
が可能状態にされると、図６の線４３により示されてい
るようにセットフィールドに０〜２５の範囲を持たせ
る。４つのメモリのアレイ内の第２のメモリの場合に
は、このメモリはＡ₁₂が高くて、Ａ₁₃が低いときに可能
状態にされるから、セットフィールドは２５６〜５１１
の範囲を有する。同様に、第３のメモリはＡ₁₂が低く
て、Ａ₁₃が高いときに可能状態にされて、セットフィー
ルドは５１２〜７６７の範囲を有する。最後に、Ａ₁₂と
Ａ₁₃が高いときに第４のメモリが可能状態にされ、セッ
トフィールドは７６８〜１０２３の範囲を有する。図５
において、タグフィールドの右端部における複数の
「Ｘ」が用いられて、メモリが４つの場合にはＡ₁₂とＡ
₁₃が比較の部分としては無視され、シフトされてセット
フィールドの部分として動作する。

【００２５】マイクロプロセッサ装置における本発明の
制御器／キャッシュメモリの使用Ａ．構成ここで、本発明の制御器／キャッシュメモリ６０の１つ
を用いている典型的なマイクロプロセッサ装置が示され
ている図８を参照する。この制御器／キャッシュメモリ
６０はローカルバス５７とシステムバス６２へ結合され
る。インテル３８６（商標）のようなプロセッサ５５が
ローカルバス５７へ結合され、インテル３８７（商標）
のようなコプロセッサ５６もこのカルバスへ結合され
る。システムバス６２がＤＲＡＭメモリのような主メモ
リ６３へ結合される。他の周辺装置がシステムバス６２
へ典型的に結合される。図８に示す構成の場合には、ア
レイ内の第１（ＮＯ．１）のメモリの場合のように、構
成端子２１は接地される（アレイ内のメモリの数とは無
関係に）。図８に示す構成の場合には、 Ready０＃端子
２４と Ready１＃端子２５が一緒に接続されると共に、
プロセッサとコプロセッサへ接続される。（以後の例に
おいては、それらの Ready線は直接接続されていないよ
うに示されている。）ローカルバス装置により用いられ
るアドレスまたは通知されないアクセスを要求するアド
レスに対してアクセスが行われる時に、デコーダ６５が
線６７においてＬＢＡ＃とＮＰＩ＃の少なくとも１つを
常にアクセスする。そのデコーダのプログラミングは、
メモリが用いられている装置の特定の実現に依存する。
キャッシュできないアドレスをアクセスするため、また
は保護されているアドレスを書き込むために、信号ＳＫ
ＥＮ＃とＳＷＢ＃が供給される。

【００２６】重要なことに、アレイに用いられている第
１のメモリ６０の構成端子２１が接地されることに注目
すべきである。したがって、リセットされると、図６の
線５１により示されているように、ＣＯＮＦ＃が高くな
って、メモリ６０がアレイ内の最初のメモリであること
をそのメモリへ知らせる。先に述べたように、図７の線
にある信号がドライバ２８メモリＮＯ．１に制御信号を
バス６２へ供給させる。図８の装置に対する次の数サイ
クルの間は、線２４においてレディ信号は検出されない
から、図６の線４１により表されている条件に適合す
る、すなわちメモリ６０がそのアレイ内の唯一のキャッ
シュメモリである。

【００２７】図９には、メモリ６０ａ（ＮＯ．１）と６
０ｂ（ＮＯ．２）として示されている２つのキャッシュ
メモリを含むコンピュータ装置が示されている。システ
ムへ結合するそれらのメモリの間の唯一の違いは、それ
らのメモリの構成端子の接続にある。メモリ６０ａの構
成端子２１ａが接地され、メモリ６０ｂの構成端子２１
ｂがリセット端子へ接続される。他の場合には、両方の
メモリは装置のバスと線へ同じように接続される。たと
えば、両方のメモリはリセット端子にリセット信号とク
ロッキング信号（図示せず）を受ける。両方のメモリの
Ready＃端子が論理回路６８へ結合される。この回路
は、プロセッサとコプロセッサへの（アレイ以外の装置
からの）他のレディ信号の論理和を取ることができるよ
うにするために、線６９にあるような他の入力を受ける
通常のＯＲゲートである。論理回路６８の出力である R
eady１＃信号が線／端子２５へ結合される。

【００２８】後でわかるように、第２のメモリの構成端
子がリセット線へ結合されるという事実により、その第
２のメモリがアレイ内のそれの位置を決定できるように
される。図１０にはクロッキング信号７４が示されてい
る。その信号は両方のメモリへ加えられる。また、両方
のメモリのリセット端子とメモリ６０ａの構成端子へ結
合されているリセット信号７５も示されている。リセッ
ト信号が高い時であるリセット中に、両方のメモリ６０
ａと６０ｂの制御回路が、図６のブロック３４により表
されているように、それぞれの構成端子にある信号を検
出する。メモリ６０ａはアース電位である、線にある電
位を検出する。これは、矢印７２により示されている。
この信号（ＣＯＮＦ＃）の相補信号が図６の線５１によ
り高いとして示されて、メモリ６０ａへそれの状態がア
レイ内の第１（ＮＯ．１）のメモリであるとして知らせ
る。

【００２９】一方、この時には、メモリ６０ｂは（依然
として、活動状態にある）、矢印７２で示されているよ
うに、それの構成端子にある高い電位を検出する。した
がって、メモリ６０ｂはそれがアレイ内のＮＯ．１のメ
モリではないと判定する。リセット信号が活動状態でな
くなった後で、線７３により示されているようにクロッ
キング信号の制御の下に、それの構成端子にある電位を
ふたたび検出する。この時には、リセット信号の電位が
下がっているから、メモリ６０ｂは電位が低いことを発
見する。この低い信号の相補信号が図６に線４９により
示されている。それからメモリ６０ｂは信号を線２４へ
供給する。その信号は図１０に波形７６として示され、
図６のブロック３８により表されている。（この実施例
においては、波形７６が供給される前に２つのクロック
サイクルが生ずる。）波形７６は線２４においてメモリ
６０ａにより検出される。１カウントを数えたメモリ６
０ａは（アレイには他のメモリがないから、初めの数サ
イクルにはレディ信号は１つだけある。）、図６の４２
により示されているようにアレイには２つのメモリがあ
る。同様に、余分のレディ信号がないから、ＮＯ．２の
メモリがアレイ内で「２の２」であることをそのメモリ
が判定する。

【００３０】次に、コンピュータ装置が再び示されてい
る図１１を参照する。しかし今度はそのコンピュータ装
置はアレイに４つの制御器／キャッシュメモリ６０ａ、
６０ｂ、６０ｃ、６０ｄを有する。前記した例と同様
に、前の例におけるように、それらの各メモリはローカ
ルバスとシステムバスへ結合される。それらのメモリは
リセット信号である Ready１＃信号をリセット端子に受
け、クロック信号をクロッキング端子にうける（後の２
つの端子はこの図には示されていない。）図１１の装置
におけるそれらのメモリの結合に関する限りは、それら
のメモリの間の唯一の違いは、メモリ６０ａの構成端子
２１ａが接地され、メモリ６０ｂの構成端子２１ｂがリ
セット線へ結合され、メモリ６０ｃの構成端子２１ｃが
Ready０＃線へ結合され、最後にメモリ６０ｄの構成端
子２１ｄがＶｃｃ電位（５ボルト）へ結合されることで
ある。

【００３１】図１２に示されている波形が、図６に示さ
れている論理図と共に、図１１に示されている装置のリ
セット時に行われる初期化を示す。

【００３２】矢印７１と７２により示されているよう
に、リセット信号が高いと、メモリ６０ａと６０ｂがそ
れぞれの構成端子を検出する。この間に、矢印７８によ
り示されているように、メモリ６０ｄは高い電位である
波形８０を検出する（この時には Ready１＃は高い）。
したがって、メモリ６０ｃは図６のブロック３６へ進
む。同様に、メモリ６０ｃは、矢印７９と波形８１によ
り示されているように、正の電位を検出する。その電位
の相補電位は低い。したがって、メモリ６０ｃはブロッ
ク３６において論理的にある。矢印７３により示されて
いる時刻においては、メモリ６０ｃと６０ｄはそれの構
成端子を再び検出する。矢印７３により示されている時
刻においては、波形８０と８１の電位は変化せず、した
がって、それらの信号に関連する論理は図６のブロック
３９へ進む。矢印８２により示されているように２クロ
ックサイクルの後で、メモリ６０ｂがReady０＃信号
（波形７６）を出しているから、波形８０の電位が低く
なる。したがって、メモリ６０ｃが、図６の線４７で示
されているように、「４の３」であると判定する。それ
から、メモリ６０ｄが Ready０＃信号（波形７７）を出
すことにより、アレイ内に４つのメモリがあることをメ
モリ６０ａと６０ｂへ知らせる。メモリ６０ｄの構成端
子は常に高い（ＣＯＮＦ＃が低い）から、そのメモリが
アレイ内で「４の４」であることをそのメモリは知る。

【００３３】Ｂ．バスドライビングローカルバス５７においては、 Ready０＃信号が全ての
キャッシュメモリによりドライブされる唯一の信号であ
る。名目上は、 Ready０＃線２４はドライブされず、そ
れよりもこのメモリの外部のプルアップ装置がその線を
Ｖｃｃに維持する。典型的には、抵抗がその線をＶｃｃ
へ結合する。キャッシュ可能な読みだしサイクルの間
は、 Ready１＃（線２５）が活動状態であることを検出
するまでは、選択されたメモリが Ready０＃を活動状態
にドライブし、それから、選択されたメモリが１クロッ
クの間 Ready０＃を非活動状態にドライブし、それから
線５がメモリによって解放され、外部のプルアップ装置
によって引き上げられるようにする。別のサイクルにお
いては、第１（ＮＯ．１）のメモリが Ready０＃を同様
にドライブする。データバスにおいては、選択されたメ
モリが、読みだしサイクルの「Ｔ２」部分の間にデータ
バスをドライブし、それにより、読みだしサイクルが書
き込みサイクルに続く時にプロセッサと競合しないよう
にする。

【００３４】先に述べたように、システムバス６２にお
いては、第１のメモリがＳＡＤＳ＃を除くすべてのシス
テムバスをドライブする。したがって、競合の可能性は
ＳＡＤＳ＃信号に対してのみ存在する。ＳＡＤＳ＃線は
通常はどのメモリによってもドライブされず、浮動状態
のままにされ、この信号を伝える線は引き上げ装置へ結
合される。アレイ内の、第１のメモリを含むすべてのメ
モリは、ＳＡＤＳ＃線を活動状態にドライブした後で、
それを１クロックの間非活動状態にドライブし、それか
らそれを浮動状態にする。線が一対になっている間は、
ミスを検出するメモリによりＳＡＤＳ＃線信号はドライ
ブされる。書き込みサイクルを含めた他のすべてのサイ
クルにおいては、ＳＡＤＳ＃線は第１のメモリによって
ドライブされる。

【００３５】以上、コンピュータ装置において利用でき
る種々の信号を構成端子へ簡単に接続することにより、
４つの各制御器／キャッシュメモリはメモリのアレイに
あるメモリの数と、アレイ内のメモリの相対的な位置を
判定する。更に、各メモリはコンピュータ装置にとって
完全に明らかなやり方で、タグフィールドとセットフィ
ールドを調整して付加キャッシュメモリを提供する。

【図面の簡単な説明】

【図１】本発明において１つのキャッシュメモリが用い
られた時にタグフィールドと、セットフィールドと、線
選択ビットに対するアドレスビット割り当てを示す。

【図２】本発明において２つのキャッシュメモリが用い
られた時にタグフィールドと、セットフィールドと、線
選択ビットに対するアドレスビット割り当てを示す。

【図３】本発明において４つのキャッシュメモリが用い
られた時にタグフィールドと、セットフィールドと、線
選択ビットに対するアドレスビット割り当てを示す。

【図４】アレイ内に１つのキャッシュメモリがある時の
タグフィールドの範囲とセットフィールドのサイズを示
す。

【図５】アレイ内に４つのキャッシュメモリがある時の
タグフィールドの範囲とセットフィールドのサイズを示
す。

【図６】本発明のキャッシュ制御器により実現される論
理を示す。

【図７】本発明の制御器／キャッシュメモリを示すブロ
ック図である。

【図８】本発明のキャッシュメモリを１つ含むマイクロ
コンピュータ装置のブロック図である。

【図９】本発明のキャッシュメモリを２つ含むマイクロ
コンピュータ装置のブロック図である。

【図１０】図９のブロック図に関連する複数の波形を示
す。

【図１１】本発明のキャッシュメモリを４つ含むマイク
ロコンピュータ装置のブロック図である。

【図１２】図１１のブロック図に関連する複数の波形を
しめす。

【符号の説明】

１０データキャッシュメモリ１１ラインセレクタ１２セットセレクタ１３タグ記憶装置１４二重語セレクタ１５比較器２０制御および構成回路２６イネイブルメモリ回路２８システムバス制御信号ドライバ５５プロセッサ５６コプロセッサ６０制御器／キャッシュメモリ６３主メモリ６４、６５デコーダ

Claims

【特許請求の範囲】

【請求項１】複数のタグフィールドを記憶するため、
および記憶されている前記タグフィールドの所定の１つ
を入来するアドレスを基にして選択する複数のセットフ
ィールドを記憶するためのキャッシュディレクトリと、このキャッシュディレクトリへ結合され、前記選択され
た記憶されているタグフィールドと前記入来するアドレ
スを検査する比較器手段と、前記ディレクトリと前記比較器手段へ結合され、データ
を記憶するデータ記憶アレイと、アレイ内の前記キャッシュメモリの他方の前記キャッシ
ュメモリに対する相対的な位置を表す少なくとも１つの
信号を受けるために結合され、前記セットフィールドの
範囲と前記タグフィールドのサイズを制御する制御手段
と、を備えるキャッシュメモリ。
【請求項２】データ記憶アレイと、入来アドレスを受け、前記アレイ内のデータを選択し、
前記アドレスを記憶されているアドレスと比較する選択
手段と、前記メモリアレイ内に存在する前記メモリの数を表す少
なくとも１つの制御信号を受け、少なくとも２つのメモ
リが前記アレイ内に存在することを前記制御信号が示す
時に、前記アドレス中の少なくとも１つのビットの状態
を基にして前記メモリを可能状態にするためのビットへ
前記ビットを変換する制御手段と、を備えるキャッシュ
メモリ。
【請求項３】データ記憶装置と、タグフィールド記憶
装置と、データとタグフィールドとを選択するセットフ
ィールドとを有するキャッシュメモリにおいて、前記メモリアレイ内の前記メモリの数を示す少なくとも
１つの制御信号を供給する第１の制御手段と、前記メモリに用いられる前記タグフィールドからのビッ
トの数を、前記第１の制御手段からの前記制御信号の関
数として変える第２の制御手段と、を備えるキャッシュ
メモリの改良。