JPH05210572A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH05210572A JPH05210572A JP4041092A JP4041092A JPH05210572A JP H05210572 A JPH05210572 A JP H05210572A JP 4041092 A JP4041092 A JP 4041092A JP 4041092 A JP4041092 A JP 4041092A JP H05210572 A JPH05210572 A JP H05210572A
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- data
- cpu
- bit
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Abstract
(57)【要約】
【目的】 バス幅の異なるメモリを高速に制御し、か
つ、コスト低減を図る。 【構成】 メモリ制御装置１０は、何ビットのバス幅の
ＤＲＡＭを使用するかという情報を記憶するレジスタ１
１と、各部回路に所定タイミングで制御信号を出力して
所定ビット幅のＤＲＡＭを制御するメモリコントロール
回路１２と、ＤＲＡＭからのデータをラッチする８ビッ
トラッチ１３，１４及び４ビットラッチ１５〜１８と、
ＤＲＡＭからのデータ若しくはラッチされたデータを選
択してＣＰＵに１６ビットのメモリデータＣＤ０〜１５
として出力するセレクタ１９と、アドレスを順次生成す
るカウンタ２０と、ＣＰＵアドレス、カウンタ出力及び
制御信号に基づいてデータをＤＲＡＭに読込むための次
のアドレスを出力するアドレス制御回路２１とを設け、
ＣＰＵが要求するデータサイズになるようにメモリのバ
ス幅に応じて８ビットラッチ１３，１４、４ビットラッ
チ５〜１８、カウンタ２０及びアドレス制御回路２１等
を制御する。
つ、コスト低減を図る。 【構成】 メモリ制御装置１０は、何ビットのバス幅の
ＤＲＡＭを使用するかという情報を記憶するレジスタ１
１と、各部回路に所定タイミングで制御信号を出力して
所定ビット幅のＤＲＡＭを制御するメモリコントロール
回路１２と、ＤＲＡＭからのデータをラッチする８ビッ
トラッチ１３，１４及び４ビットラッチ１５〜１８と、
ＤＲＡＭからのデータ若しくはラッチされたデータを選
択してＣＰＵに１６ビットのメモリデータＣＤ０〜１５
として出力するセレクタ１９と、アドレスを順次生成す
るカウンタ２０と、ＣＰＵアドレス、カウンタ出力及び
制御信号に基づいてデータをＤＲＡＭに読込むための次
のアドレスを出力するアドレス制御回路２１とを設け、
ＣＰＵが要求するデータサイズになるようにメモリのバ
ス幅に応じて８ビットラッチ１３，１４、４ビットラッ
チ５〜１８、カウンタ２０及びアドレス制御回路２１等
を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、ワードプロセッサ等の
メモリを制御するメモリ制御装置に係り、詳細には、ビ
ット幅の異なるメモリを高速に制御し、安価なメモリ制
御システムを構築可能にしたメモリ制御装置に関する。
メモリを制御するメモリ制御装置に係り、詳細には、ビ
ット幅の異なるメモリを高速に制御し、安価なメモリ制
御システムを構築可能にしたメモリ制御装置に関する。
【０００２】
【従来の技術】従来は、ＣＰＵの外部データバスとメモ
リのデータバスとは、同じビットのバス幅として構成さ
れているのが一般的であり、例えばＣＰＵが１６ビット
のときはメモリも１ビット、８ビットのときはメモリも
８ビットに構成される。従って、例えばＣＰＵから１６
ビットのデータサイズのデータ要求をしたとき（ＣＰＵ
からの要求が４ビット、８ビットのデータサイズのとき
は問題はない）ＣＰＵとメモリとのバス幅が８ビットだ
ったとするとリードしたデータが不足することになる。
ＣＰＵはこの終了信号を認識して不足した８ビットのデ
ータに関して改めて２度目のＣＰＵサイクルでメモリの
リードアクセスを開始することとなってＣＰＵにとって
はウェィト時間（例えば、この側では十数クロックに相
当する）が発生してしまう。上記不具合は、ＣＰＵの要
求するデータサイズがバス幅より大きいときに発生し、
例えば４ビットのバス幅でＣＰＵが１６ビットのデータ
の要求があったときは上述のような待ち時間が４回必要
になる。
リのデータバスとは、同じビットのバス幅として構成さ
れているのが一般的であり、例えばＣＰＵが１６ビット
のときはメモリも１ビット、８ビットのときはメモリも
８ビットに構成される。従って、例えばＣＰＵから１６
ビットのデータサイズのデータ要求をしたとき（ＣＰＵ
からの要求が４ビット、８ビットのデータサイズのとき
は問題はない）ＣＰＵとメモリとのバス幅が８ビットだ
ったとするとリードしたデータが不足することになる。
ＣＰＵはこの終了信号を認識して不足した８ビットのデ
ータに関して改めて２度目のＣＰＵサイクルでメモリの
リードアクセスを開始することとなってＣＰＵにとって
はウェィト時間（例えば、この側では十数クロックに相
当する）が発生してしまう。上記不具合は、ＣＰＵの要
求するデータサイズがバス幅より大きいときに発生し、
例えば４ビットのバス幅でＣＰＵが１６ビットのデータ
の要求があったときは上述のような待ち時間が４回必要
になる。
【０００３】
【発明が解決しようとする課題】上述したように、従来
のメモリ制御回路は、ＣＰＵの外部データバスとメモリ
のデータバスが同じビット幅として構成されているの
で、ＣＰＵのデータバス幅が１６ビットの時にメモリも
１６ビット幅のものを使用するようにすればウェィト時
間は発生せず速度的には速くなるが、１６ビット分のバ
ス幅の配線を引き回さなければならないことから配線が
増えて複雑となりコストがかかるという欠点がある。ま
た、ＣＰＵのデータバス幅をメモリのデータバス幅と同
じ８ビットにすれば８ビットのバス幅でアクセスするこ
とになり、配線等を減らしてコストを下げることができ
るが、速度的にはウェィト時間が発生して１６ビットに
比べ遅くなるという欠点がある。また、１６ビット幅、
８ビット幅、４ビット幅等のバス幅の異なるメモリを自
由に選択できるシステムはなかった。してみれば、メモ
リのバス幅に対応して自由にバス幅を選択できるように
すれば、例えば外部データバスが１６ビット幅のＣＰＵ
において８ビット及び４ビット幅のメモリを高速に制御
し、かつ安価なシステムを構成できることは明らかであ
る。本発明の課題は、メモリのバス幅に対応して自由に
バス幅を選択できるようにすることである。
のメモリ制御回路は、ＣＰＵの外部データバスとメモリ
のデータバスが同じビット幅として構成されているの
で、ＣＰＵのデータバス幅が１６ビットの時にメモリも
１６ビット幅のものを使用するようにすればウェィト時
間は発生せず速度的には速くなるが、１６ビット分のバ
ス幅の配線を引き回さなければならないことから配線が
増えて複雑となりコストがかかるという欠点がある。ま
た、ＣＰＵのデータバス幅をメモリのデータバス幅と同
じ８ビットにすれば８ビットのバス幅でアクセスするこ
とになり、配線等を減らしてコストを下げることができ
るが、速度的にはウェィト時間が発生して１６ビットに
比べ遅くなるという欠点がある。また、１６ビット幅、
８ビット幅、４ビット幅等のバス幅の異なるメモリを自
由に選択できるシステムはなかった。してみれば、メモ
リのバス幅に対応して自由にバス幅を選択できるように
すれば、例えば外部データバスが１６ビット幅のＣＰＵ
において８ビット及び４ビット幅のメモリを高速に制御
し、かつ安価なシステムを構成できることは明らかであ
る。本発明の課題は、メモリのバス幅に対応して自由に
バス幅を選択できるようにすることである。
【０００４】
【課題を解決するための手段】本発明の手段は次の通り
である。メモリアドレス生成手段１（図１の機能ブロッ
ク図を参照、以下同じ）は、メモリ（例えば、ＤＲＡ
Ｍ）をアクセスするアドレスを生成する回路であり、例
えばメモリのバス幅に対応したアドレスを順次生成する
カウンタ及びカウンタの出力とＣＰＵアドレスを基にメ
モリアドレスを出力するアドレス制御回路等である。記
憶手段２は、メモリアドレス生成手段１により生成され
たメモリアドレスによりメモリから読出されたデータを
一時的に保持する複数のラッチ回路により構成されてい
る。制御回路３は、ＣＰＵが要求するデータサイズにな
るようにメモリのバス幅に応じてメモリアドレス生成手
段１及び記憶手段２を制御する制御回路やセレクタ回路
等である。この場合、制御手段３は、ＣＰＵが要求する
データサイズとメモリのバス幅が一致していればＣＰＵ
アドレスをメモリアドレスとしてメモリをアクセスして
メモリデータを読出し、ＣＰＵが要求するデータサイズ
よりメモリのバス幅が小さければメモリアドレス生成手
段１によりメモリのバス幅に対応するアドレスを順次発
生させてメモリからデータを複数回読出して記憶手段２
に記憶させるとともに、記憶手段２に記憶したメモリデ
ータがＣＰＵが要求するデータサイズになると記憶手段
２に記憶されているメモリデータを出力させるように制
御するものであってもよい。
である。メモリアドレス生成手段１（図１の機能ブロッ
ク図を参照、以下同じ）は、メモリ（例えば、ＤＲＡ
Ｍ）をアクセスするアドレスを生成する回路であり、例
えばメモリのバス幅に対応したアドレスを順次生成する
カウンタ及びカウンタの出力とＣＰＵアドレスを基にメ
モリアドレスを出力するアドレス制御回路等である。記
憶手段２は、メモリアドレス生成手段１により生成され
たメモリアドレスによりメモリから読出されたデータを
一時的に保持する複数のラッチ回路により構成されてい
る。制御回路３は、ＣＰＵが要求するデータサイズにな
るようにメモリのバス幅に応じてメモリアドレス生成手
段１及び記憶手段２を制御する制御回路やセレクタ回路
等である。この場合、制御手段３は、ＣＰＵが要求する
データサイズとメモリのバス幅が一致していればＣＰＵ
アドレスをメモリアドレスとしてメモリをアクセスして
メモリデータを読出し、ＣＰＵが要求するデータサイズ
よりメモリのバス幅が小さければメモリアドレス生成手
段１によりメモリのバス幅に対応するアドレスを順次発
生させてメモリからデータを複数回読出して記憶手段２
に記憶させるとともに、記憶手段２に記憶したメモリデ
ータがＣＰＵが要求するデータサイズになると記憶手段
２に記憶されているメモリデータを出力させるように制
御するものであってもよい。
【０００５】
【作用】本発明の手段の作用は次の通りである。ＣＰＵ
が要求するデータサイズとメモリのバス幅が一致してい
るときは制御手段３によりＣＰＵアドレスをメモリアド
レスとしてメモリがアクセスされてメモリデータが読出
される。一方、ＣＰＵが要求するデータサイズよりメモ
リのバス幅が小さいときには制御手段３はメモリアドレ
ス生成手段１及び記憶手段２に所定の制御信号を出力し
てメモリアドレス生成手段１によりメモリのバス幅に対
応するアドレスを順次発生させてメモリからデータを複
数回読出して記憶手段２に記憶させ、記憶手段２に記憶
したメモリデータがＣＰＵが要求するデータサイズにな
ると記憶手段２に記憶されているメモリデータをＣＰＵ
に出力させる。従って、外部データバスが１６ビット幅
のＣＰＵに接続された８ビット及び４ビット幅のメモリ
を高速に制御し、且つ安価なシステムを構成できる。
が要求するデータサイズとメモリのバス幅が一致してい
るときは制御手段３によりＣＰＵアドレスをメモリアド
レスとしてメモリがアクセスされてメモリデータが読出
される。一方、ＣＰＵが要求するデータサイズよりメモ
リのバス幅が小さいときには制御手段３はメモリアドレ
ス生成手段１及び記憶手段２に所定の制御信号を出力し
てメモリアドレス生成手段１によりメモリのバス幅に対
応するアドレスを順次発生させてメモリからデータを複
数回読出して記憶手段２に記憶させ、記憶手段２に記憶
したメモリデータがＣＰＵが要求するデータサイズにな
ると記憶手段２に記憶されているメモリデータをＣＰＵ
に出力させる。従って、外部データバスが１６ビット幅
のＣＰＵに接続された８ビット及び４ビット幅のメモリ
を高速に制御し、且つ安価なシステムを構成できる。
【０００６】
【実施例】以下、図２及び図３を参照して一実施例を説
明する。図２及び図３はメモリ制御装置の一実施例を示
す図であり、外部データバスが１６ビット幅のＣＰＵに
適用した例である。先ず、構成を説明する。図２はメモ
リ制御装置１０のブロック構成図である。この図におい
て、１０はＣＰＵアクセスにより１６ビット幅、８ビッ
ト幅、及び４ビット幅のＤＲＡＭを制御するメモリ制御
装置であり、メモリ制御装置１０は、何ビットのバス幅
のＤＲＡＭを使用するかという情報を記憶するレジスタ
１１と、ＣＰＵからの命令及びレジスタ１１に記憶され
た情報に従って各部回路に所定タイミングで制御信号を
出力して所定ビット幅のＤＲＡＭを制御するメモリコン
トロール回路１２と、ＤＲＡＭが８ビット幅の場合この
ＤＲＡＭからの１回目のデータ及び２回目のデータをラ
ッチする８ビットラッチ１３，１４と、ＤＲＡＭが４ビ
ット幅の場合このＤＲＡＭからの１回目〜４回目のデー
タをラッチする４ビットラッチ１５，１６，１７，１８
と、ＤＲＡＭからの１６ビットのデータ、８ビットラッ
チ１３，１４にラッチされたデータ（８bit×２デー
タ）若しくは４ビットラッチ１５〜１８にラッチされた
データ（４bit×４データ）の何れかのデータを選択し
てＣＰＵに１６ビットのメモリデータＣＤ０〜１５とし
て出力するセレクタ１９と、メモリコントロール回路１
２からの制御信号によりＤＲＡＭをアクセスするＣＰＵ
アドレス、カウンタ２０からのカウンタ出力及びメモリ
コントロール回路１２からの制御信号に基づいてデータ
をＤＲＡＭに読込むための次のアドレスを出力するアド
レス制御回路２１と、８ビットまたは１６ビット幅のＤ
ＲＡＭからの２回または４回データを読込むためにメモ
リコントロール回路１２から出力された制御信号（例え
ば、ＲＡＳ，ＣＡＳ，ＲＤ（図３参照））をウェィトさ
せておくようにするＲＥＡＤＹ信号を出力するＷＡＩＴ
制御回路２２と、カウンタ２０からのカウンタ出力を基
にＤＲＡＭのビット幅に応じてＣＰＵからのデータをメ
モリアドレスとして順次ＤＲＡＭに書込むセレクタ２３
とにより構成されている。
明する。図２及び図３はメモリ制御装置の一実施例を示
す図であり、外部データバスが１６ビット幅のＣＰＵに
適用した例である。先ず、構成を説明する。図２はメモ
リ制御装置１０のブロック構成図である。この図におい
て、１０はＣＰＵアクセスにより１６ビット幅、８ビッ
ト幅、及び４ビット幅のＤＲＡＭを制御するメモリ制御
装置であり、メモリ制御装置１０は、何ビットのバス幅
のＤＲＡＭを使用するかという情報を記憶するレジスタ
１１と、ＣＰＵからの命令及びレジスタ１１に記憶され
た情報に従って各部回路に所定タイミングで制御信号を
出力して所定ビット幅のＤＲＡＭを制御するメモリコン
トロール回路１２と、ＤＲＡＭが８ビット幅の場合この
ＤＲＡＭからの１回目のデータ及び２回目のデータをラ
ッチする８ビットラッチ１３，１４と、ＤＲＡＭが４ビ
ット幅の場合このＤＲＡＭからの１回目〜４回目のデー
タをラッチする４ビットラッチ１５，１６，１７，１８
と、ＤＲＡＭからの１６ビットのデータ、８ビットラッ
チ１３，１４にラッチされたデータ（８bit×２デー
タ）若しくは４ビットラッチ１５〜１８にラッチされた
データ（４bit×４データ）の何れかのデータを選択し
てＣＰＵに１６ビットのメモリデータＣＤ０〜１５とし
て出力するセレクタ１９と、メモリコントロール回路１
２からの制御信号によりＤＲＡＭをアクセスするＣＰＵ
アドレス、カウンタ２０からのカウンタ出力及びメモリ
コントロール回路１２からの制御信号に基づいてデータ
をＤＲＡＭに読込むための次のアドレスを出力するアド
レス制御回路２１と、８ビットまたは１６ビット幅のＤ
ＲＡＭからの２回または４回データを読込むためにメモ
リコントロール回路１２から出力された制御信号（例え
ば、ＲＡＳ，ＣＡＳ，ＲＤ（図３参照））をウェィトさ
せておくようにするＲＥＡＤＹ信号を出力するＷＡＩＴ
制御回路２２と、カウンタ２０からのカウンタ出力を基
にＤＲＡＭのビット幅に応じてＣＰＵからのデータをメ
モリアドレスとして順次ＤＲＡＭに書込むセレクタ２３
とにより構成されている。
【０００７】次に、本実施例の動作を説明する。先ず、
ＣＰＵからの出力によってレジスタ１１に何ビットのＤ
ＲＡＭを使うのかという情報を書込む。メモリコントロ
ール回路１２はレジスタ１１に書き込まれたＤＲＡＭの
バス幅情報に従って各部回路に制御信号を出力して該当
ビット幅のＤＲＡＭを高速に制御するようにする。ここ
で、メモリコントロール回路１２は、バス幅が１６ビッ
ト幅、８ビット幅、及び４ビット幅のＤＲＡＭを制御す
るものとする。
ＣＰＵからの出力によってレジスタ１１に何ビットのＤ
ＲＡＭを使うのかという情報を書込む。メモリコントロ
ール回路１２はレジスタ１１に書き込まれたＤＲＡＭの
バス幅情報に従って各部回路に制御信号を出力して該当
ビット幅のＤＲＡＭを高速に制御するようにする。ここ
で、メモリコントロール回路１２は、バス幅が１６ビッ
ト幅、８ビット幅、及び４ビット幅のＤＲＡＭを制御す
るものとする。
【０００８】ＣＰＵがＤＲＡＭのデータを読込む場合 ＤＲＡＭが１６ビット幅の場合はＣＰＵの要求するデー
タサイズのデータとＤＲＡＭから読込んだデータのデー
タサイズが一致するときであり、レジスタ１１にはＣＰ
Ｕにより１６ビットのＤＲＡＭを使用するという情報が
書込まれる。この場合、この情報が与えられたメモリコ
ントロール回路１２は後述するような８ビットＤＲＡ
Ｍ、４ビットＤＲＡＭのときのような動作は行われず、
セレクタ１９が通常の動作としてＤＲＡＭからの１６ビ
ットのデータをそのままスルーに通してＣＰＵに送る。
すなわち、この場合のアドレスはＣＰＵアドレスがその
ままＤＲＡＭに入力される。
タサイズのデータとＤＲＡＭから読込んだデータのデー
タサイズが一致するときであり、レジスタ１１にはＣＰ
Ｕにより１６ビットのＤＲＡＭを使用するという情報が
書込まれる。この場合、この情報が与えられたメモリコ
ントロール回路１２は後述するような８ビットＤＲＡ
Ｍ、４ビットＤＲＡＭのときのような動作は行われず、
セレクタ１９が通常の動作としてＤＲＡＭからの１６ビ
ットのデータをそのままスルーに通してＣＰＵに送る。
すなわち、この場合のアドレスはＣＰＵアドレスがその
ままＤＲＡＭに入力される。
【０００９】また、ＤＲＡＭが８ビット幅の場合はＣＰ
Ｕの要求するデータサイズがＤＲＡＭのバス幅より大き
い（２倍）のときであり、レジスタ１１にはＣＰＵによ
り８ビット幅のＤＲＡＭを使用するという情報が書込ま
れる。そして、レジスタ１１にセットされた情報に従っ
てメモリコントロール回路１２はカウンタ２０、アドレ
ス制御回路２１及びＷＡＩＴ制御回路２２に制御信号を
出力する。メモリコントロール回路１２によりカウンタ
２０及びアドレス制御回路２１に制御信号が送られると
アドレス制御回路２１からＤＲＡＭに対してメモリアド
レスが出力され、同時に、ＷＡＩＴ制御回路２２からＣ
ＰＵに対してＲＥＡＤＹ信号が送られる。また、この時
にメモリコントロール回路１２からＤＲＡＭに対してＲ
ＡＳ（raw address strobe：行アドレスストローブ），
ＣＡＳ（column address strobe：列アドレスストロー
ブ），ＲＤ（read）等の制御信号が送られているのでこ
れら制御信号によってＤＲＡＭからは１回目のデータが
出力されて８ビットラッチ１３に取り込まれる。次い
で、アドレス制御回路２１はカウンタ２０の出力とＣＰ
Ｕアドレスから次のアドレスを出力し、同様にしてＤＲ
ＡＭからは２回目のデータが出力されて８ビットラッチ
１４に取込まれる。８ビットラッチ１３及び１４に取込
まれたデータはセレクタ１９に送られ、セレクタ１９は
このデータを選択して１６ビットの形でＣＰＵに送りＣ
ＰＵはこのデータを読込むことが可能となる。例えば、
レジスタ１１に８ビット幅のＤＲＡＭを使用するという
情報が書込まれたときは上記カウンタ２０にデータ「０
１」がセットされる。アドレス制御回路２１はＣＰＵア
ドレスとカウンタ２０のカウント値「０」と例えばＯＲ
論理をとりそのアドレス（８ビット）でＤＲＡＭをアク
セスする。すると、ＤＲＡＭからは１回目のメモリデー
タが出力され、この８ビット分のメモリデータが読込ま
れて８ビットラッチ１３にラッチされる。そして、カウ
ンタ２０がカウントされ次のカウント値「１」となり、
アドレス制御回路２１はＣＰＵアドレスと合成されて次
のアドレスでＤＲＡＭをアクセスする。すると、ＤＲＡ
Ｍからは２回目のメモリデータが出力され、８ビットラ
ッチ１４にラッチされる。このようにして８ビットラッ
チ１３，１４に、合わせて１６ビットのデータが揃うと
セレクタ１９はこの１６ビットのデータＣＤ０〜１５を
ＣＰＵに出力する。
Ｕの要求するデータサイズがＤＲＡＭのバス幅より大き
い（２倍）のときであり、レジスタ１１にはＣＰＵによ
り８ビット幅のＤＲＡＭを使用するという情報が書込ま
れる。そして、レジスタ１１にセットされた情報に従っ
てメモリコントロール回路１２はカウンタ２０、アドレ
ス制御回路２１及びＷＡＩＴ制御回路２２に制御信号を
出力する。メモリコントロール回路１２によりカウンタ
２０及びアドレス制御回路２１に制御信号が送られると
アドレス制御回路２１からＤＲＡＭに対してメモリアド
レスが出力され、同時に、ＷＡＩＴ制御回路２２からＣ
ＰＵに対してＲＥＡＤＹ信号が送られる。また、この時
にメモリコントロール回路１２からＤＲＡＭに対してＲ
ＡＳ（raw address strobe：行アドレスストローブ），
ＣＡＳ（column address strobe：列アドレスストロー
ブ），ＲＤ（read）等の制御信号が送られているのでこ
れら制御信号によってＤＲＡＭからは１回目のデータが
出力されて８ビットラッチ１３に取り込まれる。次い
で、アドレス制御回路２１はカウンタ２０の出力とＣＰ
Ｕアドレスから次のアドレスを出力し、同様にしてＤＲ
ＡＭからは２回目のデータが出力されて８ビットラッチ
１４に取込まれる。８ビットラッチ１３及び１４に取込
まれたデータはセレクタ１９に送られ、セレクタ１９は
このデータを選択して１６ビットの形でＣＰＵに送りＣ
ＰＵはこのデータを読込むことが可能となる。例えば、
レジスタ１１に８ビット幅のＤＲＡＭを使用するという
情報が書込まれたときは上記カウンタ２０にデータ「０
１」がセットされる。アドレス制御回路２１はＣＰＵア
ドレスとカウンタ２０のカウント値「０」と例えばＯＲ
論理をとりそのアドレス（８ビット）でＤＲＡＭをアク
セスする。すると、ＤＲＡＭからは１回目のメモリデー
タが出力され、この８ビット分のメモリデータが読込ま
れて８ビットラッチ１３にラッチされる。そして、カウ
ンタ２０がカウントされ次のカウント値「１」となり、
アドレス制御回路２１はＣＰＵアドレスと合成されて次
のアドレスでＤＲＡＭをアクセスする。すると、ＤＲＡ
Ｍからは２回目のメモリデータが出力され、８ビットラ
ッチ１４にラッチされる。このようにして８ビットラッ
チ１３，１４に、合わせて１６ビットのデータが揃うと
セレクタ１９はこの１６ビットのデータＣＤ０〜１５を
ＣＰＵに出力する。
【００１０】図３は８ビット幅のＤＲＡＭに対してワー
ドアクセスをした時のタイミングチャートであり、同図
中ＣＬＫはクロック、ＲＤはリード信号、ＲＡＳはロウ
アドレス選択信号、ＣＡＳはカラムアドレス選択信号で
ある。通常、１６ビット幅のＤＲＡＭのアクセスではロ
ウアドレス、選択信号、カラムアドレス選択信号がアク
ティブとなってクロックＴ3の立下りでＣＰＵがデータ
を読込むが、本実施例においては８ビット幅のＤＲＡＭ
のときは前記ＷＡＩＴ制御回路２２によって図３のＴｗ
に示すように２ＷＡＩＴサイクルが挿入され、全体のサ
イクル数は６クロックになっている。すなわち、８ビッ
ト幅のＤＲＡＭのときは８ビットのデータを２回読込ま
なければならないからＷＡＩＴ制御回路２２により２回
ウェィトをかけておくようにする。また、図３に示すよ
うにコラムアドレス選択信号は２回出ているから８ビッ
ト幅のＤＲＡＭのときは２つ目のＴｗの立下りで読込み
が行われることとなる。従って、データの読込みを８ビ
ットのデータバスのＣＰＵで行うとサイクル数は８クロ
ックとなり２クロック分速く動作することになる。
ドアクセスをした時のタイミングチャートであり、同図
中ＣＬＫはクロック、ＲＤはリード信号、ＲＡＳはロウ
アドレス選択信号、ＣＡＳはカラムアドレス選択信号で
ある。通常、１６ビット幅のＤＲＡＭのアクセスではロ
ウアドレス、選択信号、カラムアドレス選択信号がアク
ティブとなってクロックＴ3の立下りでＣＰＵがデータ
を読込むが、本実施例においては８ビット幅のＤＲＡＭ
のときは前記ＷＡＩＴ制御回路２２によって図３のＴｗ
に示すように２ＷＡＩＴサイクルが挿入され、全体のサ
イクル数は６クロックになっている。すなわち、８ビッ
ト幅のＤＲＡＭのときは８ビットのデータを２回読込ま
なければならないからＷＡＩＴ制御回路２２により２回
ウェィトをかけておくようにする。また、図３に示すよ
うにコラムアドレス選択信号は２回出ているから８ビッ
ト幅のＤＲＡＭのときは２つ目のＴｗの立下りで読込み
が行われることとなる。従って、データの読込みを８ビ
ットのデータバスのＣＰＵで行うとサイクル数は８クロ
ックとなり２クロック分速く動作することになる。
【００１１】一方、ＤＲＡＭが４ビット幅の場合はＣＰ
Ｕの要求するデータサイズがＤＲＡＭのバス幅より大き
い（４倍）のときであり、レジスタ１１にはＣＰＵによ
り４ビット幅のＤＲＡＭを使用するという情報が書込ま
れる。この情報によりメモリコントロール回路１２はア
ドレス制御回路２１に制御信号を出力し、アドレス制御
回路２１により４回アドレスを切り換える。これによ
り、４ビットラッチ１５〜１８に４回データを取込みセ
レクタ１９に送り、セレクタ１９はこのデータを選択
し、ＣＰＵに送ってＣＰＵが読込むことができる。例え
ば、レジスタ１１に４ビット幅のＤＲＡＭを使用すると
いう情報が書込まれたときは上記カウンタ２０にデータ
「０１２３」がセットされる。アドレス制御回路２１は
ＣＰＵアドレスとカウンタ２０のカウント値「０」とを
合成してそのアドレス（４ビット）でＤＲＡＭをアクセ
スし、ＤＲＡＭからは１回目の４ビットメモリデータが
出力され、この４ビット分のメモリデータが読込まれて
４ビットラッチ１５にラッチされる。そして、カウンタ
２０がカウントされ次のカウント値「１」となり、アド
レス制御回路２１はＣＰＵアドレスと合成されて次のア
ドレスでＤＲＡＭをアクセスし、ＤＲＡＭからは２回目
のメモリデータが出力され、４ビットラッチ１６にラッ
チされる。同様にして４ビットラッチ１５〜１８に合わ
せて１６ビットのデータが揃うとセレクタ１９はこの１
６ビットのデータＣＤ０〜１５をＣＰＵに出力する。
Ｕの要求するデータサイズがＤＲＡＭのバス幅より大き
い（４倍）のときであり、レジスタ１１にはＣＰＵによ
り４ビット幅のＤＲＡＭを使用するという情報が書込ま
れる。この情報によりメモリコントロール回路１２はア
ドレス制御回路２１に制御信号を出力し、アドレス制御
回路２１により４回アドレスを切り換える。これによ
り、４ビットラッチ１５〜１８に４回データを取込みセ
レクタ１９に送り、セレクタ１９はこのデータを選択
し、ＣＰＵに送ってＣＰＵが読込むことができる。例え
ば、レジスタ１１に４ビット幅のＤＲＡＭを使用すると
いう情報が書込まれたときは上記カウンタ２０にデータ
「０１２３」がセットされる。アドレス制御回路２１は
ＣＰＵアドレスとカウンタ２０のカウント値「０」とを
合成してそのアドレス（４ビット）でＤＲＡＭをアクセ
スし、ＤＲＡＭからは１回目の４ビットメモリデータが
出力され、この４ビット分のメモリデータが読込まれて
４ビットラッチ１５にラッチされる。そして、カウンタ
２０がカウントされ次のカウント値「１」となり、アド
レス制御回路２１はＣＰＵアドレスと合成されて次のア
ドレスでＤＲＡＭをアクセスし、ＤＲＡＭからは２回目
のメモリデータが出力され、４ビットラッチ１６にラッ
チされる。同様にして４ビットラッチ１５〜１８に合わ
せて１６ビットのデータが揃うとセレクタ１９はこの１
６ビットのデータＣＤ０〜１５をＣＰＵに出力する。
【００１２】ＤＲＡＭに対してデータを書込む場合 ＤＲＡＭに対してデータを書込む場合はカウンタ２０の
出力とＣＰＵのデータがセレクタ２３に入力され、アド
レス制御回路２１によって、メモリアドレスを切換なが
ら、ＤＲＡＭが８ビットの時は８ビットデータとして、
またＤＲＡＭが４ビットの時は、４ビットデータとして
ＤＲＡＭに順次データが書込まれる。
出力とＣＰＵのデータがセレクタ２３に入力され、アド
レス制御回路２１によって、メモリアドレスを切換なが
ら、ＤＲＡＭが８ビットの時は８ビットデータとして、
またＤＲＡＭが４ビットの時は、４ビットデータとして
ＤＲＡＭに順次データが書込まれる。
【００１３】以上説明したように、本実施例のメモリ制
御装置１０は、何ビットのバス幅のＤＲＡＭを使用する
かという情報を記憶するレジスタ１１と、ＣＰＵからの
命令及びレジスタ１１に記憶された情報に従って各部回
路に所定タイミングで制御信号を出力して所定ビット幅
のＤＲＡＭを制御するメモリコントロール回路１２と、
ＤＲＡＭからのデータをラッチする８ビットラッチ１
３，１４及び４ビットラッチ１５〜１８と、ＤＲＡＭか
らの１６ビットのデータ、若しくはラッチされたデータ
を選択してＣＰＵに１６ビットのメモリデータＣＤ０〜
１５として出力するセレクタ１９と、アドレスを順次生
成するカウンタ２０と、ＣＰＵアドレス、カウンタ出力
及び制御信号に基づいてデータをＤＲＡＭに読込むため
の次のアドレスを出力するアドレス制御回路２１と、制
御信号をウェィトさせておくＲＥＡＤＹ信号を出力する
ＷＡＩＴ制御回路２２とを設け、ＣＰＵが要求するデー
タサイズになるようにメモリのバス幅に応じて８ビット
ラッチ１３，１４、４ビットラッチ５〜１８、カウンタ
２０及びアドレス制御回路２１等を制御するようにして
いるので、外部データバスが１６ビット幅のＣＰＵで８
ビット及び４ビット幅のメモリを高速に制御することが
でき、かつ安価で自由度の高いシステムを構築すること
ができる。また、システム的に自由度が広がるので、３
２ビットＣＰＵにも容易に対応することができる。
御装置１０は、何ビットのバス幅のＤＲＡＭを使用する
かという情報を記憶するレジスタ１１と、ＣＰＵからの
命令及びレジスタ１１に記憶された情報に従って各部回
路に所定タイミングで制御信号を出力して所定ビット幅
のＤＲＡＭを制御するメモリコントロール回路１２と、
ＤＲＡＭからのデータをラッチする８ビットラッチ１
３，１４及び４ビットラッチ１５〜１８と、ＤＲＡＭか
らの１６ビットのデータ、若しくはラッチされたデータ
を選択してＣＰＵに１６ビットのメモリデータＣＤ０〜
１５として出力するセレクタ１９と、アドレスを順次生
成するカウンタ２０と、ＣＰＵアドレス、カウンタ出力
及び制御信号に基づいてデータをＤＲＡＭに読込むため
の次のアドレスを出力するアドレス制御回路２１と、制
御信号をウェィトさせておくＲＥＡＤＹ信号を出力する
ＷＡＩＴ制御回路２２とを設け、ＣＰＵが要求するデー
タサイズになるようにメモリのバス幅に応じて８ビット
ラッチ１３，１４、４ビットラッチ５〜１８、カウンタ
２０及びアドレス制御回路２１等を制御するようにして
いるので、外部データバスが１６ビット幅のＣＰＵで８
ビット及び４ビット幅のメモリを高速に制御することが
でき、かつ安価で自由度の高いシステムを構築すること
ができる。また、システム的に自由度が広がるので、３
２ビットＣＰＵにも容易に対応することができる。
【００１４】このように、本メモリ制御装置１０は従来
例のようにデータサイズが異なるメモリのバス幅をＣＰ
Ｕのビット幅に固定的に合わせてしまうのではなく、レ
ジスタ１１に値をセットすることによって自由にバス幅
を選択できるようにしているので設計の自由度を格段に
高めることができ、コスト低減を図ることができる。
例のようにデータサイズが異なるメモリのバス幅をＣＰ
Ｕのビット幅に固定的に合わせてしまうのではなく、レ
ジスタ１１に値をセットすることによって自由にバス幅
を選択できるようにしているので設計の自由度を格段に
高めることができ、コスト低減を図ることができる。
【００１５】なお、本実施例では１６ビット幅、８ビッ
ト幅、４ビット幅のＤＲＡＭに適用しているが、ＣＰＵ
アクセス要求に従ってメモリを制御するものであれば、
どのようなバス幅・種類のメモリでも同様に適用できる
ことは言うまでもない。例えば、図２のメモリ制御装置
１０において、さらにカウンタのビット数を増やし、ラ
ッチを追加することにより、あらゆるビット幅のＤＲＡ
Ｍに対応できるようになる。
ト幅、４ビット幅のＤＲＡＭに適用しているが、ＣＰＵ
アクセス要求に従ってメモリを制御するものであれば、
どのようなバス幅・種類のメモリでも同様に適用できる
ことは言うまでもない。例えば、図２のメモリ制御装置
１０において、さらにカウンタのビット数を増やし、ラ
ッチを追加することにより、あらゆるビット幅のＤＲＡ
Ｍに対応できるようになる。
【００１６】また、本実施例で示したメモリ制御装置１
０を構成する回路の数、種類等は上記実施例のものに限
定されないことは勿論である。
０を構成する回路の数、種類等は上記実施例のものに限
定されないことは勿論である。
【００１７】
【発明の効果】本発明によれば、メモリをアクセスする
アドレスを生成するメモリアドレス生成手段と、メモリ
アドレス生成手段により生成されたメモリアドレスによ
りメモリから読出されたデータを一時的に記憶する記憶
手段と、ＣＰＵが要求するデータサイズになるようにメ
モリのバス幅に応じてメモリアドレス生成手段及び記憶
手段を制御する制御手段を備えているので、バス幅の異
なるメモリを高速に制御することができ、かつ、必要以
上のバス幅の配線の引回し等を回避することによってコ
スト低減を図るとともに自由度の高いメモリシステムを
構築することができる。
アドレスを生成するメモリアドレス生成手段と、メモリ
アドレス生成手段により生成されたメモリアドレスによ
りメモリから読出されたデータを一時的に記憶する記憶
手段と、ＣＰＵが要求するデータサイズになるようにメ
モリのバス幅に応じてメモリアドレス生成手段及び記憶
手段を制御する制御手段を備えているので、バス幅の異
なるメモリを高速に制御することができ、かつ、必要以
上のバス幅の配線の引回し等を回避することによってコ
スト低減を図るとともに自由度の高いメモリシステムを
構築することができる。
【図面の簡単な説明】
【図１】本発明の機能ブロック図である。
【図２】メモリ制御装置のブロック構成図である。
【図３】メモリ制御装置の８ビット幅のＤＲＡＭに対し
てワードアクセスをした時のタイミングチャートであ
る。
てワードアクセスをした時のタイミングチャートであ
る。
１０ メモリ制御装置 １１ レジスタ １２ メモリコントロール回路 １３，１４ ８ビットラッチ １５，１６，１７，１８ ４ビットラッチ １９，２３ セレクタ ２０ カウンタ ２１ アドレス制御回路 ２２ ＷＡＩＴ制御回路
Claims (2)
- 【請求項１】 ＣＰＵからのアクセス要求によりメモリ
を制御するメモリ制御装置において、 メモリをアクセスするアドレスを生成するメモリアドレ
ス生成手段と、 前記メモリアドレス生成手段により生成されたメモリア
ドレスによりメモリから読出されたデータを一時的に記
憶する記憶手段と、 ＣＰＵが要求するデータサイズになるようにメモリのバ
ス幅に応じて前記メモリアドレス生成手段及び前記記憶
手段を制御する制御手段と、を具備したことを特徴とす
るメモリ制御装置。 - 【請求項２】 前記制御手段は、ＣＰＵが要求するデー
タサイズとメモリのバス幅が一致していればＣＰＵアド
レスをメモリアドレスとしてメモリをアクセスしてメモ
リデータを読出し、 ＣＰＵが要求するデータサイズよりメモリのバス幅が小
さければ前記メモリアドレス生成手段によりメモリのバ
ス幅に対応するアドレスを順次発生させてメモリからデ
ータを複数回読出して前記記憶手段に記憶させるととも
に、該記憶手段に記憶したメモリデータがＣＰＵが要求
するデータサイズになると該記憶手段に記憶されている
メモリデータを出力させるように制御するようにしたこ
とを特徴とする請求項１記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041092A JPH05210572A (ja) | 1992-01-30 | 1992-01-30 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041092A JPH05210572A (ja) | 1992-01-30 | 1992-01-30 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210572A true JPH05210572A (ja) | 1993-08-20 |
Family
ID=12579896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041092A Pending JPH05210572A (ja) | 1992-01-30 | 1992-01-30 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210572A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050324A (ja) * | 2003-07-08 | 2005-02-24 | Samsung Electronics Co Ltd | インタフェース変換システム及びその方法 |
| JP2005228205A (ja) * | 2004-02-16 | 2005-08-25 | Fujitsu Ltd | 半導体集積回路 |
| JP2012128478A (ja) * | 2010-12-13 | 2012-07-05 | Sanyo Electric Co Ltd | メモリアクセス装置 |
-
1992
- 1992-01-30 JP JP4041092A patent/JPH05210572A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050324A (ja) * | 2003-07-08 | 2005-02-24 | Samsung Electronics Co Ltd | インタフェース変換システム及びその方法 |
| JP2005228205A (ja) * | 2004-02-16 | 2005-08-25 | Fujitsu Ltd | 半導体集積回路 |
| JP4489454B2 (ja) * | 2004-02-16 | 2010-06-23 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
| JP2012128478A (ja) * | 2010-12-13 | 2012-07-05 | Sanyo Electric Co Ltd | メモリアクセス装置 |
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