JP2912090B2 - タイムスロットインタチェンジ回路 - Google Patents
タイムスロットインタチェンジ回路Info
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Description
【０００１】
【技術分野】本発明はタイムスロットインタチェンジ回
路に関し、特にタイムスロットインタチェンジ機能を構
成するためのＲＡＭに対するアクセス方法に関する。
路に関し、特にタイムスロットインタチェンジ機能を構
成するためのＲＡＭに対するアクセス方法に関する。
【０００２】
【従来技術】従来、タイムスロットインタチェンジ（以
下ＴＳＩとする）機能をＲＡＭを用いて構成する場合、
伝送路上のデータを書込むためのＲＡＭと、ＣＰＵとの
間でデータをやりとりするためのＲＡＭと、伝送路上に
データを送出するためのＲＡＭとが用いられる。この場
合、ＴＳＩ動作としては伝送路上のデータを書込んでか
らＣＰＵとの間でデータのやりとりを行い、その後に伝
送路上にデータを送出することとなる。
下ＴＳＩとする）機能をＲＡＭを用いて構成する場合、
伝送路上のデータを書込むためのＲＡＭと、ＣＰＵとの
間でデータをやりとりするためのＲＡＭと、伝送路上に
データを送出するためのＲＡＭとが用いられる。この場
合、ＴＳＩ動作としては伝送路上のデータを書込んでか
らＣＰＵとの間でデータのやりとりを行い、その後に伝
送路上にデータを送出することとなる。
【０００３】すなわち、従来のＴＳＩ回路は、図９に示
すように、ＲＡＭ１１〜１３と、データ選択回路１４，
１７，１９，２１，２２と、アドレス選択回路１５，１
８，２０と、タイミング生成回路１６とからなってい
る。ＲＡＭ１１〜１３はＴＳＩ回路を構成するＲＡＭで
あり、ＲＡＭ１１に伝送路（図示せず）上のデータの書
込みが行われた後に、ＲＡＭ１２にＣＰＵ（図示せず）
からのアクセスが行われ、ＲＡＭ１３から伝送路上へデ
ータの読出しが行われる。
すように、ＲＡＭ１１〜１３と、データ選択回路１４，
１７，１９，２１，２２と、アドレス選択回路１５，１
８，２０と、タイミング生成回路１６とからなってい
る。ＲＡＭ１１〜１３はＴＳＩ回路を構成するＲＡＭで
あり、ＲＡＭ１１に伝送路（図示せず）上のデータの書
込みが行われた後に、ＲＡＭ１２にＣＰＵ（図示せず）
からのアクセスが行われ、ＲＡＭ１３から伝送路上へデ
ータの読出しが行われる。
【０００４】また、ＲＡＭ１３に伝送路上のデータの書
込みが行われた後に、ＲＡＭ１１にＣＰＵからのアクセ
スが行われ、ＲＡＭ１２から伝送路上へデータの読出し
が行われる。
込みが行われた後に、ＲＡＭ１１にＣＰＵからのアクセ
スが行われ、ＲＡＭ１２から伝送路上へデータの読出し
が行われる。
【０００５】さらに、ＲＡＭ１２に伝送路上のデータの
書込みが行われた後に、ＲＡＭ１３にＣＰＵからのアク
セスが行われ、ＲＡＭ１１から伝送路上へデータの読出
しが行われる。
書込みが行われた後に、ＲＡＭ１３にＣＰＵからのアク
セスが行われ、ＲＡＭ１１から伝送路上へデータの読出
しが行われる。
【０００６】データ選択回路１４，１７，１９は伝送路
上から取込んだデータ（ＴＳＩ Ｄａｔａ Ｉ）とＣＰ
Ｕからのデータ（ＣＰＵ Ｄａｔａ Ｉ）とのうち一方
を選択し、各々選択したデータをＲＡＭ１１〜１３に出
力する。
上から取込んだデータ（ＴＳＩ Ｄａｔａ Ｉ）とＣＰ
Ｕからのデータ（ＣＰＵ Ｄａｔａ Ｉ）とのうち一方
を選択し、各々選択したデータをＲＡＭ１１〜１３に出
力する。
【０００７】アドレス選択回路１５，１８，２０は伝送
路からの書込みアドレス（ＴＳＩＷ ＡＤＲ）と、伝送
路からの読出しアドレス（ＴＳＩ Ｒ ＡＤＲ）と、Ｃ
ＰＵからの読出し書込みアドレス（ＣＰＵ ＲＷ ＡＤ
Ｒ）とのうち一方を選択し、各々選択したアドレスをＲ
ＡＭ１１〜１３に出力する。
路からの書込みアドレス（ＴＳＩＷ ＡＤＲ）と、伝送
路からの読出しアドレス（ＴＳＩ Ｒ ＡＤＲ）と、Ｃ
ＰＵからの読出し書込みアドレス（ＣＰＵ ＲＷ ＡＤ
Ｒ）とのうち一方を選択し、各々選択したアドレスをＲ
ＡＭ１１〜１３に出力する。
【０００８】データ選択回路２１，２２はＲＡＭ１１〜
１３から読出されたデータのうち一つを選択し、伝送路
およびＣＰＵに出力する。
１３から読出されたデータのうち一つを選択し、伝送路
およびＣＰＵに出力する。
【０００９】タイミング生成回路１６はＣＰＵからの読
出し書込みのリクエスト（ＣＰＵＲＱ）とクロック信号
（ＣＬＫ）とを基に、ＲＡＭ１１〜１３の読出し書込み
と、データ選択回路１４，１７，１９，２１，２２およ
びアドレス選択回路１５，１８，２０の選択動作とを夫
々制御する信号を生成して出力する。
出し書込みのリクエスト（ＣＰＵＲＱ）とクロック信号
（ＣＬＫ）とを基に、ＲＡＭ１１〜１３の読出し書込み
と、データ選択回路１４，１７，１９，２１，２２およ
びアドレス選択回路１５，１８，２０の選択動作とを夫
々制御する信号を生成して出力する。
【００１０】ここで、ＲＡＭ１１が伝送路上のデータの
書込みモードの場合、ＲＡＭ１１にはデータ選択回路１
４で選択された伝送路上から取込んだデータと、アドレ
ス選択回路１５で選択された伝送路からの書込みアドレ
スとが入力される。よって、ＲＡＭ１１には伝送路上か
ら取込んだデータが、伝送路からの書込みアドレスに書
込まれる。
書込みモードの場合、ＲＡＭ１１にはデータ選択回路１
４で選択された伝送路上から取込んだデータと、アドレ
ス選択回路１５で選択された伝送路からの書込みアドレ
スとが入力される。よって、ＲＡＭ１１には伝送路上か
ら取込んだデータが、伝送路からの書込みアドレスに書
込まれる。
【００１１】このとき、ＲＡＭ１２はＣＰＵアクセスモ
ードとなり、ＲＡＭ１２にはアドレス選択回路１８で選
択されたＣＰＵからの読出し書込みアドレスが入力さ
れ、ＣＰＵからの読出し書込みのリクエストに基づいた
タイミング回路１６からの信号に応答してデータの読出
し書込みが行われる。
ードとなり、ＲＡＭ１２にはアドレス選択回路１８で選
択されたＣＰＵからの読出し書込みアドレスが入力さ
れ、ＣＰＵからの読出し書込みのリクエストに基づいた
タイミング回路１６からの信号に応答してデータの読出
し書込みが行われる。
【００１２】ＣＰＵからのリクエストが読出しモードで
あれば、アドレス選択回路１８で選択されたＣＰＵから
の読出しアドレスに基づいてＲＡＭ１２から読出された
データがデータ選択回路２２で選択されてＣＰＵに出力
される。また、ＣＰＵからのリクエストが書込みモード
であれば、データ選択回路１７で選択されたＣＰＵから
のデータが、アドレス選択回路１８で選択されたＣＰＵ
からの書込みアドレスに書込まれる。
あれば、アドレス選択回路１８で選択されたＣＰＵから
の読出しアドレスに基づいてＲＡＭ１２から読出された
データがデータ選択回路２２で選択されてＣＰＵに出力
される。また、ＣＰＵからのリクエストが書込みモード
であれば、データ選択回路１７で選択されたＣＰＵから
のデータが、アドレス選択回路１８で選択されたＣＰＵ
からの書込みアドレスに書込まれる。
【００１３】この後に、ＲＡＭ１３は伝送路へのデータ
の読出しモードとなり、アドレス選択回路２０によって
選択された伝送路からの読出しアドレスにしたがってＲ
ＡＭ１３から読出されたデータがデータ選択回路２１で
選択されて伝送路に出力される。
の読出しモードとなり、アドレス選択回路２０によって
選択された伝送路からの読出しアドレスにしたがってＲ
ＡＭ１３から読出されたデータがデータ選択回路２１で
選択されて伝送路に出力される。
【００１４】このような従来のＴＳＩ回路では、伝送路
側がアクセスしているＲＡＭにＣＰＵがアクセスでき
ず、ＲＡＭ１１〜１３を伝送路側およびＣＰＵに割り当
てて対応しているので、ＲＡＭを多く必要とするという
欠点がある。
側がアクセスしているＲＡＭにＣＰＵがアクセスでき
ず、ＲＡＭ１１〜１３を伝送路側およびＣＰＵに割り当
てて対応しているので、ＲＡＭを多く必要とするという
欠点がある。
【００１５】
【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、少ないＲＡＭでタイムス
ロットインタチェンジ動作を行わせることができるタイ
ムスロットインタチェンジ回路の提供を目的とする。
を除去すべくなされたもので、少ないＲＡＭでタイムス
ロットインタチェンジ動作を行わせることができるタイ
ムスロットインタチェンジ回路の提供を目的とする。
【００１６】
【課題を解決するための手段】本発明によるタイムスロ
ットインタチェンジ回路は、中央処理装置と伝送路との
間のデータのやりとりを行うためのタイムスロットイン
タチェンジ回路であって、前記伝送路で使用するクロッ
ク信号の１クロックの間に前記中央処理装置のデータの
書込み読出し動作と前記伝送路のデータの書込み読出し
動作とを実行自在としかつそれらデータを保持する前記
中央処理装置及び前記伝送路に共通の保持手段と、前記
中央処理装置からのデータと前記伝送路からのデータと
のうち一方を選択して前記保持手段に出力するデータ選
択手段と、前記中央処理装置のデータの書込み読出しア
ドレスと前記伝送路のデータの書込み読出しアドレスと
のうち一方を選択して前記保持手段に出力するアドレス
選択手段と、前記保持手段から前記伝送路へのデータを
ラッチするラッチ手段と、前記中央処理装置からの書込
み読出し要求に応答して前記中央処理装置による前記保
持手段への書込み読出し動作を優先して実行するよう前
記データ選択手段と前記アドレス選択手段と前記ラッチ
手段とを制御する制御手段とを有することを特徴とす
る。
ットインタチェンジ回路は、中央処理装置と伝送路との
間のデータのやりとりを行うためのタイムスロットイン
タチェンジ回路であって、前記伝送路で使用するクロッ
ク信号の１クロックの間に前記中央処理装置のデータの
書込み読出し動作と前記伝送路のデータの書込み読出し
動作とを実行自在としかつそれらデータを保持する前記
中央処理装置及び前記伝送路に共通の保持手段と、前記
中央処理装置からのデータと前記伝送路からのデータと
のうち一方を選択して前記保持手段に出力するデータ選
択手段と、前記中央処理装置のデータの書込み読出しア
ドレスと前記伝送路のデータの書込み読出しアドレスと
のうち一方を選択して前記保持手段に出力するアドレス
選択手段と、前記保持手段から前記伝送路へのデータを
ラッチするラッチ手段と、前記中央処理装置からの書込
み読出し要求に応答して前記中央処理装置による前記保
持手段への書込み読出し動作を優先して実行するよう前
記データ選択手段と前記アドレス選択手段と前記ラッチ
手段とを制御する制御手段とを有することを特徴とす
る。
【００１７】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１８】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、データ選択回路１は伝送路
（図示せず）上から取込んだデータ（ＴＳＩ Ｄａｔａ
Ｉ）と、ＣＰＵ（図示せず）からのデータ（ＣＰＵ
Ｄａｔａ Ｉ）とのうち一方を選択し、選択したデータ
をＲＡＭ４に夫々出力する。通常、データ選択回路１は
伝送路上から取込んだデータを選択している。
ック図である。図において、データ選択回路１は伝送路
（図示せず）上から取込んだデータ（ＴＳＩ Ｄａｔａ
Ｉ）と、ＣＰＵ（図示せず）からのデータ（ＣＰＵ
Ｄａｔａ Ｉ）とのうち一方を選択し、選択したデータ
をＲＡＭ４に夫々出力する。通常、データ選択回路１は
伝送路上から取込んだデータを選択している。
【００１９】アドレス選択回路２は伝送路からの書込み
アドレス（ＴＳＩ Ｗ ＡＤＲ）と、伝送路からの読出
しアドレス（ＴＳＩ Ｒ ＡＤＲ）と、ＣＰＵからの読
出し書込みアドレス（ＣＰＵ ＲＷ ＡＤＲ）とのうち
一方を選択し、選択したアドレスをＲＡＭ４に出力す
る。通常、アドレス選択回路２は伝送路からの書込みア
ドレスと読出しアドレスとを交互に選択している。
アドレス（ＴＳＩ Ｗ ＡＤＲ）と、伝送路からの読出
しアドレス（ＴＳＩ Ｒ ＡＤＲ）と、ＣＰＵからの読
出し書込みアドレス（ＣＰＵ ＲＷ ＡＤＲ）とのうち
一方を選択し、選択したアドレスをＲＡＭ４に出力す
る。通常、アドレス選択回路２は伝送路からの書込みア
ドレスと読出しアドレスとを交互に選択している。
【００２０】タイミング生成回路３はＣＰＵからの読出
し書込みのリクエスト（ＣＰＵ ＲＱ）とクロック信号
（Ｗ ＣＬＫ）とを基に、ＲＡＭ４の読出し書込みと、
データ選択回路１およびアドレス選択回路２の選択動作
とを夫々制御する信号と、フリップフロップ（Ｆ／Ｆ）
５へのクロック信号とを夫々生成して出力する。
し書込みのリクエスト（ＣＰＵ ＲＱ）とクロック信号
（Ｗ ＣＬＫ）とを基に、ＲＡＭ４の読出し書込みと、
データ選択回路１およびアドレス選択回路２の選択動作
とを夫々制御する信号と、フリップフロップ（Ｆ／Ｆ）
５へのクロック信号とを夫々生成して出力する。
【００２１】ＲＡＭ４は伝送路上から取込んだデータの
書込み、伝送路へのデータの読出し、ＣＰＵに対するデ
ータの読出し書込みを、伝送路の１クロックの間に時分
割で行っている。つまり、伝送路のクロック信号を図示
せぬ分周回路で分周してタイミング生成回路３にクロッ
ク信号として入力することで、上記時分割動作を行って
いる。Ｆ／Ｆ５はＲＡＭ４から読出されたデータをタイ
ミング生成回路３からのクロック信号に応答して保持
し、該データを伝送路に出力する。
書込み、伝送路へのデータの読出し、ＣＰＵに対するデ
ータの読出し書込みを、伝送路の１クロックの間に時分
割で行っている。つまり、伝送路のクロック信号を図示
せぬ分周回路で分周してタイミング生成回路３にクロッ
ク信号として入力することで、上記時分割動作を行って
いる。Ｆ／Ｆ５はＲＡＭ４から読出されたデータをタイ
ミング生成回路３からのクロック信号に応答して保持
し、該データを伝送路に出力する。
【００２２】ＣＰＵからのリクエストが入力されると、
タイミング回路３はアドレス選択回路２に対してＣＰＵ
からの読出し書込みアドレスを選択するよう選択信号を
出力する。この場合、ＣＰＵからのリクエストが書込み
モードであれば、タイミング回路３はデータ選択回路１
に対してＣＰＵからのデータを選択するよう選択信号を
出力する。
タイミング回路３はアドレス選択回路２に対してＣＰＵ
からの読出し書込みアドレスを選択するよう選択信号を
出力する。この場合、ＣＰＵからのリクエストが書込み
モードであれば、タイミング回路３はデータ選択回路１
に対してＣＰＵからのデータを選択するよう選択信号を
出力する。
【００２３】ＲＡＭ４への伝送路からのデータの書込み
タイミング時にＣＰＵからのリクエストが入力される
と、タイミング回路３はＲＡＭ４への伝送路からのデー
タの書込みを中止し、ＣＰＵからのアクセスを優先する
ようデータ選択回路１およびアドレス選択回路２を制御
する。同時に、タイミング回路３はＲＡＭ４への伝送路
からのデータの書込みが１タイミング遅くなるように制
御する。
タイミング時にＣＰＵからのリクエストが入力される
と、タイミング回路３はＲＡＭ４への伝送路からのデー
タの書込みを中止し、ＣＰＵからのアクセスを優先する
ようデータ選択回路１およびアドレス選択回路２を制御
する。同時に、タイミング回路３はＲＡＭ４への伝送路
からのデータの書込みが１タイミング遅くなるように制
御する。
【００２４】ＲＡＭ４からの伝送路へのデータの読出し
タイミング時にＣＰＵからのリクエストが入力される
と、タイミング回路３はＲＡＭ４からの伝送路へのデー
タの読出しを中止し、ＣＰＵからのアクセスを優先する
ようデータ選択回路１およびアドレス選択回路２を制御
する。同時に、タイミング回路３はＲＡＭ４からの伝送
路へのデータの読出しが１タイミング遅くなるように制
御する。
タイミング時にＣＰＵからのリクエストが入力される
と、タイミング回路３はＲＡＭ４からの伝送路へのデー
タの読出しを中止し、ＣＰＵからのアクセスを優先する
ようデータ選択回路１およびアドレス選択回路２を制御
する。同時に、タイミング回路３はＲＡＭ４からの伝送
路へのデータの読出しが１タイミング遅くなるように制
御する。
【００２５】図２は本発明の一実施例によるＲＡＭに対
するデータの読出し書込み動作を示す図である。図にお
いては、本発明の一実施例によるタイムスロットインタ
チェンジ（以下ＴＳＩとする）動作の１サイクルタイミ
ングを示している。このＴＳＩ動作の１サイクルタイミ
ングはＲＡＭ４に対する書込みサイクル（ＴＳＩ ＲＡ
Ｍ Ｗｒｉｔｅ）と、ＲＡＭ４に対する読出しサイクル
（ＴＳＩ ＲＡＭ Ｒｅａｄ）とに分割されている。
するデータの読出し書込み動作を示す図である。図にお
いては、本発明の一実施例によるタイムスロットインタ
チェンジ（以下ＴＳＩとする）動作の１サイクルタイミ
ングを示している。このＴＳＩ動作の１サイクルタイミ
ングはＲＡＭ４に対する書込みサイクル（ＴＳＩ ＲＡ
Ｍ Ｗｒｉｔｅ）と、ＲＡＭ４に対する読出しサイクル
（ＴＳＩ ＲＡＭ Ｒｅａｄ）とに分割されている。
【００２６】また、ＲＡＭ４に対する書込みサイクルお
よび読出しサイクルは夫々２分割されており、書込みサ
イクルおよび読出しサイクル各々の前半部分（および
のタイミング）でＲＡＭ４に対する書込み読出しが行
われている。但し、ＣＰＵからのアクセスは書込み読出
しともにＴＳＩ動作の１サイクルタイミングの４つのタ
イミング（〜のタイミング）のうちどのタイミング
でも可能とする。
よび読出しサイクルは夫々２分割されており、書込みサ
イクルおよび読出しサイクル各々の前半部分（および
のタイミング）でＲＡＭ４に対する書込み読出しが行
われている。但し、ＣＰＵからのアクセスは書込み読出
しともにＴＳＩ動作の１サイクルタイミングの４つのタ
イミング（〜のタイミング）のうちどのタイミング
でも可能とする。
【００２７】その場合、ＣＰＵからのアクセスがおよ
びのタイミングであれば、ＴＳＩ動作に影響を与える
ことなく、ＲＡＭ４に対するデータの書込み読出しが可
能である。また、ＣＰＵからのアクセスがおよびの
タイミングであれば、ＴＳＩ動作と同じタイミングとな
るため、タイミング回路３によってＴＳＩ動作が１タイ
ミング遅くなるように制御され、ＣＰＵからのアクセス
が優先される。
びのタイミングであれば、ＴＳＩ動作に影響を与える
ことなく、ＲＡＭ４に対するデータの書込み読出しが可
能である。また、ＣＰＵからのアクセスがおよびの
タイミングであれば、ＴＳＩ動作と同じタイミングとな
るため、タイミング回路３によってＴＳＩ動作が１タイ
ミング遅くなるように制御され、ＣＰＵからのアクセス
が優先される。
【００２８】図３、図５、図７は本発明の一実施例によ
るＲＡＭに対するデータの読出し書込み動作を示す図で
あり、図４、図６、図８は本発明の一実施例によるＲＡ
Ｍに対するデータの読出し書込み動作を示すタイミング
チャートである。これら図１〜図８を用いて本発明の一
実施例の動作について説明する。
るＲＡＭに対するデータの読出し書込み動作を示す図で
あり、図４、図６、図８は本発明の一実施例によるＲＡ
Ｍに対するデータの読出し書込み動作を示すタイミング
チャートである。これら図１〜図８を用いて本発明の一
実施例の動作について説明する。
【００２９】ＴＳＩ動作の１サイクルタイミングにおい
て、およびのタイミングでＲＡＭ４に対する書込み
および読出しが行われ、およびのタイミングでＣＰ
Ｕからのアクセスが行われる場合、ＴＳＩ動作およびＣ
ＰＵからのアクセスが重ならないので、ＴＳＩ動作に影
響を与えることなく、ＣＰＵからのアクセスを実行でき
る（図３および図４参照）。尚、図４の点線部分はＣＰ
Ｕからのアクセスが読出しの場合を示している。
て、およびのタイミングでＲＡＭ４に対する書込み
および読出しが行われ、およびのタイミングでＣＰ
Ｕからのアクセスが行われる場合、ＴＳＩ動作およびＣ
ＰＵからのアクセスが重ならないので、ＴＳＩ動作に影
響を与えることなく、ＣＰＵからのアクセスを実行でき
る（図３および図４参照）。尚、図４の点線部分はＣＰ
Ｕからのアクセスが読出しの場合を示している。
【００３０】上記のように動作しているときに、ＣＰＵ
からのアクセスがのタイミングで行われる場合、ＣＰ
ＵからのアクセスはＴＳＩ動作におけるＲＡＭ４に対す
る書込みに重なってしまう。この場合、タイミング回路
３はＴＳＩ動作におけるＲＡＭ４に対する書込みが１タ
イミング遅くなるように制御し、ＣＰＵからのアクセス
を優先する。
からのアクセスがのタイミングで行われる場合、ＣＰ
ＵからのアクセスはＴＳＩ動作におけるＲＡＭ４に対す
る書込みに重なってしまう。この場合、タイミング回路
３はＴＳＩ動作におけるＲＡＭ４に対する書込みが１タ
イミング遅くなるように制御し、ＣＰＵからのアクセス
を優先する。
【００３１】これによって、ＣＰＵからのアクセスは
のタイミングで行われ、ＴＳＩ動作におけるＲＡＭ４に
対する書込みはのタイミングで行われる（図５および
図６参照）。尚、図６の点線部分はＣＰＵからのアクセ
スが読出しの場合を示している。
のタイミングで行われ、ＴＳＩ動作におけるＲＡＭ４に
対する書込みはのタイミングで行われる（図５および
図６参照）。尚、図６の点線部分はＣＰＵからのアクセ
スが読出しの場合を示している。
【００３２】また、ＣＰＵからのアクセスがのタイミ
ングで行われる場合、ＣＰＵからのアクセスはＴＳＩ動
作におけるＲＡＭ４に対する読出しに重なってしまう。
この場合、タイミング回路３はＴＳＩ動作におけるＲＡ
Ｍ４に対する読出しが１タイミング遅くなるように制御
し、ＣＰＵからのアクセスを優先する。
ングで行われる場合、ＣＰＵからのアクセスはＴＳＩ動
作におけるＲＡＭ４に対する読出しに重なってしまう。
この場合、タイミング回路３はＴＳＩ動作におけるＲＡ
Ｍ４に対する読出しが１タイミング遅くなるように制御
し、ＣＰＵからのアクセスを優先する。
【００３３】これによって、ＣＰＵからのアクセスは
のタイミングで行われ、ＴＳＩ動作におけるＲＡＭ４に
対する読出しはのタイミングで行われる（図７および
図８参照）。尚、図８の点線部分はＣＰＵからのアクセ
スが読出しの場合を示している。
のタイミングで行われ、ＴＳＩ動作におけるＲＡＭ４に
対する読出しはのタイミングで行われる（図７および
図８参照）。尚、図８の点線部分はＣＰＵからのアクセ
スが読出しの場合を示している。
【００３４】このように、伝送路で使用するクロック信
号の１クロックの間にＲＡＭ４に対するＣＰＵからのア
クセスとＴＳＩ動作における書込み読出しとを実行自在
とし、タイミング回路３によってＣＰＵからのアクセス
をＴＳＩ動作における書込み読出しに優先させて実行す
るよう制御することによって、ＬＳＩ外付けＲＡＭが１
つですみ、パッケージの配線数を減少させることができ
る。よって、少ないＲＡＭでＴＳＩ動作を行わせること
ができる。
号の１クロックの間にＲＡＭ４に対するＣＰＵからのア
クセスとＴＳＩ動作における書込み読出しとを実行自在
とし、タイミング回路３によってＣＰＵからのアクセス
をＴＳＩ動作における書込み読出しに優先させて実行す
るよう制御することによって、ＬＳＩ外付けＲＡＭが１
つですみ、パッケージの配線数を減少させることができ
る。よって、少ないＲＡＭでＴＳＩ動作を行わせること
ができる。
【００３５】また、ＣＰＵからのアクセスをＴＳＩ動作
における書込み読出しに優先させて実行させることによ
って、出力タイミングを考慮することなく、ＣＰＵから
ＴＳＩ回路にリクエストを出力することができるので、
ＣＰＵに対するソフトウェアの制約を減少させることが
できる。
における書込み読出しに優先させて実行させることによ
って、出力タイミングを考慮することなく、ＣＰＵから
ＴＳＩ回路にリクエストを出力することができるので、
ＣＰＵに対するソフトウェアの制約を減少させることが
できる。
【００３６】
【発明の効果】以上説明したように本発明によれば、伝
送路で使用するクロック信号の１クロックの間に、ＲＡ
Ｍに対する中央処理装置のデータの書込み読出し動作と
伝送路のデータの書込み読出し動作とを実行自在とし、
中央処理装置からの書込み読出し要求に応答して中央処
理装置によるＲＡＭへの書込み読出し動作を優先して実
行するよう制御することによって、少ないＲＡＭでタイ
ムスロットインタチェンジ動作を行わせることができる
という効果がある。
送路で使用するクロック信号の１クロックの間に、ＲＡ
Ｍに対する中央処理装置のデータの書込み読出し動作と
伝送路のデータの書込み読出し動作とを実行自在とし、
中央処理装置からの書込み読出し要求に応答して中央処
理装置によるＲＡＭへの書込み読出し動作を優先して実
行するよう制御することによって、少ないＲＡＭでタイ
ムスロットインタチェンジ動作を行わせることができる
という効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例によるＲＡＭに対するデータ
の読出し書込み動作を示す図である。
の読出し書込み動作を示す図である。
【図３】本発明の一実施例によるＲＡＭに対するデータ
の読出し書込み動作を示す図である。
の読出し書込み動作を示す図である。
【図４】本発明の一実施例によるＲＡＭに対するデータ
の読出し書込み動作を示すタイミングチャートである。
の読出し書込み動作を示すタイミングチャートである。
【図５】本発明の一実施例によるＲＡＭに対するデータ
の読出し書込み動作を示す図である。
の読出し書込み動作を示す図である。
【図６】本発明の一実施例によるＲＡＭに対するデータ
の読出し書込み動作を示すタイミングチャートである。
の読出し書込み動作を示すタイミングチャートである。
【図７】本発明の一実施例によるＲＡＭに対するデータ
の読出し書込み動作を示す図である。
の読出し書込み動作を示す図である。
【図８】本発明の一実施例によるＲＡＭに対するデータ
の読出し書込み動作を示すタイミングチャートである。
の読出し書込み動作を示すタイミングチャートである。
【図９】従来例の構成を示すブロック図である。
１ データ選択回路 ２ アドレス選択回路 ３ タイミング回路 ４ ＲＡＭ ５ フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村松 修一 東京都中野区弥生町３丁目24番23号 ニ ッポー電測株式会社内 (56)参考文献 特開 平３−243097（ＪＰ，Ａ) 特開 昭55−110493（ＪＰ，Ａ) 特開 昭56−156093（ＪＰ，Ａ) 特開 昭64−60190（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 11/04
Claims (2)
- 【請求項１】 中央処理装置と伝送路との間のデータの
やりとりを行うためのタイムスロットインタチェンジ回
路であって、前記伝送路で使用するクロック信号の１ク
ロックの間に前記中央処理装置のデータの書込み読出し
動作と前記伝送路のデータの書込み読出し動作とを実行
自在としかつそれらデータを保持する前記中央処理装置
及び前記伝送路に共通の保持手段と、前記中央処理装置
からのデータと前記伝送路からのデータとのうち一方を
選択して前記保持手段に出力するデータ選択手段と、前
記中央処理装置のデータの書込み読出しアドレスと前記
伝送路のデータの書込み読出しアドレスとのうち一方を
選択して前記保持手段に出力するアドレス選択手段と、
前記保持手段から前記伝送路へのデータをラッチするラ
ッチ手段と、前記中央処理装置からの書込み読出し要求
に応答して前記中央処理装置による前記保持手段への書
込み読出し動作を優先して実行するよう前記データ選択
手段と前記アドレス選択手段と前記ラッチ手段とを制御
する制御手段とを有することを特徴とするタイムスロッ
トインタチェンジ回路。 - 【請求項２】 前記制御手段は、前記保持手段への前記
伝送路からのデータの書込みタイミング時に前記中央処
理装置からの書込み読出し要求に応答して前記保持手段
への前記伝送路からのデータの書込みを中止しかつ前記
保持手段への前記伝送路からのデータの書込みが１タイ
ミング遅くなるように制御するとともに、前記保持手段
から前記伝送路へのデータの読出しタイミング時に前記
中央処理装置からの書込み読出し要求に応答して前記保
持手段から前記伝送路へのデータの読出しを中止しかつ
前記保持手段からの前記伝送路へのデータの読出しが１
タイミング遅くなるように制御するよう構成したことを
特徴とする請求項１記載のタイムスロットインタチェン
ジ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21211992A JP2912090B2 (ja) | 1992-07-15 | 1992-07-15 | タイムスロットインタチェンジ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21211992A JP2912090B2 (ja) | 1992-07-15 | 1992-07-15 | タイムスロットインタチェンジ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0638281A JPH0638281A (ja) | 1994-02-10 |
| JP2912090B2 true JP2912090B2 (ja) | 1999-06-28 |
Family
ID=16617198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21211992A Expired - Lifetime JP2912090B2 (ja) | 1992-07-15 | 1992-07-15 | タイムスロットインタチェンジ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912090B2 (ja) |
-
1992
- 1992-07-15 JP JP21211992A patent/JP2912090B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638281A (ja) | 1994-02-10 |
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