JPH05128060A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05128060A JPH05128060A JP28800891A JP28800891A JPH05128060A JP H05128060 A JPH05128060 A JP H05128060A JP 28800891 A JP28800891 A JP 28800891A JP 28800891 A JP28800891 A JP 28800891A JP H05128060 A JPH05128060 A JP H05128060A
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- Japan
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- signal
- buffer
- processor
- information processing
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Abstract
(57)【要約】
【目的】 本発明は情報処理装置におけるデータバス或
いはアドレス/データ時分割バスの制御方式に係り、特
に適切な双方向バッファの方向制御を行なうことによ
り、高い信頼性を実現する情報処理装置に関し、データ
リード時のデータ取り込み中にハードウェアストレスを
起こすことなく、CPUのデータの取り込みにタイミン
グ制約を生じることなく、信頼性の高い情報処理装置を
提供することを目的とする。 【構成】 プロセッサ1と、記憶手段4と、前記プロセ
ッサ1と前記記憶手段4の間のデータバス或いはアドレ
ス/データ時分割バスに双方向バッファ2を備える情報
処理装置であって、前記プロセッサ1からの前記記憶手
段4に対する読み出し要求の信号RDに基づき前記双方
向バッファ2の方向を制御する信号BUFを生成するバ
ッファ制御信号生成手段5を有して構成する。
いはアドレス/データ時分割バスの制御方式に係り、特
に適切な双方向バッファの方向制御を行なうことによ
り、高い信頼性を実現する情報処理装置に関し、データ
リード時のデータ取り込み中にハードウェアストレスを
起こすことなく、CPUのデータの取り込みにタイミン
グ制約を生じることなく、信頼性の高い情報処理装置を
提供することを目的とする。 【構成】 プロセッサ1と、記憶手段4と、前記プロセ
ッサ1と前記記憶手段4の間のデータバス或いはアドレ
ス/データ時分割バスに双方向バッファ2を備える情報
処理装置であって、前記プロセッサ1からの前記記憶手
段4に対する読み出し要求の信号RDに基づき前記双方
向バッファ2の方向を制御する信号BUFを生成するバ
ッファ制御信号生成手段5を有して構成する。
Description
【0001】
【産業上の利用分野】本発明は情報処理装置におけるデ
ータバス或いはアドレス/データ時分割バスの制御方式
に係り、特に適切な双方向バッファの方向制御を行なう
ことにより、高い信頼性を実現する情報処理装置に関す
る。
ータバス或いはアドレス/データ時分割バスの制御方式
に係り、特に適切な双方向バッファの方向制御を行なう
ことにより、高い信頼性を実現する情報処理装置に関す
る。
【0002】中央処理装置(以下CPUと略記する)に
ROM、RAM等の周辺装置を数多く接続する構成の情
報処理装置の場合には、データバスに双方向バッファを
接続してバスの駆動能力を強化する必要がある。これは
アドレス/データ時分割バスを用いた情報処理装置にお
いても同様である。
ROM、RAM等の周辺装置を数多く接続する構成の情
報処理装置の場合には、データバスに双方向バッファを
接続してバスの駆動能力を強化する必要がある。これは
アドレス/データ時分割バスを用いた情報処理装置にお
いても同様である。
【0003】ここで、データバスはデータライト時に出
力バスとなり、データリード時には入力バスとなる。ま
たアドレス/データ時分割バスは、アドレス出力時とデ
ータライト時は出力バスとなり、データリード時には入
力バスとなる。このため、データバスまたはアドレス/
データ時分割バスに双方向バッファを接続した場合に
は、データリード時にのみ双方向バッファの方向を入力
方向にする必要がある。
力バスとなり、データリード時には入力バスとなる。ま
たアドレス/データ時分割バスは、アドレス出力時とデ
ータライト時は出力バスとなり、データリード時には入
力バスとなる。このため、データバスまたはアドレス/
データ時分割バスに双方向バッファを接続した場合に
は、データリード時にのみ双方向バッファの方向を入力
方向にする必要がある。
【0004】
【従来の技術】図4にデータ/アドレス時分割バスを用
いた従来の情報処理装置の一構成例を示す。尚、データ
バスを用いた情報処理装置においても以下と同様の議論
が成り立つ。
いた従来の情報処理装置の一構成例を示す。尚、データ
バスを用いた情報処理装置においても以下と同様の議論
が成り立つ。
【0005】同図において、情報処理装置は、CPU1
01、双方向バッファ2、アドレスラッチ3、及びRA
M4から構成されている。また、図5は、図4の情報処
理装置におけるデータリード時のタイミングチャートで
ある。図中、ADはアドレス/データ時分割バス、AD
Lはアドレスラッチ3の出力、ALEはアドレスラッチ
イネーブル信号、RDはリード信号、WRはライト信号
である。また、期間I〜IVはCPU101の動作クロッ
クにより区切られた期間であり、双方向バッファ2の方
向は、リード信号RDに制御されて、期間IではAから
Bへ、期間IIおよびIII はBからAへ、期間IVではAか
らBへの方向となっている。
01、双方向バッファ2、アドレスラッチ3、及びRA
M4から構成されている。また、図5は、図4の情報処
理装置におけるデータリード時のタイミングチャートで
ある。図中、ADはアドレス/データ時分割バス、AD
Lはアドレスラッチ3の出力、ALEはアドレスラッチ
イネーブル信号、RDはリード信号、WRはライト信号
である。また、期間I〜IVはCPU101の動作クロッ
クにより区切られた期間であり、双方向バッファ2の方
向は、リード信号RDに制御されて、期間IではAから
Bへ、期間IIおよびIII はBからAへ、期間IVではAか
らBへの方向となっている。
【0006】この従来の情報処理装置においては、デー
タリード時に双方向バッファ2の方向を入力方向(Bか
らAへ)にする為の制御信号としてリード信号RDを用
いている。データリード時には、Iの期間にアドレスラ
ッチイネーブル信号ALEによってアドレスラッチ3に
対してアドレス/データ時分割バスAD上のアドレス出
力をラッチして、RAM4をアクセスする。IIの期間に
は、アドレス/データ時分割バスADが入力状態にな
り、リード信号RDが”H”レベルとなって、RAM4
に対してデータ出力を要求する。この時、双方向バッフ
ァ2はリード信号RDによってデータの方向をBからA
の方向に切り換える。III の期間では、RAM4がデー
タ出力を開始し、読み出されたデータが双方向バッファ
2を経由してCPU101に入力される。更にIVの期間
では、リード信号RDが”L”レベルに戻り、双方向バ
ッファ2はデータの方向をAからBの方向に切り換え
る。この時、RAM4は未だデータを出力し続けてお
り、双方向バッファ2がデータの方向をAからBの方向
に切り換えたことで、双方向バッファ2とRAM4の出
力データとが衝突してしまう。また、CPU101から
見ると、双方向バッファ2を経由して入力されていたリ
ードデータがIVの期間で無くなることで、データ取り込
みの時間的な制約が生じ、支障となる。
タリード時に双方向バッファ2の方向を入力方向(Bか
らAへ)にする為の制御信号としてリード信号RDを用
いている。データリード時には、Iの期間にアドレスラ
ッチイネーブル信号ALEによってアドレスラッチ3に
対してアドレス/データ時分割バスAD上のアドレス出
力をラッチして、RAM4をアクセスする。IIの期間に
は、アドレス/データ時分割バスADが入力状態にな
り、リード信号RDが”H”レベルとなって、RAM4
に対してデータ出力を要求する。この時、双方向バッフ
ァ2はリード信号RDによってデータの方向をBからA
の方向に切り換える。III の期間では、RAM4がデー
タ出力を開始し、読み出されたデータが双方向バッファ
2を経由してCPU101に入力される。更にIVの期間
では、リード信号RDが”L”レベルに戻り、双方向バ
ッファ2はデータの方向をAからBの方向に切り換え
る。この時、RAM4は未だデータを出力し続けてお
り、双方向バッファ2がデータの方向をAからBの方向
に切り換えたことで、双方向バッファ2とRAM4の出
力データとが衝突してしまう。また、CPU101から
見ると、双方向バッファ2を経由して入力されていたリ
ードデータがIVの期間で無くなることで、データ取り込
みの時間的な制約が生じ、支障となる。
【0007】
【発明が解決しようとする課題】従って、従来のデータ
/アドレス時分割バスやデータバスを用いた情報処理装
置においては、データリード時のデータ取り込み中に双
方向バッファのデータの方向が切り換わることにより、
双方向バッファとRAMまたはROMの出力が衝突して
ハードウェアにストレスが加わるという問題や、リード
データが無くなることでCPUのデータの取り込みに支
障を来たすというという問題があった。
/アドレス時分割バスやデータバスを用いた情報処理装
置においては、データリード時のデータ取り込み中に双
方向バッファのデータの方向が切り換わることにより、
双方向バッファとRAMまたはROMの出力が衝突して
ハードウェアにストレスが加わるという問題や、リード
データが無くなることでCPUのデータの取り込みに支
障を来たすというという問題があった。
【0008】本発明は、上記問題点を解決するもので、
データリード時のデータ取り込み中にハードウェアスト
レスを起こすことなく、CPUのデータの取り込みにタ
イミング制約を生じることなく、信頼性の高い情報処理
装置を提供することを目的とする。
データリード時のデータ取り込み中にハードウェアスト
レスを起こすことなく、CPUのデータの取り込みにタ
イミング制約を生じることなく、信頼性の高い情報処理
装置を提供することを目的とする。
【0009】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第1の特徴の情報処理装置は、図1に示す
如く、プロセッサ1と、記憶手段4と、前記プロセッサ
1と前記記憶手段4の間のデータバス或いはアドレス/
データ時分割バスに双方向バッファ2を備える情報処理
装置であって、前記プロセッサ1からの前記記憶手段4
に対する読み出し要求の信号RDに基づき前記双方向バ
ッファ2の方向を制御する信号BUFを生成するバッフ
ァ制御信号生成手段5を有して構成する。
に、本発明の第1の特徴の情報処理装置は、図1に示す
如く、プロセッサ1と、記憶手段4と、前記プロセッサ
1と前記記憶手段4の間のデータバス或いはアドレス/
データ時分割バスに双方向バッファ2を備える情報処理
装置であって、前記プロセッサ1からの前記記憶手段4
に対する読み出し要求の信号RDに基づき前記双方向バ
ッファ2の方向を制御する信号BUFを生成するバッフ
ァ制御信号生成手段5を有して構成する。
【0010】また本発明の第2の特徴は、請求項1に記
載の情報処理装置において、前記バッファ制御信号生成
手段5は、前記読み出し要求信号RDのイネーブル状態
を所定の時間だけ延長した信号を生成することである。
載の情報処理装置において、前記バッファ制御信号生成
手段5は、前記読み出し要求信号RDのイネーブル状態
を所定の時間だけ延長した信号を生成することである。
【0011】
【作用】本発明の第1及び第2の特徴の情報処理装置で
は、図1に示す如く、プロセッサ1からの読み出し要求
信号RDに基づき、バッファ制御信号生成手段5により
双方向バッファ2の方向を制御する信号BUFを生成し
ている。例えば、読み出し要求信号RDのイネーブル状
態を所定の時間だけ延長した信号とすることにより、読
み出し要求が終了しても、双方向バッファ2のデータの
方向は変わらず、RAM4からはホールド時間だけデー
タを出力し続ける。
は、図1に示す如く、プロセッサ1からの読み出し要求
信号RDに基づき、バッファ制御信号生成手段5により
双方向バッファ2の方向を制御する信号BUFを生成し
ている。例えば、読み出し要求信号RDのイネーブル状
態を所定の時間だけ延長した信号とすることにより、読
み出し要求が終了しても、双方向バッファ2のデータの
方向は変わらず、RAM4からはホールド時間だけデー
タを出力し続ける。
【0012】従って、従来の情報処理装置のように、双
方向バッファ2とRAM4との出力データの衝突による
ハードウェアストレスの問題や、リードデータがなくな
ることによるデータ取り込みにおける支障の発生と言っ
た問題が生じることがなく、ハードウェアの信頼性を向
上することができる。
方向バッファ2とRAM4との出力データの衝突による
ハードウェアストレスの問題や、リードデータがなくな
ることによるデータ取り込みにおける支障の発生と言っ
た問題が生じることがなく、ハードウェアの信頼性を向
上することができる。
【0013】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図1に本発明の一実施例に係る情報処理装置
の構成図を示す。図1において、図4(従来例)と重複
する部分には同一の符号を附して説明を簡略化する。
説明する。図1に本発明の一実施例に係る情報処理装置
の構成図を示す。図1において、図4(従来例)と重複
する部分には同一の符号を附して説明を簡略化する。
【0014】同図において、本実施例の情報処理装置
は、CPU1、双方向バッファ2、アドレスラッチ3、
RAM4、及びバッファ制御信号生成回路5から構成さ
れている。
は、CPU1、双方向バッファ2、アドレスラッチ3、
RAM4、及びバッファ制御信号生成回路5から構成さ
れている。
【0015】また、図2は、本実施例の情報処理装置に
おけるデータリード時のタイミングチャートである。図
中、ADはアドレス/データ時分割バス、ADLはアド
レスラッチ3の出力、ALEはアドレスラッチイネーブ
ル信号、RDはリード信号、WRはライト信号、BUF
はバッファ制御信号である。また、期間I〜IVはCPU
1の動作クロックにより区切られた期間であり、双方向
バッファ2の方向は、バッファ制御信号BUFに制御さ
れて、期間IではAからBへ、期間II〜IVではBからA
への方向となっている。
おけるデータリード時のタイミングチャートである。図
中、ADはアドレス/データ時分割バス、ADLはアド
レスラッチ3の出力、ALEはアドレスラッチイネーブ
ル信号、RDはリード信号、WRはライト信号、BUF
はバッファ制御信号である。また、期間I〜IVはCPU
1の動作クロックにより区切られた期間であり、双方向
バッファ2の方向は、バッファ制御信号BUFに制御さ
れて、期間IではAからBへ、期間II〜IVではBからA
への方向となっている。
【0016】このバッファ信号BUFは、図3に示す回
路構成のバッファ制御信号生成回路5により生成されて
いる。即ち、リード信号RDと、リード信号RDを遅延
回路11で時間TDだけ遅らせた信号とをORゲート1
5で論理和をとり、バッファ制御信号BUFとしてい
る。尚、遅延回路11は、直列に接続されたインバータ
12及び13とコンデンサ14で構成されており、イン
バータ12及び13の信号伝搬遅延時間の和が遅延時間
TDである。本実施例では、遅延時間TDを1クロック
サイクルの時間としており、バッファ制御信号BUFは
図2(7)に示すように、期間Iで”L”レベル、期間
II〜IVで”H”レベルの信号波形となる。
路構成のバッファ制御信号生成回路5により生成されて
いる。即ち、リード信号RDと、リード信号RDを遅延
回路11で時間TDだけ遅らせた信号とをORゲート1
5で論理和をとり、バッファ制御信号BUFとしてい
る。尚、遅延回路11は、直列に接続されたインバータ
12及び13とコンデンサ14で構成されており、イン
バータ12及び13の信号伝搬遅延時間の和が遅延時間
TDである。本実施例では、遅延時間TDを1クロック
サイクルの時間としており、バッファ制御信号BUFは
図2(7)に示すように、期間Iで”L”レベル、期間
II〜IVで”H”レベルの信号波形となる。
【0017】本実施例の情報処理装置においては、デー
タリード時には、Iの期間にアドレスラッチイネーブル
信号ALEによってアドレスラッチ3に対してアドレス
/データ時分割バスAD上のアドレス出力をラッチし
て、RAM4をアクセスする。
タリード時には、Iの期間にアドレスラッチイネーブル
信号ALEによってアドレスラッチ3に対してアドレス
/データ時分割バスAD上のアドレス出力をラッチし
て、RAM4をアクセスする。
【0018】IIの期間には、アドレス/データ時分割バ
スADが入力状態になり、リード信号RDが”H”レベ
ルとなって、RAM4に対してデータ出力を要求する。
この時、双方向バッファ2はバッファ信号BUFが”
H”レベルになることによってデータの方向をBからA
の方向に切り換える。III の期間では、RAM4がデー
タ出力を開始し、読み出されたデータが双方向バッファ
2を経由してCPU1に入力される。更にIVの期間で
は、リード信号RDが”L”レベルに戻るが、バッファ
制御信号BUFは”H”レベルのままであるので双方向
バッファ2のデータの方向はBからAへの方向のままで
ある。尚、RAM4からはホールド時間だけデータを出
力し続ける。
スADが入力状態になり、リード信号RDが”H”レベ
ルとなって、RAM4に対してデータ出力を要求する。
この時、双方向バッファ2はバッファ信号BUFが”
H”レベルになることによってデータの方向をBからA
の方向に切り換える。III の期間では、RAM4がデー
タ出力を開始し、読み出されたデータが双方向バッファ
2を経由してCPU1に入力される。更にIVの期間で
は、リード信号RDが”L”レベルに戻るが、バッファ
制御信号BUFは”H”レベルのままであるので双方向
バッファ2のデータの方向はBからAへの方向のままで
ある。尚、RAM4からはホールド時間だけデータを出
力し続ける。
【0019】従って、従来の情報処理装置のように、双
方向バッファ2とRAM4との出力データの衝突による
ハードウェアストレスの問題や、リードデータがなくな
ることによるデータ取り込みにおける支障の発生と言っ
た問題が生じることがなくなる。
方向バッファ2とRAM4との出力データの衝突による
ハードウェアストレスの問題や、リードデータがなくな
ることによるデータ取り込みにおける支障の発生と言っ
た問題が生じることがなくなる。
【0020】
【発明の効果】以上説明したように、本発明によれば、
プロセッサからの読み出し要求に基づき、双方向バッフ
ァの方向を制御する信号を生成することにより、双方向
バッファとRAMとの出力データの衝突によるハードウ
ェアストレスの問題や、リードデータがなくなることに
よるデータ取り込みにおける支障の発生と言った問題を
起こすことなく、信頼性の高い情報処理装置を提供する
ことができる。
プロセッサからの読み出し要求に基づき、双方向バッフ
ァの方向を制御する信号を生成することにより、双方向
バッファとRAMとの出力データの衝突によるハードウ
ェアストレスの問題や、リードデータがなくなることに
よるデータ取り込みにおける支障の発生と言った問題を
起こすことなく、信頼性の高い情報処理装置を提供する
ことができる。
【図1】本発明の一実施例に係る情報処理装置の構成図
である。
である。
【図2】図1の情報処理装置におけるデータリード時の
タイミングチャートである。
タイミングチャートである。
【図3】本発明の情報処理装置におけるバッファ制御信
号生成回路の回路構成図である。
号生成回路の回路構成図である。
【図4】従来の情報処理装置の構成図である。
【図5】図4の情報処理装置におけるデータリード時の
タイミングチャートである。
タイミングチャートである。
1…プロセッサ 2…双方向バッファ 3…アドレスラッチ 4…記憶手段(RAM) 5…バッファ制御信号生成手段 11…遅延回路 12、13…インバータ 15…ORゲート RD…読み出し要求信号(リード信号) BUF…バッファ制御信号 AD…アドレス/データ時分割バス ADL…アドレスラッチ出力 ALE…アドレスラッチイネーブル信号 WR…ライト信号
Claims (2)
- 【請求項1】 プロセッサ(1)と、記憶手段(4)
と、前記プロセッサ(1)と前記記憶手段(4)の間の
データバス或いはアドレス/データ時分割バスに双方向
バッファ(2)を備える情報処理装置であって、 前記プロセッサ(1)からの前記記憶手段(4)に対す
る読み出し要求の信号(RD)に基づき前記双方向バッ
ファ(2)の方向を制御する信号(BUF)を生成する
バッファ制御信号生成手段(5)を有することを特徴と
する情報処理装置。 - 【請求項2】 前記バッファ制御信号生成手段(5)
は、前記読み出し要求信号(RD)のイネーブル状態を
所定の時間だけ延長した信号を生成することを特徴とす
る請求項1に記載の情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28800891A JPH05128060A (ja) | 1991-11-01 | 1991-11-01 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28800891A JPH05128060A (ja) | 1991-11-01 | 1991-11-01 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05128060A true JPH05128060A (ja) | 1993-05-25 |
Family
ID=17724614
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28800891A Pending JPH05128060A (ja) | 1991-11-01 | 1991-11-01 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05128060A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5717874A (en) * | 1994-05-31 | 1998-02-10 | Fuji Xerox Co., Ltd. | Apparatus for data transfer between image memory and external I/O device wherein inner registers set the image valid area, direction and moder of transfer |
KR100801361B1 (ko) * | 2006-03-02 | 2008-02-11 | (주)에스비랩스 | 오픈케이블 방식의 케이블카드에서 호스트와의 인터페이스안정화 처리장치 |
US7421527B2 (en) | 2001-05-30 | 2008-09-02 | Matsushita Electric Industrial Co., Ltd. | Transmission apparatus and transmission method |
-
1991
- 1991-11-01 JP JP28800891A patent/JPH05128060A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5717874A (en) * | 1994-05-31 | 1998-02-10 | Fuji Xerox Co., Ltd. | Apparatus for data transfer between image memory and external I/O device wherein inner registers set the image valid area, direction and moder of transfer |
US7421527B2 (en) | 2001-05-30 | 2008-09-02 | Matsushita Electric Industrial Co., Ltd. | Transmission apparatus and transmission method |
KR100801361B1 (ko) * | 2006-03-02 | 2008-02-11 | (주)에스비랩스 | 오픈케이블 방식의 케이블카드에서 호스트와의 인터페이스안정화 처리장치 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030930 |