JPH05128060A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05128060A JPH05128060A JP28800891A JP28800891A JPH05128060A JP H05128060 A JPH05128060 A JP H05128060A JP 28800891 A JP28800891 A JP 28800891A JP 28800891 A JP28800891 A JP 28800891A JP H05128060 A JPH05128060 A JP H05128060A
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- buffer
- processor
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Abstract
(57)【要約】
【目的】 本発明は情報処理装置におけるデータバス或
いはアドレス／データ時分割バスの制御方式に係り、特
に適切な双方向バッファの方向制御を行なうことによ
り、高い信頼性を実現する情報処理装置に関し、データ
リード時のデータ取り込み中にハードウェアストレスを
起こすことなく、ＣＰＵのデータの取り込みにタイミン
グ制約を生じることなく、信頼性の高い情報処理装置を
提供することを目的とする。 【構成】 プロセッサ１と、記憶手段４と、前記プロセ
ッサ１と前記記憶手段４の間のデータバス或いはアドレ
ス／データ時分割バスに双方向バッファ２を備える情報
処理装置であって、前記プロセッサ１からの前記記憶手
段４に対する読み出し要求の信号ＲＤに基づき前記双方
向バッファ２の方向を制御する信号ＢＵＦを生成するバ
ッファ制御信号生成手段５を有して構成する。
いはアドレス／データ時分割バスの制御方式に係り、特
に適切な双方向バッファの方向制御を行なうことによ
り、高い信頼性を実現する情報処理装置に関し、データ
リード時のデータ取り込み中にハードウェアストレスを
起こすことなく、ＣＰＵのデータの取り込みにタイミン
グ制約を生じることなく、信頼性の高い情報処理装置を
提供することを目的とする。 【構成】 プロセッサ１と、記憶手段４と、前記プロセ
ッサ１と前記記憶手段４の間のデータバス或いはアドレ
ス／データ時分割バスに双方向バッファ２を備える情報
処理装置であって、前記プロセッサ１からの前記記憶手
段４に対する読み出し要求の信号ＲＤに基づき前記双方
向バッファ２の方向を制御する信号ＢＵＦを生成するバ
ッファ制御信号生成手段５を有して構成する。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置におけるデ
ータバス或いはアドレス／データ時分割バスの制御方式
に係り、特に適切な双方向バッファの方向制御を行なう
ことにより、高い信頼性を実現する情報処理装置に関す
る。
ータバス或いはアドレス／データ時分割バスの制御方式
に係り、特に適切な双方向バッファの方向制御を行なう
ことにより、高い信頼性を実現する情報処理装置に関す
る。
【０００２】中央処理装置（以下ＣＰＵと略記する）に
ＲＯＭ、ＲＡＭ等の周辺装置を数多く接続する構成の情
報処理装置の場合には、データバスに双方向バッファを
接続してバスの駆動能力を強化する必要がある。これは
アドレス／データ時分割バスを用いた情報処理装置にお
いても同様である。
ＲＯＭ、ＲＡＭ等の周辺装置を数多く接続する構成の情
報処理装置の場合には、データバスに双方向バッファを
接続してバスの駆動能力を強化する必要がある。これは
アドレス／データ時分割バスを用いた情報処理装置にお
いても同様である。
【０００３】ここで、データバスはデータライト時に出
力バスとなり、データリード時には入力バスとなる。ま
たアドレス／データ時分割バスは、アドレス出力時とデ
ータライト時は出力バスとなり、データリード時には入
力バスとなる。このため、データバスまたはアドレス／
データ時分割バスに双方向バッファを接続した場合に
は、データリード時にのみ双方向バッファの方向を入力
方向にする必要がある。
力バスとなり、データリード時には入力バスとなる。ま
たアドレス／データ時分割バスは、アドレス出力時とデ
ータライト時は出力バスとなり、データリード時には入
力バスとなる。このため、データバスまたはアドレス／
データ時分割バスに双方向バッファを接続した場合に
は、データリード時にのみ双方向バッファの方向を入力
方向にする必要がある。
【０００４】
【従来の技術】図４にデータ／アドレス時分割バスを用
いた従来の情報処理装置の一構成例を示す。尚、データ
バスを用いた情報処理装置においても以下と同様の議論
が成り立つ。
いた従来の情報処理装置の一構成例を示す。尚、データ
バスを用いた情報処理装置においても以下と同様の議論
が成り立つ。
【０００５】同図において、情報処理装置は、ＣＰＵ１
０１、双方向バッファ２、アドレスラッチ３、及びＲＡ
Ｍ４から構成されている。また、図５は、図４の情報処
理装置におけるデータリード時のタイミングチャートで
ある。図中、ＡＤはアドレス／データ時分割バス、ＡＤ
Ｌはアドレスラッチ３の出力、ＡＬＥはアドレスラッチ
イネーブル信号、ＲＤはリード信号、ＷＲはライト信号
である。また、期間Ｉ〜IVはＣＰＵ１０１の動作クロッ
クにより区切られた期間であり、双方向バッファ２の方
向は、リード信号ＲＤに制御されて、期間ＩではＡから
Ｂへ、期間IIおよびIII はＢからＡへ、期間IVではＡか
らＢへの方向となっている。
０１、双方向バッファ２、アドレスラッチ３、及びＲＡ
Ｍ４から構成されている。また、図５は、図４の情報処
理装置におけるデータリード時のタイミングチャートで
ある。図中、ＡＤはアドレス／データ時分割バス、ＡＤ
Ｌはアドレスラッチ３の出力、ＡＬＥはアドレスラッチ
イネーブル信号、ＲＤはリード信号、ＷＲはライト信号
である。また、期間Ｉ〜IVはＣＰＵ１０１の動作クロッ
クにより区切られた期間であり、双方向バッファ２の方
向は、リード信号ＲＤに制御されて、期間ＩではＡから
Ｂへ、期間IIおよびIII はＢからＡへ、期間IVではＡか
らＢへの方向となっている。
【０００６】この従来の情報処理装置においては、デー
タリード時に双方向バッファ２の方向を入力方向（Ｂか
らＡへ）にする為の制御信号としてリード信号ＲＤを用
いている。データリード時には、Ｉの期間にアドレスラ
ッチイネーブル信号ＡＬＥによってアドレスラッチ３に
対してアドレス／データ時分割バスＡＤ上のアドレス出
力をラッチして、ＲＡＭ４をアクセスする。IIの期間に
は、アドレス／データ時分割バスＡＤが入力状態にな
り、リード信号ＲＤが”Ｈ”レベルとなって、ＲＡＭ４
に対してデータ出力を要求する。この時、双方向バッフ
ァ２はリード信号ＲＤによってデータの方向をＢからＡ
の方向に切り換える。III の期間では、ＲＡＭ４がデー
タ出力を開始し、読み出されたデータが双方向バッファ
２を経由してＣＰＵ１０１に入力される。更にIVの期間
では、リード信号ＲＤが”Ｌ”レベルに戻り、双方向バ
ッファ２はデータの方向をＡからＢの方向に切り換え
る。この時、ＲＡＭ４は未だデータを出力し続けてお
り、双方向バッファ２がデータの方向をＡからＢの方向
に切り換えたことで、双方向バッファ２とＲＡＭ４の出
力データとが衝突してしまう。また、ＣＰＵ１０１から
見ると、双方向バッファ２を経由して入力されていたリ
ードデータがIVの期間で無くなることで、データ取り込
みの時間的な制約が生じ、支障となる。
タリード時に双方向バッファ２の方向を入力方向（Ｂか
らＡへ）にする為の制御信号としてリード信号ＲＤを用
いている。データリード時には、Ｉの期間にアドレスラ
ッチイネーブル信号ＡＬＥによってアドレスラッチ３に
対してアドレス／データ時分割バスＡＤ上のアドレス出
力をラッチして、ＲＡＭ４をアクセスする。IIの期間に
は、アドレス／データ時分割バスＡＤが入力状態にな
り、リード信号ＲＤが”Ｈ”レベルとなって、ＲＡＭ４
に対してデータ出力を要求する。この時、双方向バッフ
ァ２はリード信号ＲＤによってデータの方向をＢからＡ
の方向に切り換える。III の期間では、ＲＡＭ４がデー
タ出力を開始し、読み出されたデータが双方向バッファ
２を経由してＣＰＵ１０１に入力される。更にIVの期間
では、リード信号ＲＤが”Ｌ”レベルに戻り、双方向バ
ッファ２はデータの方向をＡからＢの方向に切り換え
る。この時、ＲＡＭ４は未だデータを出力し続けてお
り、双方向バッファ２がデータの方向をＡからＢの方向
に切り換えたことで、双方向バッファ２とＲＡＭ４の出
力データとが衝突してしまう。また、ＣＰＵ１０１から
見ると、双方向バッファ２を経由して入力されていたリ
ードデータがIVの期間で無くなることで、データ取り込
みの時間的な制約が生じ、支障となる。
【０００７】
【発明が解決しようとする課題】従って、従来のデータ
／アドレス時分割バスやデータバスを用いた情報処理装
置においては、データリード時のデータ取り込み中に双
方向バッファのデータの方向が切り換わることにより、
双方向バッファとＲＡＭまたはＲＯＭの出力が衝突して
ハードウェアにストレスが加わるという問題や、リード
データが無くなることでＣＰＵのデータの取り込みに支
障を来たすというという問題があった。
／アドレス時分割バスやデータバスを用いた情報処理装
置においては、データリード時のデータ取り込み中に双
方向バッファのデータの方向が切り換わることにより、
双方向バッファとＲＡＭまたはＲＯＭの出力が衝突して
ハードウェアにストレスが加わるという問題や、リード
データが無くなることでＣＰＵのデータの取り込みに支
障を来たすというという問題があった。
【０００８】本発明は、上記問題点を解決するもので、
データリード時のデータ取り込み中にハードウェアスト
レスを起こすことなく、ＣＰＵのデータの取り込みにタ
イミング制約を生じることなく、信頼性の高い情報処理
装置を提供することを目的とする。
データリード時のデータ取り込み中にハードウェアスト
レスを起こすことなく、ＣＰＵのデータの取り込みにタ
イミング制約を生じることなく、信頼性の高い情報処理
装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴の情報処理装置は、図１に示す
如く、プロセッサ１と、記憶手段４と、前記プロセッサ
１と前記記憶手段４の間のデータバス或いはアドレス／
データ時分割バスに双方向バッファ２を備える情報処理
装置であって、前記プロセッサ１からの前記記憶手段４
に対する読み出し要求の信号ＲＤに基づき前記双方向バ
ッファ２の方向を制御する信号ＢＵＦを生成するバッフ
ァ制御信号生成手段５を有して構成する。
に、本発明の第１の特徴の情報処理装置は、図１に示す
如く、プロセッサ１と、記憶手段４と、前記プロセッサ
１と前記記憶手段４の間のデータバス或いはアドレス／
データ時分割バスに双方向バッファ２を備える情報処理
装置であって、前記プロセッサ１からの前記記憶手段４
に対する読み出し要求の信号ＲＤに基づき前記双方向バ
ッファ２の方向を制御する信号ＢＵＦを生成するバッフ
ァ制御信号生成手段５を有して構成する。
【００１０】また本発明の第２の特徴は、請求項１に記
載の情報処理装置において、前記バッファ制御信号生成
手段５は、前記読み出し要求信号ＲＤのイネーブル状態
を所定の時間だけ延長した信号を生成することである。
載の情報処理装置において、前記バッファ制御信号生成
手段５は、前記読み出し要求信号ＲＤのイネーブル状態
を所定の時間だけ延長した信号を生成することである。
【００１１】
【作用】本発明の第１及び第２の特徴の情報処理装置で
は、図１に示す如く、プロセッサ１からの読み出し要求
信号ＲＤに基づき、バッファ制御信号生成手段５により
双方向バッファ２の方向を制御する信号ＢＵＦを生成し
ている。例えば、読み出し要求信号ＲＤのイネーブル状
態を所定の時間だけ延長した信号とすることにより、読
み出し要求が終了しても、双方向バッファ２のデータの
方向は変わらず、ＲＡＭ４からはホールド時間だけデー
タを出力し続ける。
は、図１に示す如く、プロセッサ１からの読み出し要求
信号ＲＤに基づき、バッファ制御信号生成手段５により
双方向バッファ２の方向を制御する信号ＢＵＦを生成し
ている。例えば、読み出し要求信号ＲＤのイネーブル状
態を所定の時間だけ延長した信号とすることにより、読
み出し要求が終了しても、双方向バッファ２のデータの
方向は変わらず、ＲＡＭ４からはホールド時間だけデー
タを出力し続ける。
【００１２】従って、従来の情報処理装置のように、双
方向バッファ２とＲＡＭ４との出力データの衝突による
ハードウェアストレスの問題や、リードデータがなくな
ることによるデータ取り込みにおける支障の発生と言っ
た問題が生じることがなく、ハードウェアの信頼性を向
上することができる。
方向バッファ２とＲＡＭ４との出力データの衝突による
ハードウェアストレスの問題や、リードデータがなくな
ることによるデータ取り込みにおける支障の発生と言っ
た問題が生じることがなく、ハードウェアの信頼性を向
上することができる。
【００１３】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図１に本発明の一実施例に係る情報処理装置
の構成図を示す。図１において、図４（従来例）と重複
する部分には同一の符号を附して説明を簡略化する。
説明する。図１に本発明の一実施例に係る情報処理装置
の構成図を示す。図１において、図４（従来例）と重複
する部分には同一の符号を附して説明を簡略化する。
【００１４】同図において、本実施例の情報処理装置
は、ＣＰＵ１、双方向バッファ２、アドレスラッチ３、
ＲＡＭ４、及びバッファ制御信号生成回路５から構成さ
れている。
は、ＣＰＵ１、双方向バッファ２、アドレスラッチ３、
ＲＡＭ４、及びバッファ制御信号生成回路５から構成さ
れている。
【００１５】また、図２は、本実施例の情報処理装置に
おけるデータリード時のタイミングチャートである。図
中、ＡＤはアドレス／データ時分割バス、ＡＤＬはアド
レスラッチ３の出力、ＡＬＥはアドレスラッチイネーブ
ル信号、ＲＤはリード信号、ＷＲはライト信号、ＢＵＦ
はバッファ制御信号である。また、期間Ｉ〜IVはＣＰＵ
１の動作クロックにより区切られた期間であり、双方向
バッファ２の方向は、バッファ制御信号ＢＵＦに制御さ
れて、期間ＩではＡからＢへ、期間II〜IVではＢからＡ
への方向となっている。
おけるデータリード時のタイミングチャートである。図
中、ＡＤはアドレス／データ時分割バス、ＡＤＬはアド
レスラッチ３の出力、ＡＬＥはアドレスラッチイネーブ
ル信号、ＲＤはリード信号、ＷＲはライト信号、ＢＵＦ
はバッファ制御信号である。また、期間Ｉ〜IVはＣＰＵ
１の動作クロックにより区切られた期間であり、双方向
バッファ２の方向は、バッファ制御信号ＢＵＦに制御さ
れて、期間ＩではＡからＢへ、期間II〜IVではＢからＡ
への方向となっている。
【００１６】このバッファ信号ＢＵＦは、図３に示す回
路構成のバッファ制御信号生成回路５により生成されて
いる。即ち、リード信号ＲＤと、リード信号ＲＤを遅延
回路１１で時間ＴＤだけ遅らせた信号とをＯＲゲート１
５で論理和をとり、バッファ制御信号ＢＵＦとしてい
る。尚、遅延回路１１は、直列に接続されたインバータ
１２及び１３とコンデンサ１４で構成されており、イン
バータ１２及び１３の信号伝搬遅延時間の和が遅延時間
ＴＤである。本実施例では、遅延時間ＴＤを１クロック
サイクルの時間としており、バッファ制御信号ＢＵＦは
図２（７）に示すように、期間Ｉで”Ｌ”レベル、期間
II〜IVで”Ｈ”レベルの信号波形となる。
路構成のバッファ制御信号生成回路５により生成されて
いる。即ち、リード信号ＲＤと、リード信号ＲＤを遅延
回路１１で時間ＴＤだけ遅らせた信号とをＯＲゲート１
５で論理和をとり、バッファ制御信号ＢＵＦとしてい
る。尚、遅延回路１１は、直列に接続されたインバータ
１２及び１３とコンデンサ１４で構成されており、イン
バータ１２及び１３の信号伝搬遅延時間の和が遅延時間
ＴＤである。本実施例では、遅延時間ＴＤを１クロック
サイクルの時間としており、バッファ制御信号ＢＵＦは
図２（７）に示すように、期間Ｉで”Ｌ”レベル、期間
II〜IVで”Ｈ”レベルの信号波形となる。
【００１７】本実施例の情報処理装置においては、デー
タリード時には、Ｉの期間にアドレスラッチイネーブル
信号ＡＬＥによってアドレスラッチ３に対してアドレス
／データ時分割バスＡＤ上のアドレス出力をラッチし
て、ＲＡＭ４をアクセスする。
タリード時には、Ｉの期間にアドレスラッチイネーブル
信号ＡＬＥによってアドレスラッチ３に対してアドレス
／データ時分割バスＡＤ上のアドレス出力をラッチし
て、ＲＡＭ４をアクセスする。
【００１８】IIの期間には、アドレス／データ時分割バ
スＡＤが入力状態になり、リード信号ＲＤが”Ｈ”レベ
ルとなって、ＲＡＭ４に対してデータ出力を要求する。
この時、双方向バッファ２はバッファ信号ＢＵＦが”
Ｈ”レベルになることによってデータの方向をＢからＡ
の方向に切り換える。III の期間では、ＲＡＭ４がデー
タ出力を開始し、読み出されたデータが双方向バッファ
２を経由してＣＰＵ１に入力される。更にIVの期間で
は、リード信号ＲＤが”Ｌ”レベルに戻るが、バッファ
制御信号ＢＵＦは”Ｈ”レベルのままであるので双方向
バッファ２のデータの方向はＢからＡへの方向のままで
ある。尚、ＲＡＭ４からはホールド時間だけデータを出
力し続ける。
スＡＤが入力状態になり、リード信号ＲＤが”Ｈ”レベ
ルとなって、ＲＡＭ４に対してデータ出力を要求する。
この時、双方向バッファ２はバッファ信号ＢＵＦが”
Ｈ”レベルになることによってデータの方向をＢからＡ
の方向に切り換える。III の期間では、ＲＡＭ４がデー
タ出力を開始し、読み出されたデータが双方向バッファ
２を経由してＣＰＵ１に入力される。更にIVの期間で
は、リード信号ＲＤが”Ｌ”レベルに戻るが、バッファ
制御信号ＢＵＦは”Ｈ”レベルのままであるので双方向
バッファ２のデータの方向はＢからＡへの方向のままで
ある。尚、ＲＡＭ４からはホールド時間だけデータを出
力し続ける。
【００１９】従って、従来の情報処理装置のように、双
方向バッファ２とＲＡＭ４との出力データの衝突による
ハードウェアストレスの問題や、リードデータがなくな
ることによるデータ取り込みにおける支障の発生と言っ
た問題が生じることがなくなる。
方向バッファ２とＲＡＭ４との出力データの衝突による
ハードウェアストレスの問題や、リードデータがなくな
ることによるデータ取り込みにおける支障の発生と言っ
た問題が生じることがなくなる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
プロセッサからの読み出し要求に基づき、双方向バッフ
ァの方向を制御する信号を生成することにより、双方向
バッファとＲＡＭとの出力データの衝突によるハードウ
ェアストレスの問題や、リードデータがなくなることに
よるデータ取り込みにおける支障の発生と言った問題を
起こすことなく、信頼性の高い情報処理装置を提供する
ことができる。
プロセッサからの読み出し要求に基づき、双方向バッフ
ァの方向を制御する信号を生成することにより、双方向
バッファとＲＡＭとの出力データの衝突によるハードウ
ェアストレスの問題や、リードデータがなくなることに
よるデータ取り込みにおける支障の発生と言った問題を
起こすことなく、信頼性の高い情報処理装置を提供する
ことができる。
【図１】本発明の一実施例に係る情報処理装置の構成図
である。
である。
【図２】図１の情報処理装置におけるデータリード時の
タイミングチャートである。
タイミングチャートである。
【図３】本発明の情報処理装置におけるバッファ制御信
号生成回路の回路構成図である。
号生成回路の回路構成図である。
【図４】従来の情報処理装置の構成図である。
【図５】図４の情報処理装置におけるデータリード時の
タイミングチャートである。
タイミングチャートである。
１…プロセッサ ２…双方向バッファ ３…アドレスラッチ ４…記憶手段（ＲＡＭ） ５…バッファ制御信号生成手段 １１…遅延回路 １２、１３…インバータ １５…ＯＲゲート ＲＤ…読み出し要求信号（リード信号） ＢＵＦ…バッファ制御信号 ＡＤ…アドレス／データ時分割バス ＡＤＬ…アドレスラッチ出力 ＡＬＥ…アドレスラッチイネーブル信号 ＷＲ…ライト信号
Claims (2)
- 【請求項１】 プロセッサ（１）と、記憶手段（４）
と、前記プロセッサ（１）と前記記憶手段（４）の間の
データバス或いはアドレス／データ時分割バスに双方向
バッファ（２）を備える情報処理装置であって、 前記プロセッサ（１）からの前記記憶手段（４）に対す
る読み出し要求の信号（ＲＤ）に基づき前記双方向バッ
ファ（２）の方向を制御する信号（ＢＵＦ）を生成する
バッファ制御信号生成手段（５）を有することを特徴と
する情報処理装置。 - 【請求項２】 前記バッファ制御信号生成手段（５）
は、前記読み出し要求信号（ＲＤ）のイネーブル状態を
所定の時間だけ延長した信号を生成することを特徴とす
る請求項１に記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28800891A JPH05128060A (ja) | 1991-11-01 | 1991-11-01 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28800891A JPH05128060A (ja) | 1991-11-01 | 1991-11-01 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128060A true JPH05128060A (ja) | 1993-05-25 |
Family
ID=17724614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28800891A Pending JPH05128060A (ja) | 1991-11-01 | 1991-11-01 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128060A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717874A (en) * | 1994-05-31 | 1998-02-10 | Fuji Xerox Co., Ltd. | Apparatus for data transfer between image memory and external I/O device wherein inner registers set the image valid area, direction and moder of transfer |
| KR100801361B1 (ko) * | 2006-03-02 | 2008-02-11 | (주)에스비랩스 | 오픈케이블 방식의 케이블카드에서 호스트와의 인터페이스안정화 처리장치 |
| US7421527B2 (en) | 2001-05-30 | 2008-09-02 | Matsushita Electric Industrial Co., Ltd. | Transmission apparatus and transmission method |
-
1991
- 1991-11-01 JP JP28800891A patent/JPH05128060A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717874A (en) * | 1994-05-31 | 1998-02-10 | Fuji Xerox Co., Ltd. | Apparatus for data transfer between image memory and external I/O device wherein inner registers set the image valid area, direction and moder of transfer |
| US7421527B2 (en) | 2001-05-30 | 2008-09-02 | Matsushita Electric Industrial Co., Ltd. | Transmission apparatus and transmission method |
| KR100801361B1 (ko) * | 2006-03-02 | 2008-02-11 | (주)에스비랩스 | 오픈케이블 방식의 케이블카드에서 호스트와의 인터페이스안정화 처리장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030930 |