JPS58223833A - ダイレクト・メモリ・アクセス制御方式 - Google Patents

ダイレクト・メモリ・アクセス制御方式

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JPS58223833A
JPS58223833A JP10796282A JP10796282A JPS58223833A JP S58223833 A JPS58223833 A JP S58223833A JP 10796282 A JP10796282 A JP 10796282A JP 10796282 A JP10796282 A JP 10796282A JP S58223833 A JPS58223833 A JP S58223833A
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    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/30Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (1)発明の技術分野 本発明はD M A (Direct Memory 
Acctus) 制御方式に係り、特に共通バスに複数
のDMA要求レベルを設けて高いレベルのDMA要求線
に高速データ転送を必要とするチャネル装置を接続する
ようにしたものである。
(21従来技術と問題点 第1図に示すように主記憶装置MMに対してチャネル装
置0H−0,CH−1・・・がアクセス要求が存在する
場合、中央処理装置CPUを経由せずにチャネル装置C
H−0,CH−1・・・が直接この主記憶装置MMにア
クセス可能とするためにダイレクト・メモリ・アクセス
制御装置DMAを設けてこのダイレクト・メモリ・アク
セス制御装置DMAにより選択されたチャネル装置が共
通パスC−BU8の支配権を獲得することによりそのチ
ャネル装置が主記憶装置MMを直接アクセスできるよう
に構成されるDMA制御方式が使用されている。
この場合、各チャネル装置CH−0,CH−1・・・と
ダイレクト拳メモリ・アクセス制御装置DMAは第2図
に示すように接続されている。すなわち。
チャネル装置CH−0にはインバータINV−o。
アンド回路A−o、JKフリップフロップJK−0、オ
ア回路0R−0が設けられ、チャネル装置CH−1にも
同様に構成されている。モしてJKフリップフ四ツブの
各J端子にはその属するチャネル装置からの主記憶装置
MMに対するアクセス要求RQ(1号が伝達されるとと
もに各JKフリップフロップのQ出力がオア回路に入力
され、該オア回路の他方には前段のチャネル装置から伝
達されたアクセス要求が入力される。例えばチャネル装
置CH−1のオフ回路0R−1にはそのチャネノ   
ル装置CH−1から発生された主記憶装置MMに対する
アクセス要求RQI及びチャネル装置CH−Oのオア回
路0R−0を経由して伝達されたアクセス要求が伝達さ
れることになる。そしてこのようなアクセス要求はダイ
レクト・メモリ・アクセス制御装置DMAVC伝達され
たとき、このDMAはそのときにチャネル装置にブして
メモリ・7゛クセス許可信号DMAAを出力していなけ
れば共通の信号線にこのメモリ・アクセス許可信号DM
AAを送出する。これにより、前段からのアクセス要求
RQが伝達されずかつ自己からアクセス要求RQを発生
しているチャネル装置に対して共通バスC−BUSの支
配権が与えられ、そのチャネル装置が主記憶装置MMを
ダイレクトアクセスすることができる。
例えば第2図において、チャネル装置CH−0のオア回
路0R−0よりアクセス要求RQが出力されず、チャネ
ル装置CH−1の内部よりアクセス要求RQIが発生さ
れてそのJKフリップ70ツブJK−1のJ端子にこの
アクセス要求RQIが印加されるとき、JK−1はQ端
子より「1」を出力し、オフ回路0R−1を経由してこ
れがDMAに印加される。このときDMAは他に7クセ
ス許可を行っていないので、アクセス許可信号DMAA
を出力する。チャネル装置CH−1のアンド回路A−1
にはJK−1のQ端子出力「1」とインバータINV−
1の出力「1」が印加されているので、このDMAAの
出力によりアンド回路A−1は「1」を出力し、これk
もとづきチャネル装置CH−1は共通バスC−BU8の
支配権を獲得するので主記憶装fMMをダイレクトアク
セスすることができる。しかしチャネル装置CH−0で
は、JK−0のQ端子出力が「0」のため。
このDMAAが出力されてもアンド回路A−1は「0」
を出力したままであり、共通バスの支配権を得ることが
できない。このようkt、’−(前段のチャネル装置か
らRQが伝達されず、しかも自己のチャネル装置からR
Qが発生しているチャネル装置に対して前記支配権が付
与されることになる。
この状態のタイムチャートを第3図で示す。
いま第3図の■で示すアクセス要求RQがチャネル装置
CH−1より発生すると2次のクロックCLKの立下り
でDMAに対するアクセス要求DMARQが■に示すよ
うにJK−1より出力される。DMAのリクエスト端子
DMARQiC伝達される。DMAではこのとき他のチ
ャネル装置がバス支配権を獲得していないことを確認し
て、■で示すアクセス許可信号DMAAを応答出力する
同時にこれKよりチャネル装置CH1L1は、バス上の
データ転送が行われていないことを確認して。
主記憶装置MMに対して例えば■に示す如く、データD
1を転送する。そしてデータ転送を終了すると次のアク
セス要求を上げることになる。
したがってこのタイムチャートより明らかな如く、チャ
ネル内部からのアクセス要求RQが発生してからそのチ
ャネル装置がバス支配権を獲得するまでの時間TVとデ
ータ転送時間TDの和がデータ転送サイクルTsとなる
。ところが前記Twは、Tw≦2Tcつまり略2倍のT
c程度必要とし。
その結果データ転送サイクルT、は、Tcを1μ5tt
cとしTDを1μs〜2μs程度とすればT8=3μs
〜4μs位、平均してTs = 3.2μs程度必要と
なる。
しかるに高速データ転送を必要とする磁気ディスフ装置
テt! T!l = 1.4−tts 〜Z、 4 t
ts Vc定められており、このためにはTcを200
 #程度の非常に高速のものを使用しなければならない
ところでこのTcを高速化して短かいサイクルのものを
使用すれば、Tcの立上っているときにDMARが検知
されてこれに対するDMAAを応答判定のための時間が
必要のため、オア回路によるDMARQのゲート遅れが
あるので、チャネル装置の接続台数を多くすることはで
きず、Tcを高速クロック化したときチャネル装置の接
続台数が制限されるという欠点が存在する。
そのため、従来ではチャネル装置の接続数が大きく、シ
かも高速データ転送を必要とされるシステムで4第4図
に示す如きローカルバース方式を使用して複雑な制御を
行っていた。
すなわち、ローカールバースト方式では、第4図に示す
ビジィ信号Busyを制御信号として使用4、″・7’
−/D°・9”−°°″/[!”7−)’!alWKゞ
出するものである。
第4図において、チャネル装置からアクセス要求RQが
のに示す如く発生したとき、クロックMCLKの立下り
で共通バス上のDMA要求DMARQが出力される。D
MAは他の装置がすでにバス支配権を獲得していないこ
とを確認して■で示す許可応答DMAAを出力する。チ
ャネル装置はその前段のチャネル装置からアクセス要求
RQが出力されていないことを確認してMCLKの立下
りにおいてバス支配権を獲得する。同時にバス上のデー
タ転送状態を示す■のビジィ信号Bus yが「1」で
ないことを確認してBusyrIJを出力し、■で示す
ように、データ転送を行う。このとき1ワード目のデー
タ転送後、BusyrIJの下で2ワード目のデータ転
送を行う例について説明しているが。
データ転送ワード数については特に規定されていない。
このようにローカルバースト転送が終了すると、内部の
DMA転送条件が揃ったことを確認してチャネル装置は
■で示すよ5に次のD MARQをセットするととにな
る。
このような四−カルパースト方式ではビジィ信号Bus
y用の制御信号が必要であり、しかもあらかじめ転送デ
ータのワード数をカウントし1#定ワード数になった時
にDMA要求を発生するという制御が必要となるため、
全体構成が複雑化するという欠点がある。
(3)発明の目的 本発明はとのよ5な欠点を改善するために高速データ転
送を必要とするチャネル装置と通常の速度のデータ転送
でよりチャネル装置とにDMARQを複数に分け、高速
データ転送を必要とするDMARQ側に優先を与えるよ
うにしたDMA制御方式を提供するものである。
(4)発明の構成 このような目的を遂行するために本発明のDMA制御方
式では記憶装置と、該記憶装置に対するアクセス要求を
制御するダイレクト・メモリ・アクセス制御手段と、該
ダイレクト・メモリ・アクセス制御手段に接続された複
数のアクセス要求手段を有しアクセス要求手段からアク
セス要求が発生したときそのアクセス要求に対して応答
を前記ダイレクト・メモリ・アクセス制御手段が行うよ
5にしたダイレクト−メモリ・アクセス制御方式におい
て、ダイレクト−メモリ・アクセス制御手段に対するア
クセス要求手段を複数のグループに分けてその1つのグ
ループを他方のグループより高速クロックで制御するよ
うに構成するとともにそのグループからのアクセス要求
に対して他方のグループからのアクセス要求よりも優先
するように制御したことを特徴とする。
(5)発明の実施例 本発明の概略を第5図面の簡単な説明する6本発明にお
いてはチャネル装置を高速サイクルのクロックCLKQ
で制御されるグループGOと通常のサイクルのクロック
CLKIで制御されるグループG1に分ける。高速サイ
クルのクロックCLKOで制御されるチャネル装置2・
・・はその接続台数が制限されるが、普通のクロックC
LKIで制御できるものをグループG1に分離している
ので、グループGOで接続されるチャネル数は必然的に
少なくてよいので問題はない。そしてDMA1ではグル
ープGOからのダイレクト・アクセス要求DMAROと
グループG1からのダイレクト・アクセス要求DMAR
Iとが競合したときグループGOからのDMAR,oに
優先権を与えるようにこれをハイレベルのDMA要求線
に接続するように構成する。かくして、磁気ディスク装
置の如き高速クロックCLKOで制御することが必要な
チャネル装置をグループGO側に接続し2通常のクロッ
クCLKIで制御される磁気テープ装置や回線制御装置
等に対するものについてはこれらをグループGl側に接
続することができる。
本発明の一実施例、を第′5図〜第9図にもとづき説明
する。
第5図は本発明の一実施例構成図、第6図はその動作説
明図、第7図はDMA内における優先回路部、第8図は
第7図におけるリセット信号P1の発生状態説明図、第
9図はリセット信号Piの発生回路である。
、     図中、1は本発明において使用されるダイ
レフ1    ト・メモリ・アクセス制御装置DMA、
2は高速のクロックCLKOで制御されるチャネル装置
3は通常のり四ツクCLK1で制御されるチャネル装置
、10−11はアンド回路、12はインバータ、13は
オア回路、14〜16は7リツプフロツプ、17〜19
はカウンタ、20はインバータ、21はアンド回路であ
る。
DMA1は高速クロックCLKOで制御されるチャネル
装置2・・・で構成さるグループGOと普通のりシック
CLK1で制御されるチャネル装置3・・・で構成され
るグループG1が接続される。
グループGOKは接続数に制限があるものの複数台のチ
ャネル装置が第2図の如き状態で接続されており、各チ
ャネル装置は同一構成のため、チャネル装置2が代表と
して図示されている。このチャネル装置2はオア回路2
−0.JKフリップフロップ2−1.アンド回路2−2
.インバータ2−3等が設けられており、JKフリップ
フロップ2−1のJ端子にはチャネル装置2より発生さ
れるアクセス要求几Q−0が印加される。このチャネル
装置2の動作は第2図のチャネル装置CH−Q、CH−
1と同様である。
グループG1には複数台のチャネル装置が、これまた第
2図40き状態で接続されており、各チャネル装置は同
一構成のためチャネル装置3が代表的に図示されている
。このチャネル装置3も、オア回路3−0.JKフリッ
プフロップ3−1.アンド回路3−2.インバータ3−
3等が設けられておりJKフリップフロップ3−1のJ
端子にはチャネル装置3より発生されるアクセス要求R
Q−1が印加される。このチャネル装置3の動作も第2
図のチャネル装置CH−0,CH−1と同様である。
次に本発明の動作を第6図にもとづき説明する。
第5図におけるグループGOを制御する高速のクロック
CLKOとグループG1を制御する通常のクロックCL
KIは第6図に示す如き状態で発生されている。
いまチャネル装置2から、■に示すように、タイミング
T1にてアクセス要求RQ−0が発生すれば、DMAI
は他にバス支配権を与えるアクセス許可信号DMAAO
,DMAAlを出力していないことを確認してDMAA
Oを出力する。これによりチャネル装置2はデータDO
−1をデータ転送する。なおこのチャネル装置2からの
アクセス要求処理中のタイミングTzk7■に示す如く
、チャネル装置3よりアクセス要求RQIが発生しこれ
がDMAIに伝達されても、後述する@7図に示す優先
回路部によりこのアクセス要求RQ−1は受付けられな
い。モして■で示す如く、タイミングT3にてチャネル
装置2からアクセス要求RQ−〇が発生すれば、これに
対するアクセス許可信号DMAAOが出力され、これに
もとづきデータ転送りO−2が遂行できる。そしてこの
データ転送りO−2が終了してグループGOからのアク
セス要求がなければ、DMAIは前記タイミングT2よ
りアクセス要求が行われているチャネル装置に対してア
クセス許可信号DMAA1を出力し、これKよりデータ
転送り1−1が遂行されることになる。
次?lcDMAl内に設けられている優先回路部を第7
図により説明する。
この優先回路部はアンド回路10・11.インバータ1
2.オア回路13.フリップ70ツブ14〜16.カウ
ンタ17,18等により構成されている。初期状態では
フリップフロップ16のQ出力「1」がアンド回路10
・11に印加されている。このときグループGOよりア
クセス要求几Q−〇がDMAIに伝達さ幻るとアンド回
路10は「1」を出力しフリップフロップ14は「1」
を出力し、カウンタ17を動作させるとともにアクセス
許可信号DMAAOを発生する1図示省略したアクセス
許可判定部にこの7リツプフロツプ14の出力「1」を
伝達する。このRQ−0が伝達されているときインバー
タ12は「0」を出力し。
アンド回路11をオフにするので、グループq1よりR
Q−1が伝達されてもアンド回路11は「0」を出力し
たままであり、フリップフロップ15は「1」を出力し
ない。また前記アンド回路10が11、「”」8″す6
Thl 、+7−・”°°1「”」41力してフリップ
フロップ16のQ出力を「0」とし、アンド回路10.
11をオフにする。このよ511てRQOが伝達された
とき、RQ−1が伝達されてもRQ−0が優先されるこ
とになる。
そしてデータ転送に際して出力される。第8図に示すア
ドレスとサービスイン信号8Viが出力されたとき、第
9図に示すカウンタ19.インバータ20及びアンド回
路21により構成されるリセット信号発生回路によりリ
セット信号P1が発生され、フリップフロップ16のリ
セット指示にとのPlが印加される。これkよりフリッ
プフロップ160Q出力は再び「1」になり2次のアク
セス要求を受入れることができる。
勿論、第7図においてグループGOよりアクセス要求R
Q−0が伝達されないとき、グループG1よりアクセス
要求RQ−1が伝達されれば、フリップフロップ15は
「1」を出力し、これによる制御が行われることになる
。なお第7図におけ  ・るカウンタ17,18は、そ
れぞれRQ−0,’RQ−1に応じて7す・=プ7”・
−214・ 15の出   。
力を一定時間持続させるための、ものである。
(6)発明の効果 本発明によれば、磁気ディスク装置に対するような高速
クロック制御を必要とする装置と、磁気テープ装置や回
線制御装置のように通常のクロック制御で制御できるも
のとを別の系統にしてそれぞれ別にアクセス要求を発生
するように構成するとともに、DMAにおいては高速り
pツクで制御されるものを高いレベルのアクセス要求と
して処理する。ように構成したもので、簡単な構成によ
り高速クロック制御に対しても対処できるとともに。
通常のクロック制御に対しても対処することができる。
【図面の簡単な説明】
第1図はDMA制御方式の説明図、第2図は従来のDM
A制御方式の構成図、第3図はその動作説明図、第4図
はローカル・バーストの動作説明図、第5図は本発明の
一実施例構成図、第6図はその動作説明図、第7図はD
MA内における優先回路部、第8図は第7図のリセット
信号P1の発生状態説明図、第9図はこのリセット信号
P1の発生回路である。 図中、1はダイレクト・メモリ・アクセス制御装置、2
は高速のクロックで制御されるチャネル装置、3は通常
のクロックで制御されるチャネル装置、2−0,3−0
はオア回路、2−1.3−1はJKフリップフ四ツブ、
2−2.3−2はアンド回路、2−3.3−3はインバ
ータ、10・11はアンド回路、12はインバータ、1
3はオア回路、14〜16はフリップ7四ツブ、17〜
19はカウンタ、20はインバータ、21はアンド回路
である。 特許出願人  富士通株式会社 代理人弁理士   山 谷 晧 榮 1″G国 す8m

Claims (1)

    【特許請求の範囲】
  1. (1)記憶装置と、該記憶装置に対するアクセス要求を
    制御するダイレクト・メモリ・アクセス制御手段と、該
    ダイレクト・メモリ・アクセス制御手段に接続された複
    数のアクセス要求手段を有しアクセス要求手段からアク
    セス要求が発生したときそのアクセス要求に対して応答
    を前記ダイレクト・メそり・アクセス制御手段が行うよ
    うにしたダイレクト・メモリ・アクセス制御方式におい
    て。 ダイレクト・メモリ・アクセス制御手段に対するアクセ
    ス要求手段を複数のグループに分けて1Mグループの内
    の1つのグループを他方のグループより高速動作で制御
    するように構成するとともに該1つのグループからのア
    クセス要求に対して他方のグループからのアクセス要求
    よりも優先するよ5VC制御したことを特徴とするダイ
    レクト・メモリーアクセス制御方式。
JP10796282A 1982-06-23 1982-06-23 ダイレクト・メモリ・アクセス制御方式 Granted JPS58223833A (ja)

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JPH0429104B2 JPH0429104B2 (ja) 1992-05-18

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Cited By (5)

* Cited by examiner, † Cited by third party
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