JPS58223833A - ダイレクト・メモリ・アクセス制御方式 - Google Patents
ダイレクト・メモリ・アクセス制御方式Info
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- JPS58223833A JPS58223833A JP10796282A JP10796282A JPS58223833A JP S58223833 A JPS58223833 A JP S58223833A JP 10796282 A JP10796282 A JP 10796282A JP 10796282 A JP10796282 A JP 10796282A JP S58223833 A JPS58223833 A JP S58223833A
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はＤ Ｍ Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｔｕｓ） 制御方式に係り、特に共通バスに複数
のＤＭＡ要求レベルを設けて高いレベルのＤＭＡ要求線
に高速データ転送を必要とするチャネル装置を接続する
ようにしたものである。
Ａｃｃｔｕｓ） 制御方式に係り、特に共通バスに複数
のＤＭＡ要求レベルを設けて高いレベルのＤＭＡ要求線
に高速データ転送を必要とするチャネル装置を接続する
ようにしたものである。
（２１従来技術と問題点
第１図に示すように主記憶装置ＭＭに対してチャネル装
置０Ｈ−０，ＣＨ−１・・・がアクセス要求が存在する
場合、中央処理装置ＣＰＵを経由せずにチャネル装置Ｃ
Ｈ−０，ＣＨ−１・・・が直接この主記憶装置ＭＭにア
クセス可能とするためにダイレクト・メモリ・アクセス
制御装置ＤＭＡを設けてこのダイレクト・メモリ・アク
セス制御装置ＤＭＡにより選択されたチャネル装置が共
通パスＣ−ＢＵ８の支配権を獲得することによりそのチ
ャネル装置が主記憶装置ＭＭを直接アクセスできるよう
に構成されるＤＭＡ制御方式が使用されている。
置０Ｈ−０，ＣＨ−１・・・がアクセス要求が存在する
場合、中央処理装置ＣＰＵを経由せずにチャネル装置Ｃ
Ｈ−０，ＣＨ−１・・・が直接この主記憶装置ＭＭにア
クセス可能とするためにダイレクト・メモリ・アクセス
制御装置ＤＭＡを設けてこのダイレクト・メモリ・アク
セス制御装置ＤＭＡにより選択されたチャネル装置が共
通パスＣ−ＢＵ８の支配権を獲得することによりそのチ
ャネル装置が主記憶装置ＭＭを直接アクセスできるよう
に構成されるＤＭＡ制御方式が使用されている。
この場合、各チャネル装置ＣＨ−０，ＣＨ−１・・・と
ダイレクト拳メモリ・アクセス制御装置ＤＭＡは第２図
に示すように接続されている。すなわち。
ダイレクト拳メモリ・アクセス制御装置ＤＭＡは第２図
に示すように接続されている。すなわち。
チャネル装置ＣＨ−０にはインバータＩＮＶ−ｏ。
アンド回路Ａ−ｏ、ＪＫフリップフロップＪＫ−０、オ
ア回路０Ｒ−０が設けられ、チャネル装置ＣＨ−１にも
同様に構成されている。モしてＪＫフリップフ四ツブの
各Ｊ端子にはその属するチャネル装置からの主記憶装置
ＭＭに対するアクセス要求ＲＱ（１号が伝達されるとと
もに各ＪＫフリップフロップのＱ出力がオア回路に入力
され、該オア回路の他方には前段のチャネル装置から伝
達されたアクセス要求が入力される。例えばチャネル装
置ＣＨ−１のオフ回路０Ｒ−１にはそのチャネノ
ル装置ＣＨ−１から発生された主記憶装置ＭＭに対する
アクセス要求ＲＱＩ及びチャネル装置ＣＨ−Ｏのオア回
路０Ｒ−０を経由して伝達されたアクセス要求が伝達さ
れることになる。そしてこのようなアクセス要求はダイ
レクト・メモリ・アクセス制御装置ＤＭＡＶＣ伝達され
たとき、このＤＭＡはそのときにチャネル装置にブして
メモリ・７゛クセス許可信号ＤＭＡＡを出力していなけ
れば共通の信号線にこのメモリ・アクセス許可信号ＤＭ
ＡＡを送出する。これにより、前段からのアクセス要求
ＲＱが伝達されずかつ自己からアクセス要求ＲＱを発生
しているチャネル装置に対して共通バスＣ−ＢＵＳの支
配権が与えられ、そのチャネル装置が主記憶装置ＭＭを
ダイレクトアクセスすることができる。
ア回路０Ｒ−０が設けられ、チャネル装置ＣＨ−１にも
同様に構成されている。モしてＪＫフリップフ四ツブの
各Ｊ端子にはその属するチャネル装置からの主記憶装置
ＭＭに対するアクセス要求ＲＱ（１号が伝達されるとと
もに各ＪＫフリップフロップのＱ出力がオア回路に入力
され、該オア回路の他方には前段のチャネル装置から伝
達されたアクセス要求が入力される。例えばチャネル装
置ＣＨ−１のオフ回路０Ｒ−１にはそのチャネノ
ル装置ＣＨ−１から発生された主記憶装置ＭＭに対する
アクセス要求ＲＱＩ及びチャネル装置ＣＨ−Ｏのオア回
路０Ｒ−０を経由して伝達されたアクセス要求が伝達さ
れることになる。そしてこのようなアクセス要求はダイ
レクト・メモリ・アクセス制御装置ＤＭＡＶＣ伝達され
たとき、このＤＭＡはそのときにチャネル装置にブして
メモリ・７゛クセス許可信号ＤＭＡＡを出力していなけ
れば共通の信号線にこのメモリ・アクセス許可信号ＤＭ
ＡＡを送出する。これにより、前段からのアクセス要求
ＲＱが伝達されずかつ自己からアクセス要求ＲＱを発生
しているチャネル装置に対して共通バスＣ−ＢＵＳの支
配権が与えられ、そのチャネル装置が主記憶装置ＭＭを
ダイレクトアクセスすることができる。
例えば第２図において、チャネル装置ＣＨ−０のオア回
路０Ｒ−０よりアクセス要求ＲＱが出力されず、チャネ
ル装置ＣＨ−１の内部よりアクセス要求ＲＱＩが発生さ
れてそのＪＫフリップ７０ツブＪＫ−１のＪ端子にこの
アクセス要求ＲＱＩが印加されるとき、ＪＫ−１はＱ端
子より「１」を出力し、オフ回路０Ｒ−１を経由してこ
れがＤＭＡに印加される。このときＤＭＡは他に７クセ
ス許可を行っていないので、アクセス許可信号ＤＭＡＡ
を出力する。チャネル装置ＣＨ−１のアンド回路Ａ−１
にはＪＫ−１のＱ端子出力「１」とインバータＩＮＶ−
１の出力「１」が印加されているので、このＤＭＡＡの
出力によりアンド回路Ａ−１は「１」を出力し、これｋ
もとづきチャネル装置ＣＨ−１は共通バスＣ−ＢＵ８の
支配権を獲得するので主記憶装ｆＭＭをダイレクトアク
セスすることができる。しかしチャネル装置ＣＨ−０で
は、ＪＫ−０のＱ端子出力が「０」のため。
路０Ｒ−０よりアクセス要求ＲＱが出力されず、チャネ
ル装置ＣＨ−１の内部よりアクセス要求ＲＱＩが発生さ
れてそのＪＫフリップ７０ツブＪＫ−１のＪ端子にこの
アクセス要求ＲＱＩが印加されるとき、ＪＫ−１はＱ端
子より「１」を出力し、オフ回路０Ｒ−１を経由してこ
れがＤＭＡに印加される。このときＤＭＡは他に７クセ
ス許可を行っていないので、アクセス許可信号ＤＭＡＡ
を出力する。チャネル装置ＣＨ−１のアンド回路Ａ−１
にはＪＫ−１のＱ端子出力「１」とインバータＩＮＶ−
１の出力「１」が印加されているので、このＤＭＡＡの
出力によりアンド回路Ａ−１は「１」を出力し、これｋ
もとづきチャネル装置ＣＨ−１は共通バスＣ−ＢＵ８の
支配権を獲得するので主記憶装ｆＭＭをダイレクトアク
セスすることができる。しかしチャネル装置ＣＨ−０で
は、ＪＫ−０のＱ端子出力が「０」のため。
このＤＭＡＡが出力されてもアンド回路Ａ−１は「０」
を出力したままであり、共通バスの支配権を得ることが
できない。このようｋｔ、’−（前段のチャネル装置か
らＲＱが伝達されず、しかも自己のチャネル装置からＲ
Ｑが発生しているチャネル装置に対して前記支配権が付
与されることになる。
を出力したままであり、共通バスの支配権を得ることが
できない。このようｋｔ、’−（前段のチャネル装置か
らＲＱが伝達されず、しかも自己のチャネル装置からＲ
Ｑが発生しているチャネル装置に対して前記支配権が付
与されることになる。
この状態のタイムチャートを第３図で示す。
いま第３図の■で示すアクセス要求ＲＱがチャネル装置
ＣＨ−１より発生すると２次のクロックＣＬＫの立下り
でＤＭＡに対するアクセス要求ＤＭＡＲＱが■に示すよ
うにＪＫ−１より出力される。ＤＭＡのリクエスト端子
ＤＭＡＲＱｉＣ伝達される。ＤＭＡではこのとき他のチ
ャネル装置がバス支配権を獲得していないことを確認し
て、■で示すアクセス許可信号ＤＭＡＡを応答出力する
。
ＣＨ−１より発生すると２次のクロックＣＬＫの立下り
でＤＭＡに対するアクセス要求ＤＭＡＲＱが■に示すよ
うにＪＫ−１より出力される。ＤＭＡのリクエスト端子
ＤＭＡＲＱｉＣ伝達される。ＤＭＡではこのとき他のチ
ャネル装置がバス支配権を獲得していないことを確認し
て、■で示すアクセス許可信号ＤＭＡＡを応答出力する
。
同時にこれＫよりチャネル装置ＣＨ１Ｌ１は、バス上の
データ転送が行われていないことを確認して。
データ転送が行われていないことを確認して。
主記憶装置ＭＭに対して例えば■に示す如く、データＤ
１を転送する。そしてデータ転送を終了すると次のアク
セス要求を上げることになる。
１を転送する。そしてデータ転送を終了すると次のアク
セス要求を上げることになる。
したがってこのタイムチャートより明らかな如く、チャ
ネル内部からのアクセス要求ＲＱが発生してからそのチ
ャネル装置がバス支配権を獲得するまでの時間ＴＶとデ
ータ転送時間ＴＤの和がデータ転送サイクルＴｓとなる
。ところが前記Ｔｗは、Ｔｗ≦２Ｔｃつまり略２倍のＴ
ｃ程度必要とし。
ネル内部からのアクセス要求ＲＱが発生してからそのチ
ャネル装置がバス支配権を獲得するまでの時間ＴＶとデ
ータ転送時間ＴＤの和がデータ転送サイクルＴｓとなる
。ところが前記Ｔｗは、Ｔｗ≦２Ｔｃつまり略２倍のＴ
ｃ程度必要とし。
その結果データ転送サイクルＴ、は、Ｔｃを１μ５ｔｔ
ｃとしＴＤを１μｓ〜２μｓ程度とすればＴ８＝３μｓ
〜４μｓ位、平均してＴｓ ＝ ３．２μｓ程度必要と
なる。
ｃとしＴＤを１μｓ〜２μｓ程度とすればＴ８＝３μｓ
〜４μｓ位、平均してＴｓ ＝ ３．２μｓ程度必要と
なる。
しかるに高速データ転送を必要とする磁気ディスフ装置
テｔ！ Ｔ！ｌ ＝ １．４−ｔｔｓ 〜Ｚ、 ４ ｔ
ｔｓ Ｖｃ定められており、このためにはＴｃを２００
＃程度の非常に高速のものを使用しなければならない
。
テｔ！ Ｔ！ｌ ＝ １．４−ｔｔｓ 〜Ｚ、 ４ ｔ
ｔｓ Ｖｃ定められており、このためにはＴｃを２００
＃程度の非常に高速のものを使用しなければならない
。
ところでこのＴｃを高速化して短かいサイクルのものを
使用すれば、Ｔｃの立上っているときにＤＭＡＲが検知
されてこれに対するＤＭＡＡを応答判定のための時間が
必要のため、オア回路によるＤＭＡＲＱのゲート遅れが
あるので、チャネル装置の接続台数を多くすることはで
きず、Ｔｃを高速クロック化したときチャネル装置の接
続台数が制限されるという欠点が存在する。
使用すれば、Ｔｃの立上っているときにＤＭＡＲが検知
されてこれに対するＤＭＡＡを応答判定のための時間が
必要のため、オア回路によるＤＭＡＲＱのゲート遅れが
あるので、チャネル装置の接続台数を多くすることはで
きず、Ｔｃを高速クロック化したときチャネル装置の接
続台数が制限されるという欠点が存在する。
そのため、従来ではチャネル装置の接続数が大きく、シ
かも高速データ転送を必要とされるシステムで４第４図
に示す如きローカルバース方式を使用して複雑な制御を
行っていた。
かも高速データ転送を必要とされるシステムで４第４図
に示す如きローカルバース方式を使用して複雑な制御を
行っていた。
すなわち、ローカールバースト方式では、第４図に示す
ビジィ信号Ｂｕｓｙを制御信号として使用４、″・７’
−／Ｄ°・９”−°°″／［！”７−）’！ａｌＷＫゞ
出するものである。
ビジィ信号Ｂｕｓｙを制御信号として使用４、″・７’
−／Ｄ°・９”−°°″／［！”７−）’！ａｌＷＫゞ
出するものである。
第４図において、チャネル装置からアクセス要求ＲＱが
のに示す如く発生したとき、クロックＭＣＬＫの立下り
で共通バス上のＤＭＡ要求ＤＭＡＲＱが出力される。Ｄ
ＭＡは他の装置がすでにバス支配権を獲得していないこ
とを確認して■で示す許可応答ＤＭＡＡを出力する。チ
ャネル装置はその前段のチャネル装置からアクセス要求
ＲＱが出力されていないことを確認してＭＣＬＫの立下
りにおいてバス支配権を獲得する。同時にバス上のデー
タ転送状態を示す■のビジィ信号Ｂｕｓ ｙが「１」で
ないことを確認してＢｕｓｙｒＩＪを出力し、■で示す
ように、データ転送を行う。このとき１ワード目のデー
タ転送後、ＢｕｓｙｒＩＪの下で２ワード目のデータ転
送を行う例について説明しているが。
のに示す如く発生したとき、クロックＭＣＬＫの立下り
で共通バス上のＤＭＡ要求ＤＭＡＲＱが出力される。Ｄ
ＭＡは他の装置がすでにバス支配権を獲得していないこ
とを確認して■で示す許可応答ＤＭＡＡを出力する。チ
ャネル装置はその前段のチャネル装置からアクセス要求
ＲＱが出力されていないことを確認してＭＣＬＫの立下
りにおいてバス支配権を獲得する。同時にバス上のデー
タ転送状態を示す■のビジィ信号Ｂｕｓ ｙが「１」で
ないことを確認してＢｕｓｙｒＩＪを出力し、■で示す
ように、データ転送を行う。このとき１ワード目のデー
タ転送後、ＢｕｓｙｒＩＪの下で２ワード目のデータ転
送を行う例について説明しているが。
データ転送ワード数については特に規定されていない。
このようにローカルバースト転送が終了すると、内部の
ＤＭＡ転送条件が揃ったことを確認してチャネル装置は
■で示すよ５に次のＤ ＭＡＲＱをセットするととにな
る。
ＤＭＡ転送条件が揃ったことを確認してチャネル装置は
■で示すよ５に次のＤ ＭＡＲＱをセットするととにな
る。
このような四−カルパースト方式ではビジィ信号Ｂｕｓ
ｙ用の制御信号が必要であり、しかもあらかじめ転送デ
ータのワード数をカウントし１＃定ワード数になった時
にＤＭＡ要求を発生するという制御が必要となるため、
全体構成が複雑化するという欠点がある。
ｙ用の制御信号が必要であり、しかもあらかじめ転送デ
ータのワード数をカウントし１＃定ワード数になった時
にＤＭＡ要求を発生するという制御が必要となるため、
全体構成が複雑化するという欠点がある。
（３）発明の目的
本発明はとのよ５な欠点を改善するために高速データ転
送を必要とするチャネル装置と通常の速度のデータ転送
でよりチャネル装置とにＤＭＡＲＱを複数に分け、高速
データ転送を必要とするＤＭＡＲＱ側に優先を与えるよ
うにしたＤＭＡ制御方式を提供するものである。
送を必要とするチャネル装置と通常の速度のデータ転送
でよりチャネル装置とにＤＭＡＲＱを複数に分け、高速
データ転送を必要とするＤＭＡＲＱ側に優先を与えるよ
うにしたＤＭＡ制御方式を提供するものである。
（４）発明の構成
このような目的を遂行するために本発明のＤＭＡ制御方
式では記憶装置と、該記憶装置に対するアクセス要求を
制御するダイレクト・メモリ・アクセス制御手段と、該
ダイレクト・メモリ・アクセス制御手段に接続された複
数のアクセス要求手段を有しアクセス要求手段からアク
セス要求が発生したときそのアクセス要求に対して応答
を前記ダイレクト・メモリ・アクセス制御手段が行うよ
５にしたダイレクト−メモリ・アクセス制御方式におい
て、ダイレクト−メモリ・アクセス制御手段に対するア
クセス要求手段を複数のグループに分けてその１つのグ
ループを他方のグループより高速クロックで制御するよ
うに構成するとともにそのグループからのアクセス要求
に対して他方のグループからのアクセス要求よりも優先
するように制御したことを特徴とする。
式では記憶装置と、該記憶装置に対するアクセス要求を
制御するダイレクト・メモリ・アクセス制御手段と、該
ダイレクト・メモリ・アクセス制御手段に接続された複
数のアクセス要求手段を有しアクセス要求手段からアク
セス要求が発生したときそのアクセス要求に対して応答
を前記ダイレクト・メモリ・アクセス制御手段が行うよ
５にしたダイレクト−メモリ・アクセス制御方式におい
て、ダイレクト−メモリ・アクセス制御手段に対するア
クセス要求手段を複数のグループに分けてその１つのグ
ループを他方のグループより高速クロックで制御するよ
うに構成するとともにそのグループからのアクセス要求
に対して他方のグループからのアクセス要求よりも優先
するように制御したことを特徴とする。
（５）発明の実施例
本発明の概略を第５図面の簡単な説明する６本発明にお
いてはチャネル装置を高速サイクルのクロックＣＬＫＱ
で制御されるグループＧＯと通常のサイクルのクロック
ＣＬＫＩで制御されるグループＧ１に分ける。高速サイ
クルのクロックＣＬＫＯで制御されるチャネル装置２・
・・はその接続台数が制限されるが、普通のクロックＣ
ＬＫＩで制御できるものをグループＧ１に分離している
ので、グループＧＯで接続されるチャネル数は必然的に
少なくてよいので問題はない。そしてＤＭＡ１ではグル
ープＧＯからのダイレクト・アクセス要求ＤＭＡＲＯと
グループＧ１からのダイレクト・アクセス要求ＤＭＡＲ
Ｉとが競合したときグループＧＯからのＤＭＡＲ，ｏに
優先権を与えるようにこれをハイレベルのＤＭＡ要求線
に接続するように構成する。かくして、磁気ディスク装
置の如き高速クロックＣＬＫＯで制御することが必要な
チャネル装置をグループＧＯ側に接続し２通常のクロッ
クＣＬＫＩで制御される磁気テープ装置や回線制御装置
等に対するものについてはこれらをグループＧｌ側に接
続することができる。
いてはチャネル装置を高速サイクルのクロックＣＬＫＱ
で制御されるグループＧＯと通常のサイクルのクロック
ＣＬＫＩで制御されるグループＧ１に分ける。高速サイ
クルのクロックＣＬＫＯで制御されるチャネル装置２・
・・はその接続台数が制限されるが、普通のクロックＣ
ＬＫＩで制御できるものをグループＧ１に分離している
ので、グループＧＯで接続されるチャネル数は必然的に
少なくてよいので問題はない。そしてＤＭＡ１ではグル
ープＧＯからのダイレクト・アクセス要求ＤＭＡＲＯと
グループＧ１からのダイレクト・アクセス要求ＤＭＡＲ
Ｉとが競合したときグループＧＯからのＤＭＡＲ，ｏに
優先権を与えるようにこれをハイレベルのＤＭＡ要求線
に接続するように構成する。かくして、磁気ディスク装
置の如き高速クロックＣＬＫＯで制御することが必要な
チャネル装置をグループＧＯ側に接続し２通常のクロッ
クＣＬＫＩで制御される磁気テープ装置や回線制御装置
等に対するものについてはこれらをグループＧｌ側に接
続することができる。
本発明の一実施例、を第′５図〜第９図にもとづき説明
する。
する。
第５図は本発明の一実施例構成図、第６図はその動作説
明図、第７図はＤＭＡ内における優先回路部、第８図は
第７図におけるリセット信号Ｐ１の発生状態説明図、第
９図はリセット信号Ｐｉの発生回路である。
明図、第７図はＤＭＡ内における優先回路部、第８図は
第７図におけるリセット信号Ｐ１の発生状態説明図、第
９図はリセット信号Ｐｉの発生回路である。
、 図中、１は本発明において使用されるダイ
レフ１ ト・メモリ・アクセス制御装置ＤＭＡ、
２は高速のクロックＣＬＫＯで制御されるチャネル装置
。
レフ１ ト・メモリ・アクセス制御装置ＤＭＡ、
２は高速のクロックＣＬＫＯで制御されるチャネル装置
。
３は通常のり四ツクＣＬＫ１で制御されるチャネル装置
、１０−１１はアンド回路、１２はインバータ、１３は
オア回路、１４〜１６は７リツプフロツプ、１７〜１９
はカウンタ、２０はインバータ、２１はアンド回路であ
る。
、１０−１１はアンド回路、１２はインバータ、１３は
オア回路、１４〜１６は７リツプフロツプ、１７〜１９
はカウンタ、２０はインバータ、２１はアンド回路であ
る。
ＤＭＡ１は高速クロックＣＬＫＯで制御されるチャネル
装置２・・・で構成さるグループＧＯと普通のりシック
ＣＬＫ１で制御されるチャネル装置３・・・で構成され
るグループＧ１が接続される。
装置２・・・で構成さるグループＧＯと普通のりシック
ＣＬＫ１で制御されるチャネル装置３・・・で構成され
るグループＧ１が接続される。
グループＧＯＫは接続数に制限があるものの複数台のチ
ャネル装置が第２図の如き状態で接続されており、各チ
ャネル装置は同一構成のため、チャネル装置２が代表と
して図示されている。このチャネル装置２はオア回路２
−０．ＪＫフリップフロップ２−１．アンド回路２−２
．インバータ２−３等が設けられており、ＪＫフリップ
フロップ２−１のＪ端子にはチャネル装置２より発生さ
れるアクセス要求几Ｑ−０が印加される。このチャネル
装置２の動作は第２図のチャネル装置ＣＨ−Ｑ、ＣＨ−
１と同様である。
ャネル装置が第２図の如き状態で接続されており、各チ
ャネル装置は同一構成のため、チャネル装置２が代表と
して図示されている。このチャネル装置２はオア回路２
−０．ＪＫフリップフロップ２−１．アンド回路２−２
．インバータ２−３等が設けられており、ＪＫフリップ
フロップ２−１のＪ端子にはチャネル装置２より発生さ
れるアクセス要求几Ｑ−０が印加される。このチャネル
装置２の動作は第２図のチャネル装置ＣＨ−Ｑ、ＣＨ−
１と同様である。
グループＧ１には複数台のチャネル装置が、これまた第
２図４０き状態で接続されており、各チャネル装置は同
一構成のためチャネル装置３が代表的に図示されている
。このチャネル装置３も、オア回路３−０．ＪＫフリッ
プフロップ３−１．アンド回路３−２．インバータ３−
３等が設けられておりＪＫフリップフロップ３−１のＪ
端子にはチャネル装置３より発生されるアクセス要求Ｒ
Ｑ−１が印加される。このチャネル装置３の動作も第２
図のチャネル装置ＣＨ−０，ＣＨ−１と同様である。
２図４０き状態で接続されており、各チャネル装置は同
一構成のためチャネル装置３が代表的に図示されている
。このチャネル装置３も、オア回路３−０．ＪＫフリッ
プフロップ３−１．アンド回路３−２．インバータ３−
３等が設けられておりＪＫフリップフロップ３−１のＪ
端子にはチャネル装置３より発生されるアクセス要求Ｒ
Ｑ−１が印加される。このチャネル装置３の動作も第２
図のチャネル装置ＣＨ−０，ＣＨ−１と同様である。
次に本発明の動作を第６図にもとづき説明する。
第５図におけるグループＧＯを制御する高速のクロック
ＣＬＫＯとグループＧ１を制御する通常のクロックＣＬ
ＫＩは第６図に示す如き状態で発生されている。
ＣＬＫＯとグループＧ１を制御する通常のクロックＣＬ
ＫＩは第６図に示す如き状態で発生されている。
いまチャネル装置２から、■に示すように、タイミング
Ｔ１にてアクセス要求ＲＱ−０が発生すれば、ＤＭＡＩ
は他にバス支配権を与えるアクセス許可信号ＤＭＡＡＯ
，ＤＭＡＡｌを出力していないことを確認してＤＭＡＡ
Ｏを出力する。これによりチャネル装置２はデータＤＯ
−１をデータ転送する。なおこのチャネル装置２からの
アクセス要求処理中のタイミングＴｚｋ７■に示す如く
、チャネル装置３よりアクセス要求ＲＱＩが発生しこれ
がＤＭＡＩに伝達されても、後述する＠７図に示す優先
回路部によりこのアクセス要求ＲＱ−１は受付けられな
い。モして■で示す如く、タイミングＴ３にてチャネル
装置２からアクセス要求ＲＱ−〇が発生すれば、これに
対するアクセス許可信号ＤＭＡＡＯが出力され、これに
もとづきデータ転送りＯ−２が遂行できる。そしてこの
データ転送りＯ−２が終了してグループＧＯからのアク
セス要求がなければ、ＤＭＡＩは前記タイミングＴ２よ
りアクセス要求が行われているチャネル装置に対してア
クセス許可信号ＤＭＡＡ１を出力し、これＫよりデータ
転送り１−１が遂行されることになる。
Ｔ１にてアクセス要求ＲＱ−０が発生すれば、ＤＭＡＩ
は他にバス支配権を与えるアクセス許可信号ＤＭＡＡＯ
，ＤＭＡＡｌを出力していないことを確認してＤＭＡＡ
Ｏを出力する。これによりチャネル装置２はデータＤＯ
−１をデータ転送する。なおこのチャネル装置２からの
アクセス要求処理中のタイミングＴｚｋ７■に示す如く
、チャネル装置３よりアクセス要求ＲＱＩが発生しこれ
がＤＭＡＩに伝達されても、後述する＠７図に示す優先
回路部によりこのアクセス要求ＲＱ−１は受付けられな
い。モして■で示す如く、タイミングＴ３にてチャネル
装置２からアクセス要求ＲＱ−〇が発生すれば、これに
対するアクセス許可信号ＤＭＡＡＯが出力され、これに
もとづきデータ転送りＯ−２が遂行できる。そしてこの
データ転送りＯ−２が終了してグループＧＯからのアク
セス要求がなければ、ＤＭＡＩは前記タイミングＴ２よ
りアクセス要求が行われているチャネル装置に対してア
クセス許可信号ＤＭＡＡ１を出力し、これＫよりデータ
転送り１−１が遂行されることになる。
次？ｌｃＤＭＡｌ内に設けられている優先回路部を第７
図により説明する。
図により説明する。
この優先回路部はアンド回路１０・１１．インバータ１
２．オア回路１３．フリップ７０ツブ１４〜１６．カウ
ンタ１７，１８等により構成されている。初期状態では
フリップフロップ１６のＱ出力「１」がアンド回路１０
・１１に印加されている。このときグループＧＯよりア
クセス要求几Ｑ−〇がＤＭＡＩに伝達さ幻るとアンド回
路１０は「１」を出力しフリップフロップ１４は「１」
を出力し、カウンタ１７を動作させるとともにアクセス
許可信号ＤＭＡＡＯを発生する１図示省略したアクセス
許可判定部にこの７リツプフロツプ１４の出力「１」を
伝達する。このＲＱ−０が伝達されているときインバー
タ１２は「０」を出力し。
２．オア回路１３．フリップ７０ツブ１４〜１６．カウ
ンタ１７，１８等により構成されている。初期状態では
フリップフロップ１６のＱ出力「１」がアンド回路１０
・１１に印加されている。このときグループＧＯよりア
クセス要求几Ｑ−〇がＤＭＡＩに伝達さ幻るとアンド回
路１０は「１」を出力しフリップフロップ１４は「１」
を出力し、カウンタ１７を動作させるとともにアクセス
許可信号ＤＭＡＡＯを発生する１図示省略したアクセス
許可判定部にこの７リツプフロツプ１４の出力「１」を
伝達する。このＲＱ−０が伝達されているときインバー
タ１２は「０」を出力し。
アンド回路１１をオフにするので、グループｑ１よりＲ
Ｑ−１が伝達されてもアンド回路１１は「０」を出力し
たままであり、フリップフロップ１５は「１」を出力し
ない。また前記アンド回路１０が１１、「”」８″す６
Ｔｈｌ 、＋７−・”°°１「”」４１力してフリップ
フロップ１６のＱ出力を「０」とし、アンド回路１０．
１１をオフにする。このよ５１１てＲＱＯが伝達された
とき、ＲＱ−１が伝達されてもＲＱ−０が優先されるこ
とになる。
Ｑ−１が伝達されてもアンド回路１１は「０」を出力し
たままであり、フリップフロップ１５は「１」を出力し
ない。また前記アンド回路１０が１１、「”」８″す６
Ｔｈｌ 、＋７−・”°°１「”」４１力してフリップ
フロップ１６のＱ出力を「０」とし、アンド回路１０．
１１をオフにする。このよ５１１てＲＱＯが伝達された
とき、ＲＱ−１が伝達されてもＲＱ−０が優先されるこ
とになる。
そしてデータ転送に際して出力される。第８図に示すア
ドレスとサービスイン信号８Ｖｉが出力されたとき、第
９図に示すカウンタ１９．インバータ２０及びアンド回
路２１により構成されるリセット信号発生回路によりリ
セット信号Ｐ１が発生され、フリップフロップ１６のリ
セット指示にとのＰｌが印加される。これｋよりフリッ
プフロップ１６０Ｑ出力は再び「１」になり２次のアク
セス要求を受入れることができる。
ドレスとサービスイン信号８Ｖｉが出力されたとき、第
９図に示すカウンタ１９．インバータ２０及びアンド回
路２１により構成されるリセット信号発生回路によりリ
セット信号Ｐ１が発生され、フリップフロップ１６のリ
セット指示にとのＰｌが印加される。これｋよりフリッ
プフロップ１６０Ｑ出力は再び「１」になり２次のアク
セス要求を受入れることができる。
勿論、第７図においてグループＧＯよりアクセス要求Ｒ
Ｑ−０が伝達されないとき、グループＧ１よりアクセス
要求ＲＱ−１が伝達されれば、フリップフロップ１５は
「１」を出力し、これによる制御が行われることになる
。なお第７図におけ ・るカウンタ１７，１８は、そ
れぞれＲＱ−０，’ＲＱ−１に応じて７す・＝プ７”・
−２１４・ １５の出 。
Ｑ−０が伝達されないとき、グループＧ１よりアクセス
要求ＲＱ−１が伝達されれば、フリップフロップ１５は
「１」を出力し、これによる制御が行われることになる
。なお第７図におけ ・るカウンタ１７，１８は、そ
れぞれＲＱ−０，’ＲＱ−１に応じて７す・＝プ７”・
−２１４・ １５の出 。
力を一定時間持続させるための、ものである。
（６）発明の効果
本発明によれば、磁気ディスク装置に対するような高速
クロック制御を必要とする装置と、磁気テープ装置や回
線制御装置のように通常のクロック制御で制御できるも
のとを別の系統にしてそれぞれ別にアクセス要求を発生
するように構成するとともに、ＤＭＡにおいては高速り
ｐツクで制御されるものを高いレベルのアクセス要求と
して処理する。ように構成したもので、簡単な構成によ
り高速クロック制御に対しても対処できるとともに。
クロック制御を必要とする装置と、磁気テープ装置や回
線制御装置のように通常のクロック制御で制御できるも
のとを別の系統にしてそれぞれ別にアクセス要求を発生
するように構成するとともに、ＤＭＡにおいては高速り
ｐツクで制御されるものを高いレベルのアクセス要求と
して処理する。ように構成したもので、簡単な構成によ
り高速クロック制御に対しても対処できるとともに。
通常のクロック制御に対しても対処することができる。
第１図はＤＭＡ制御方式の説明図、第２図は従来のＤＭ
Ａ制御方式の構成図、第３図はその動作説明図、第４図
はローカル・バーストの動作説明図、第５図は本発明の
一実施例構成図、第６図はその動作説明図、第７図はＤ
ＭＡ内における優先回路部、第８図は第７図のリセット
信号Ｐ１の発生状態説明図、第９図はこのリセット信号
Ｐ１の発生回路である。 図中、１はダイレクト・メモリ・アクセス制御装置、２
は高速のクロックで制御されるチャネル装置、３は通常
のクロックで制御されるチャネル装置、２−０，３−０
はオア回路、２−１．３−１はＪＫフリップフ四ツブ、
２−２．３−２はアンド回路、２−３．３−３はインバ
ータ、１０・１１はアンド回路、１２はインバータ、１
３はオア回路、１４〜１６はフリップ７四ツブ、１７〜
１９はカウンタ、２０はインバータ、２１はアンド回路
である。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 １″Ｇ国 す８ｍ
Ａ制御方式の構成図、第３図はその動作説明図、第４図
はローカル・バーストの動作説明図、第５図は本発明の
一実施例構成図、第６図はその動作説明図、第７図はＤ
ＭＡ内における優先回路部、第８図は第７図のリセット
信号Ｐ１の発生状態説明図、第９図はこのリセット信号
Ｐ１の発生回路である。 図中、１はダイレクト・メモリ・アクセス制御装置、２
は高速のクロックで制御されるチャネル装置、３は通常
のクロックで制御されるチャネル装置、２−０，３−０
はオア回路、２−１．３−１はＪＫフリップフ四ツブ、
２−２．３−２はアンド回路、２−３．３−３はインバ
ータ、１０・１１はアンド回路、１２はインバータ、１
３はオア回路、１４〜１６はフリップ７四ツブ、１７〜
１９はカウンタ、２０はインバータ、２１はアンド回路
である。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 １″Ｇ国 す８ｍ
Claims (1)
- （１）記憶装置と、該記憶装置に対するアクセス要求を
制御するダイレクト・メモリ・アクセス制御手段と、該
ダイレクト・メモリ・アクセス制御手段に接続された複
数のアクセス要求手段を有しアクセス要求手段からアク
セス要求が発生したときそのアクセス要求に対して応答
を前記ダイレクト・メそり・アクセス制御手段が行うよ
うにしたダイレクト・メモリ・アクセス制御方式におい
て。 ダイレクト・メモリ・アクセス制御手段に対するアクセ
ス要求手段を複数のグループに分けて１Ｍグループの内
の１つのグループを他方のグループより高速動作で制御
するように構成するとともに該１つのグループからのア
クセス要求に対して他方のグループからのアクセス要求
よりも優先するよ５ＶＣ制御したことを特徴とするダイ
レクト・メモリーアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10796282A JPS58223833A (ja) | 1982-06-23 | 1982-06-23 | ダイレクト・メモリ・アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10796282A JPS58223833A (ja) | 1982-06-23 | 1982-06-23 | ダイレクト・メモリ・アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58223833A true JPS58223833A (ja) | 1983-12-26 |
| JPH0429104B2 JPH0429104B2 (ja) | 1992-05-18 |
Family
ID=14472474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10796282A Granted JPS58223833A (ja) | 1982-06-23 | 1982-06-23 | ダイレクト・メモリ・アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58223833A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6250946A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | Ｄｍａ制御方式 |
| JPS63244158A (ja) * | 1987-03-27 | 1988-10-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | コンピュータ・システム |
| JPS6454562A (en) * | 1987-08-26 | 1989-03-02 | Fujitsu Ltd | Data transfer control system |
| JPH01205366A (ja) * | 1987-12-15 | 1989-08-17 | Advanced Micro Devicds Inc | データを転送するための方法およびそのためのデータ転送制御器 |
| US6701397B1 (en) | 2000-03-21 | 2004-03-02 | International Business Machines Corporation | Pre-arbitration request limiter for an integrated multi-master bus system |
-
1982
- 1982-06-23 JP JP10796282A patent/JPS58223833A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6250946A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | Ｄｍａ制御方式 |
| JPS63244158A (ja) * | 1987-03-27 | 1988-10-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | コンピュータ・システム |
| JPH0467224B2 (ja) * | 1987-03-27 | 1992-10-27 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPS6454562A (en) * | 1987-08-26 | 1989-03-02 | Fujitsu Ltd | Data transfer control system |
| JPH01205366A (ja) * | 1987-12-15 | 1989-08-17 | Advanced Micro Devicds Inc | データを転送するための方法およびそのためのデータ転送制御器 |
| US6701397B1 (en) | 2000-03-21 | 2004-03-02 | International Business Machines Corporation | Pre-arbitration request limiter for an integrated multi-master bus system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0429104B2 (ja) | 1992-05-18 |
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