JPH05120206A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
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- JPH05120206A JPH05120206A JP27951691A JP27951691A JPH05120206A JP H05120206 A JPH05120206 A JP H05120206A JP 27951691 A JP27951691 A JP 27951691A JP 27951691 A JP27951691 A JP 27951691A JP H05120206 A JPH05120206 A JP H05120206A
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Abstract
(57)【要約】
【目的】優先順位が低位のチャネルであっても、優先順
位が巡回型のどのチャネルでも、転送要求が受付けられ
ると予め設定された期間、連続してデータ転送を行うこ
とができるようにする。 【構成】複数のチャネルＣｈ０，Ｃｈ１のうちの１つの
チャネルのＤＭＡ転送要求（ＲＱ０，ＲＱ１）を受付け
ると、所定の単位のデータを予め設定された数だけ連続
した転送する期間を設ける。この連続転送制御回路１４
はカウンタ１５を含み、このカウンタ１５よりデータの
転送数を定める。
位が巡回型のどのチャネルでも、転送要求が受付けられ
ると予め設定された期間、連続してデータ転送を行うこ
とができるようにする。 【構成】複数のチャネルＣｈ０，Ｃｈ１のうちの１つの
チャネルのＤＭＡ転送要求（ＲＱ０，ＲＱ１）を受付け
ると、所定の単位のデータを予め設定された数だけ連続
した転送する期間を設ける。この連続転送制御回路１４
はカウンタ１５を含み、このカウンタ１５よりデータの
転送数を定める。
Description
【０００１】
【産業上の利用分野】本発明はＤＭＡコントローラに関
し、特に複数のチャネルから出力されるＤＭＡ要求を処
理するための優先順位制御を備えたＤＭＡコントローラ
に関する。
し、特に複数のチャネルから出力されるＤＭＡ要求を処
理するための優先順位制御を備えたＤＭＡコントローラ
に関する。
【０００２】
【従来の技術】従来、マイクロコンピュータの分野に
は、メモリ・メモリ間、あるいは、Ｉ／Ｏ装置・メモリ
間のデータ転送を行うためのＤＭＡコントローラがあ
る。
は、メモリ・メモリ間、あるいは、Ｉ／Ｏ装置・メモリ
間のデータ転送を行うためのＤＭＡコントローラがあ
る。
【０００３】ＤＭＡコントローラには、複数のチャネル
が用意され、各チャネルから出力されるＤＭＡ転送要求
を受付け、予めチャネルごとに設定されているアドレス
と転送サイズに従ってデータ転送を行う。
が用意され、各チャネルから出力されるＤＭＡ転送要求
を受付け、予めチャネルごとに設定されているアドレス
と転送サイズに従ってデータ転送を行う。
【０００４】この時、ＤＭＡコントローラには、複数の
ＤＭＡ要求が同時に出力された場合にどのチャネルの要
求から受付けるのかを優先順位によって制御している。
この優先順位によって、要求を出しているチャネルの中
で優先順位の内最も高いチャネルの要求を受付ける。
ＤＭＡ要求が同時に出力された場合にどのチャネルの要
求から受付けるのかを優先順位によって制御している。
この優先順位によって、要求を出しているチャネルの中
で優先順位の内最も高いチャネルの要求を受付ける。
【０００５】この要求チャネルの選択は、１ワードのデ
ータを転送するごとに行われる。従って、優先順位の高
いチャネルから連続して転送要求が出力されている間は
そのチャネルが選択され続け、データ転送が行われるこ
とになる。低い優先順位のチャネルでは、高い優先順位
のチャネルから転送要求が出されていない時にだけデー
タ転送が行われる。
ータを転送するごとに行われる。従って、優先順位の高
いチャネルから連続して転送要求が出力されている間は
そのチャネルが選択され続け、データ転送が行われるこ
とになる。低い優先順位のチャネルでは、高い優先順位
のチャネルから転送要求が出されていない時にだけデー
タ転送が行われる。
【０００６】すなわち、このＤＭＡコントローラでは、
チャネルごとに優先順位が固定されているため、より高
位の優先順位を持つチャネルのデータ転送サービスほど
連続した行われることになり、下位のチャネルでは、高
位のチャネルのデータ転送の間隙を使って断続的にデー
タ転送サービスを行うことになる。
チャネルごとに優先順位が固定されているため、より高
位の優先順位を持つチャネルのデータ転送サービスほど
連続した行われることになり、下位のチャネルでは、高
位のチャネルのデータ転送の間隙を使って断続的にデー
タ転送サービスを行うことになる。
【０００７】また、このＤＭＡコントローラでは、チャ
ネル間の優先順位を同程度に設定することができない。
そのために、いったん要求を受付けたチャネルの優先順
位が最下位に位置するように巡回させてどのチャネルも
同程度に受付けられるようにする方式のＤＭＡコントロ
ーラがある。
ネル間の優先順位を同程度に設定することができない。
そのために、いったん要求を受付けたチャネルの優先順
位が最下位に位置するように巡回させてどのチャネルも
同程度に受付けられるようにする方式のＤＭＡコントロ
ーラがある。
【０００８】
【発明が解決しようとする課題】上述した従来のＤＭＡ
コントローラは、第１の例ではチャネルごとに優先順位
が固定されているため、複数のチャネルを同時に動作さ
せた場合、下位のチャネルでは連続したデータ転送をす
ることが困難になるという欠点があり、また第２の例で
は、一度要求が受付けられてデータを転送するとそのチ
ャネルの優先順位は最下位になるように巡回型となって
いるため、特定のチャネルに集中してゲータ転送が行わ
れることはなくなるが、全てのチャネルが断続的に動作
し、連続したデータ転送ができないという欠点があっ
た。
コントローラは、第１の例ではチャネルごとに優先順位
が固定されているため、複数のチャネルを同時に動作さ
せた場合、下位のチャネルでは連続したデータ転送をす
ることが困難になるという欠点があり、また第２の例で
は、一度要求が受付けられてデータを転送するとそのチ
ャネルの優先順位は最下位になるように巡回型となって
いるため、特定のチャネルに集中してゲータ転送が行わ
れることはなくなるが、全てのチャネルが断続的に動作
し、連続したデータ転送ができないという欠点があっ
た。
【０００９】このようなＤＭＡ転送では、例えばＤＲＡ
Ｍで構成されたメモリに対して転送を行う場合に高速な
アクセスができない。ＤＲＡＭのアクセスモードをペー
ジモードのような高速アクセスモードにするには、連続
したメモリ領域を連続してアクセスができなくてはなら
ない。この従来のＤＭＡコントローラでは、第１の例の
優先順位の上位のチャネルではこの連続メモリアクセス
が可能であるが、第１の例の下位側にチャネルにおいて
は転送が上位のチャネルの転送要求によって断続的にな
ってしまい、また第２の例では全てのチャネルが断続的
になってしまい、高速なメモリアクセスが行いにくい。
Ｍで構成されたメモリに対して転送を行う場合に高速な
アクセスができない。ＤＲＡＭのアクセスモードをペー
ジモードのような高速アクセスモードにするには、連続
したメモリ領域を連続してアクセスができなくてはなら
ない。この従来のＤＭＡコントローラでは、第１の例の
優先順位の上位のチャネルではこの連続メモリアクセス
が可能であるが、第１の例の下位側にチャネルにおいて
は転送が上位のチャネルの転送要求によって断続的にな
ってしまい、また第２の例では全てのチャネルが断続的
になってしまい、高速なメモリアクセスが行いにくい。
【００１０】本発明の目的は、どのチャネルでも、転送
要求が受付けられると予め設定された期間、連続したデ
ータ転送を行うことができるＤＭＡコントローラを提供
することにある。
要求が受付けられると予め設定された期間、連続したデ
ータ転送を行うことができるＤＭＡコントローラを提供
することにある。
【００１１】
【課題を解決するための手段】本発明のＤＭＡコントロ
ーラは、複数のチャネルから出力されるＤＭＡ転送要求
に対してそれぞれ予め受付け優先順位が設定され、前記
複数のチャネルのうちの２つ以上のチャネルからＤＭＡ
転送要求があったときには前記受付け優先順位の最も高
いチャネルのＤＭＡ転送要求を受付け、所定の単位のデ
ータの転送処理を行うＤＭＡコントローラにおいて、前
記複数のチャネルのうちの１つのチャネルのＤＭＡ転送
要求を受付けると、前記所定の単位のデータを予め設定
された数だけ連続して転送する期間を設けて一時的にこ
のチャネルの受付け優先順位を最高位にし、この期間が
経過後は所定の受付け優先順位に戻るように制御する連
続転送制御手段を設けて構成される。
ーラは、複数のチャネルから出力されるＤＭＡ転送要求
に対してそれぞれ予め受付け優先順位が設定され、前記
複数のチャネルのうちの２つ以上のチャネルからＤＭＡ
転送要求があったときには前記受付け優先順位の最も高
いチャネルのＤＭＡ転送要求を受付け、所定の単位のデ
ータの転送処理を行うＤＭＡコントローラにおいて、前
記複数のチャネルのうちの１つのチャネルのＤＭＡ転送
要求を受付けると、前記所定の単位のデータを予め設定
された数だけ連続して転送する期間を設けて一時的にこ
のチャネルの受付け優先順位を最高位にし、この期間が
経過後は所定の受付け優先順位に戻るように制御する連
続転送制御手段を設けて構成される。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１（Ａ），（Ｂ）は本発明の第１の実施
例のブロック図及びこの実施例の要求信号選択部の内部
構成を示す回路図である。この実施例では、チャネルが
２つあり、これらのチャネルＣｈ０，Ｃｈ１に２つのＩ
／Ｏ装置２０１，２０２がそれぞれ対応して接続される
場合について説明する。
例のブロック図及びこの実施例の要求信号選択部の内部
構成を示す回路図である。この実施例では、チャネルが
２つあり、これらのチャネルＣｈ０，Ｃｈ１に２つのＩ
／Ｏ装置２０１，２０２がそれぞれ対応して接続される
場合について説明する。
【００１４】通常、Ｉ／Ｏ装置２０１，２０２などから
出力されるＤＭＡ要求信号ＲＱ０，ＲＱ１は、ＤＭＡコ
ントローラの動作とは非同期に出力される。そのため、
ＤＭＡコントローラに入力されるＤＭＡ要求信号ＲＱ
０，ＲＱ１はいったん同期化される。それにあたるのが
２ビットレジスタ１１である。
出力されるＤＭＡ要求信号ＲＱ０，ＲＱ１は、ＤＭＡコ
ントローラの動作とは非同期に出力される。そのため、
ＤＭＡコントローラに入力されるＤＭＡ要求信号ＲＱ
０，ＲＱ１はいったん同期化される。それにあたるのが
２ビットレジスタ１１である。
【００１５】ここではサンプリング信号ＳＰ１によって
チャネルＣｈ０のＤＭＡ要求信号ＲＱ０とチャネルＣｈ
１のＤＭＡ要求信号ＲＱ１がサンプリングされる。サン
プリングされたＤＭＡ要求信号は優先順位設定回路１２
により、予め設定されている優先順位に従いアクティブ
な信号のなかから１つを選びそれ以外の信号をマスクす
る。
チャネルＣｈ０のＤＭＡ要求信号ＲＱ０とチャネルＣｈ
１のＤＭＡ要求信号ＲＱ１がサンプリングされる。サン
プリングされたＤＭＡ要求信号は優先順位設定回路１２
により、予め設定されている優先順位に従いアクティブ
な信号のなかから１つを選びそれ以外の信号をマスクす
る。
【００１６】本実施例では２チャネルであるから２つと
も要求信号がアクティブの場合にはＤＭＡ要求信号ＲＱ
０が選択されるものとする。つまり、優先順位はＲＱ０
＞ＲＱ１である。
も要求信号がアクティブの場合にはＤＭＡ要求信号ＲＱ
０が選択されるものとする。つまり、優先順位はＲＱ０
＞ＲＱ１である。
【００１７】ここで選択されたＤＭＡ要求信号をつぎの
２ビットレジスタ１３に入力し、再度サンプリング信号
ＳＰ２によってサンプリングし、ここから出力される信
号を内部要求信号ＩＲＱ０，ＩＲＱ１としてアドレス制
御部２に送る。ただし、ここから出力される内部要求信
号ＩＲＱ０，ＩＲＱ１は２つともアクティブになること
はない。この内部要求信号ＩＲＱ０，ＩＲＱ１に対して
アドレス制御部２から応答信号ＡＫ０，ＡＫ１が出力さ
れる。この応答信号ＡＫ０，ＡＫ１は所定の単位のデー
タが１つ転送されるごとに出力される。また、ＤＭＡ要
求信号ＲＱ０，ＲＱ１の選択もデータが１つ転送される
ごとに繰り返えされていても受付けられない。従って、
このままではチャネルＣｈ０の要求が出力され続けれ
ば、たとえチャネルＣｈ１の要求が出力されていても受
付けられない。
２ビットレジスタ１３に入力し、再度サンプリング信号
ＳＰ２によってサンプリングし、ここから出力される信
号を内部要求信号ＩＲＱ０，ＩＲＱ１としてアドレス制
御部２に送る。ただし、ここから出力される内部要求信
号ＩＲＱ０，ＩＲＱ１は２つともアクティブになること
はない。この内部要求信号ＩＲＱ０，ＩＲＱ１に対して
アドレス制御部２から応答信号ＡＫ０，ＡＫ１が出力さ
れる。この応答信号ＡＫ０，ＡＫ１は所定の単位のデー
タが１つ転送されるごとに出力される。また、ＤＭＡ要
求信号ＲＱ０，ＲＱ１の選択もデータが１つ転送される
ごとに繰り返えされていても受付けられない。従って、
このままではチャネルＣｈ０の要求が出力され続けれ
ば、たとえチャネルＣｈ１の要求が出力されていても受
付けられない。
【００１８】また、従来のＤＭＡコントローラであれ
ば、チャネルＣｈ１の要求が受付けられ、データ転送を
行っていたとしても、途中でチャネルＣｈ０の要求がア
クティブになった場合には次にデータ転送ではチャネル
Ｃｈ０の要求が受付けられる。しかし、本発明ではカウ
ンタ１５を含む連続転送制御回路１４が用意されてい
る。このカウンタ１５は、内部要求信号ＩＲＱ１が
“０”の間はリセット状態となる。そして内部要求信号
ＩＲＱ１が１になるとカウントが可能となり、その出力
信号ＣＶが“１”となる。カウンタ１５は予め値が設定
されており、その設定値までカウントすると出力信号Ｃ
Ｖは“０”になる。カウントは応答信号ＡＫ１が１つ出
力されるごとに行われる。カウンタ１５からの出力信号
ＣＶが“１”の時、優先順位は逆転する。出力信号ＣＶ
によってチャネルＣｈ０側のＤＭＡ要求信号ＲＱ０はマ
スクされ、チャネルＣｈ１側のＤＭＡ要求信号ＲＱ１が
受付けられる。
ば、チャネルＣｈ１の要求が受付けられ、データ転送を
行っていたとしても、途中でチャネルＣｈ０の要求がア
クティブになった場合には次にデータ転送ではチャネル
Ｃｈ０の要求が受付けられる。しかし、本発明ではカウ
ンタ１５を含む連続転送制御回路１４が用意されてい
る。このカウンタ１５は、内部要求信号ＩＲＱ１が
“０”の間はリセット状態となる。そして内部要求信号
ＩＲＱ１が１になるとカウントが可能となり、その出力
信号ＣＶが“１”となる。カウンタ１５は予め値が設定
されており、その設定値までカウントすると出力信号Ｃ
Ｖは“０”になる。カウントは応答信号ＡＫ１が１つ出
力されるごとに行われる。カウンタ１５からの出力信号
ＣＶが“１”の時、優先順位は逆転する。出力信号ＣＶ
によってチャネルＣｈ０側のＤＭＡ要求信号ＲＱ０はマ
スクされ、チャネルＣｈ１側のＤＭＡ要求信号ＲＱ１が
受付けられる。
【００１９】例えばカウンタ１５に“５”を設定した時
には、チャネルＣｈ１の要求がいったん受付けられると
最大６回連続したデータを転送することができる。この
時、チャネルＣｈ０の要求の状態には依存しない。
には、チャネルＣｈ１の要求がいったん受付けられると
最大６回連続したデータを転送することができる。この
時、チャネルＣｈ０の要求の状態には依存しない。
【００２０】なお、ＤＭＡ要求信号ＲＱ０，ＲＱ１が同
時にアクティブとなっている場合には常にＤＭＡ要求信
号ＲＱ０が選択され、データを連続した転送できるの
で、ＤＭＡ要求信号ＲＱ０に対しては連続転送制御回路
１４の機能を適用する必要がなく、本実施例ではＤＭＡ
要求信号ＲＱ１に対してのみこの機能を適用している。
時にアクティブとなっている場合には常にＤＭＡ要求信
号ＲＱ０が選択され、データを連続した転送できるの
で、ＤＭＡ要求信号ＲＱ０に対しては連続転送制御回路
１４の機能を適用する必要がなく、本実施例ではＤＭＡ
要求信号ＲＱ１に対してのみこの機能を適用している。
【００２１】また、アドレス制御部２は、内部要求信号
ＩＲＱ０，ＩＲＱ１のうちのアクティブの内部要求信号
と対応するアドレス信号ＡＤと、リード信号Ｒ，ライト
信号Ｗを出力し所定の装置間のＤＭＡ処理を制御する。
このＤＭＡ処理が行なわれるメモリシステムのブロック
図を図２に示す。
ＩＲＱ０，ＩＲＱ１のうちのアクティブの内部要求信号
と対応するアドレス信号ＡＤと、リード信号Ｒ，ライト
信号Ｗを出力し所定の装置間のＤＭＡ処理を制御する。
このＤＭＡ処理が行なわれるメモリシステムのブロック
図を図２に示す。
【００２２】図３は本発明の第２の実施例の要求信号選
択部の回路図である。
択部の回路図である。
【００２３】この実施例は、第１の実施例のカウンタ１
５を、フリップフロップＦＦ１〜ＦＦ３から成るシフト
レジスタに置換えたものである。
５を、フリップフロップＦＦ１〜ＦＦ３から成るシフト
レジスタに置換えたものである。
【００２４】このシフトレジスタのシフトクロックは応
答信号ＡＫ１となっている。チャネルＣｈ１側のデータ
が１つ転送されるごとに１ビットずつ左側にシフトされ
る。シフトされるデータは内部要求信号ＩＲＱ１であ
る。またシフトレジスタを構成するフリップフロップＦ
Ｆ１〜ＦＦ３は内部要求信号ＩＲＱ１が“０”の時リセ
ットされ、出力が“０”になる。
答信号ＡＫ１となっている。チャネルＣｈ１側のデータ
が１つ転送されるごとに１ビットずつ左側にシフトされ
る。シフトされるデータは内部要求信号ＩＲＱ１であ
る。またシフトレジスタを構成するフリップフロップＦ
Ｆ１〜ＦＦ３は内部要求信号ＩＲＱ１が“０”の時リセ
ットされ、出力が“０”になる。
【００２５】内部要求信号ＩＲＱ１が“０”の時、つま
りチャネルＣｈ１側のデータ転送を行っていない時はチ
ャネルＣｈ０側の要求はマスクされないが、チャネルＣ
ｈ１側の要求が受付けられるとチャネルＣｈ０側の要求
がマスクされる。ただし、マスクする期間は、シフトレ
ジスタを構成するフリップフロップＦＦ３の出力が
“１”になるまでである。この出力信号が“１”になる
のは、シフトレジスタのリセットが解除され、シフトレ
ジスタの入力端にデータとして“１”が与えられ、段数
分のシフトが行われた時である。つまりそれはチャネル
Ｃｈ１側のデータの転送がシフトレジスタの段数に等し
い回数だけ行われた時である。本実施例ではその回数は
３回となる。
りチャネルＣｈ１側のデータ転送を行っていない時はチ
ャネルＣｈ０側の要求はマスクされないが、チャネルＣ
ｈ１側の要求が受付けられるとチャネルＣｈ０側の要求
がマスクされる。ただし、マスクする期間は、シフトレ
ジスタを構成するフリップフロップＦＦ３の出力が
“１”になるまでである。この出力信号が“１”になる
のは、シフトレジスタのリセットが解除され、シフトレ
ジスタの入力端にデータとして“１”が与えられ、段数
分のシフトが行われた時である。つまりそれはチャネル
Ｃｈ１側のデータの転送がシフトレジスタの段数に等し
い回数だけ行われた時である。本実施例ではその回数は
３回となる。
【００２６】第１の実施例１ではデータの連続転送制御
をカウンタ１５で実現しているが、第２の実施例ではシ
フトレジスタによって実現している。カウンタ方式であ
れば連続転送数をプログラマブルに設定できるが、シフ
トレジスタで構成した場合には固定される。しかし連続
転送数が固定の場合でかつその数が少ない場合にはカウ
ンタよりも容易に実現できる。
をカウンタ１５で実現しているが、第２の実施例ではシ
フトレジスタによって実現している。カウンタ方式であ
れば連続転送数をプログラマブルに設定できるが、シフ
トレジスタで構成した場合には固定される。しかし連続
転送数が固定の場合でかつその数が少ない場合にはカウ
ンタよりも容易に実現できる。
【００２７】図４（Ａ），（Ｂ）は本発明の第３の実施
例のブロック図及びこの実施例の要求信号選択部の内部
構成を示す回路図である。
例のブロック図及びこの実施例の要求信号選択部の内部
構成を示す回路図である。
【００２８】この実施例は、優先順位が巡回型のＤＭＡ
コントローラに本発明を適用したもので、チャネル数は
４となっている。
コントローラに本発明を適用したもので、チャネル数は
４となっている。
【００２９】４ビットレジスタ１６ａは、ＤＭＡコント
ローラの外部から入力される各チャネルＤＭＡ要求信号
ＲＱ０〜ＲＱ３を、内部の動作クロックに同期化させる
ためのものであり、またデータ転送手順内でのあるタイ
ミングでＤＭＡ要求信号をサンプリングするためのもの
である。
ローラの外部から入力される各チャネルＤＭＡ要求信号
ＲＱ０〜ＲＱ３を、内部の動作クロックに同期化させる
ためのものであり、またデータ転送手順内でのあるタイ
ミングでＤＭＡ要求信号をサンプリングするためのもの
である。
【００３０】巡回型優先順位設定回路１７は、要求を選
ぶ基準として予め各チャネルの優先順位を決めておき、
それに従って優先順位の高いものから選ぶものである。
初期状態での優先順位の並びはＣｈ０＞Ｃｈ１＞Ｃｈ２
＞Ｃｈ３とする。また本実施例では、一度受付けたチャ
ネルの優先順位を最下位にするようにデータ転送のたび
に優先順位を巡回させる。例えば、初期状態と同じ順位
の時にチャネルＣｈ２の要求を受付けた場合には、優先
順位はＣｈ３＞Ｃｈ０＞Ｃｈ１＞Ｃｈ２の順に変更され
る。
ぶ基準として予め各チャネルの優先順位を決めておき、
それに従って優先順位の高いものから選ぶものである。
初期状態での優先順位の並びはＣｈ０＞Ｃｈ１＞Ｃｈ２
＞Ｃｈ３とする。また本実施例では、一度受付けたチャ
ネルの優先順位を最下位にするようにデータ転送のたび
に優先順位を巡回させる。例えば、初期状態と同じ順位
の時にチャネルＣｈ２の要求を受付けた場合には、優先
順位はＣｈ３＞Ｃｈ０＞Ｃｈ１＞Ｃｈ２の順に変更され
る。
【００３１】各チャネルＣｈ０〜Ｃｈ３のＤＭＡ要求信
号ＲＱ０〜ＲＱ３は、４ビットレジスタ１６ａによって
サンプリングされ巡回型優先順位設定回路１７に出力さ
れる。この時点では、ＤＭＡ要求信号は複数が“１”に
なる可能性がある。巡回型優先順位設定回路１７に入力
されたＤＭＡ要求信号はここでそのうちの１つが選択さ
れ、それ以外は“０”にマスクされる。１つだけ選択さ
れたＤＭＡ要求信号は４ビットレジスタ１６ｂで再度サ
ンプリングされてアドレス制御部２ａに送られる。
号ＲＱ０〜ＲＱ３は、４ビットレジスタ１６ａによって
サンプリングされ巡回型優先順位設定回路１７に出力さ
れる。この時点では、ＤＭＡ要求信号は複数が“１”に
なる可能性がある。巡回型優先順位設定回路１７に入力
されたＤＭＡ要求信号はここでそのうちの１つが選択さ
れ、それ以外は“０”にマスクされる。１つだけ選択さ
れたＤＭＡ要求信号は４ビットレジスタ１６ｂで再度サ
ンプリングされてアドレス制御部２ａに送られる。
【００３２】本実施例では４ビットレジスタ１６ａと巡
回型優先順位設定回路１７との間でＤＭＡ要求信号をマ
スク制御するための連続転送制御回路１４ｂが挿入され
ている。この連続転送制御回路１４ｂはどのＤＭＡ要求
信号も“０”の時には働かないが、１つでも要求が受付
けられて４ビットレジスタ１６ａから出力されるＤＭＡ
要求信号の１つが“１”になると、“１”になったＤＭ
Ａ要求信号以外のチャネルの要求を“０”にマスクす
る。
回型優先順位設定回路１７との間でＤＭＡ要求信号をマ
スク制御するための連続転送制御回路１４ｂが挿入され
ている。この連続転送制御回路１４ｂはどのＤＭＡ要求
信号も“０”の時には働かないが、１つでも要求が受付
けられて４ビットレジスタ１６ａから出力されるＤＭＡ
要求信号の１つが“１”になると、“１”になったＤＭ
Ａ要求信号以外のチャネルの要求を“０”にマスクす
る。
【００３３】カウンタ１５ａはチャネルＣｈ０〜Ｃｈ３
のＤＭＡ要求信号ＲＱ０〜ＲＱ３が全て“０”の時はリ
セットされたおり、出力信号はその時“１”である。ど
れか１つのＤＭＡ要求信号が“１”になるとリセットは
解除され、カウンタ１５ａは動作可能となる。この状態
で“１”になったＤＭＡ要求信号に対する応答信号がカ
ウンタ１５ａに入力される。この応答信号が入力される
とカウンタ１５ａは１ずつカウントする。
のＤＭＡ要求信号ＲＱ０〜ＲＱ３が全て“０”の時はリ
セットされたおり、出力信号はその時“１”である。ど
れか１つのＤＭＡ要求信号が“１”になるとリセットは
解除され、カウンタ１５ａは動作可能となる。この状態
で“１”になったＤＭＡ要求信号に対する応答信号がカ
ウンタ１５ａに入力される。この応答信号が入力される
とカウンタ１５ａは１ずつカウントする。
【００３４】予め設定された数だけカウントするとカウ
ンタ１５ａは出力信号を“１”から“０”に変化させ
る。応答信号は、データが１つ転送されるごとに出力さ
れるので、カウント１５ａがカウントするのはデータの
転送数となる。
ンタ１５ａは出力信号を“１”から“０”に変化させ
る。応答信号は、データが１つ転送されるごとに出力さ
れるので、カウント１５ａがカウントするのはデータの
転送数となる。
【００３５】従って、あるチャネルの要求が１度受付け
られると、他のチャネルの要求は４ビットレジスタ１と
巡回型優先順位設定回路１７との間で“０”にマスクさ
れ、このマスクは、受付けられたチャネルの転送がカウ
ンタ１５ａに設定されている数だけ連続した行われる
か、あるいはそれまでに要求がなくなるまで続く。巡回
型優先順位設定回路１７では要求を受付けたチャネルの
優先順位を最下位に位置されるように変更するが、その
前段で他のチャネルの要求がマスクされているために、
同じチャネルの要求を受付けることになる。カウンタ１
５ａが設定値までカウントした場合にはいったんその出
力信号“０”に変化するため、これによってマスクが解
除される。この時、優先順位は受付けられていたチャネ
ルが最下位になるように巡回しているので他のチャネル
からの要求があれば、そのチャネルの要求が受付けられ
る。以後、同様の動作が行われる。
られると、他のチャネルの要求は４ビットレジスタ１と
巡回型優先順位設定回路１７との間で“０”にマスクさ
れ、このマスクは、受付けられたチャネルの転送がカウ
ンタ１５ａに設定されている数だけ連続した行われる
か、あるいはそれまでに要求がなくなるまで続く。巡回
型優先順位設定回路１７では要求を受付けたチャネルの
優先順位を最下位に位置されるように変更するが、その
前段で他のチャネルの要求がマスクされているために、
同じチャネルの要求を受付けることになる。カウンタ１
５ａが設定値までカウントした場合にはいったんその出
力信号“０”に変化するため、これによってマスクが解
除される。この時、優先順位は受付けられていたチャネ
ルが最下位になるように巡回しているので他のチャネル
からの要求があれば、そのチャネルの要求が受付けられ
る。以後、同様の動作が行われる。
【００３６】図５は本発明の第４の実施例を示す回路図
である。
である。
【００３７】この実施例は、第３の実施例のカウンタ１
５ａを、フリップフロップＦＦ１〜ＦＦ３から成るシフ
トレジスタに置換えたものである。
５ａを、フリップフロップＦＦ１〜ＦＦ３から成るシフ
トレジスタに置換えたものである。
【００３８】このシフトレジスタのシフトクロックは、
各チャネルＣｈ０〜Ｃｈ３に対応する応答信号ＡＫ０〜
ＡＫ３の論理和となっている。このシフトレジスタは、
内部要求信号ＩＲＱ０〜ＩＲＱ３の論理和信号をデータ
として、応答信号（ＡＫ０〜ＡＫ３）が１つ返されるご
とにフリップフロップＦＦ１から１ビットずつそのデー
タを左側にシフトするものである。またシフトレジスタ
を構成するフリップフロップＦＦ１〜ＦＦ３は内部要求
信号ＩＲＱ０〜ＩＲＱ３の論理和信号が“０”と時リセ
ットされ出力が“０”になる。
各チャネルＣｈ０〜Ｃｈ３に対応する応答信号ＡＫ０〜
ＡＫ３の論理和となっている。このシフトレジスタは、
内部要求信号ＩＲＱ０〜ＩＲＱ３の論理和信号をデータ
として、応答信号（ＡＫ０〜ＡＫ３）が１つ返されるご
とにフリップフロップＦＦ１から１ビットずつそのデー
タを左側にシフトするものである。またシフトレジスタ
を構成するフリップフロップＦＦ１〜ＦＦ３は内部要求
信号ＩＲＱ０〜ＩＲＱ３の論理和信号が“０”と時リセ
ットされ出力が“０”になる。
【００３９】第３の実施例の場合にはカウンタ１５ａが
カウントする間その出力が“１”であったが、この第４
の実施例ではシフトレジスタの左端に“１”が伝搬する
までシフトレジスタの出力は“０”となる。この出力を
反転させ、内部要求信号ＩＲＱ０〜ＩＲＱ３の論理和信
号との論理積をとった信号が、カウンタ１５ａの出力信
号に相当する。
カウントする間その出力が“１”であったが、この第４
の実施例ではシフトレジスタの左端に“１”が伝搬する
までシフトレジスタの出力は“０”となる。この出力を
反転させ、内部要求信号ＩＲＱ０〜ＩＲＱ３の論理和信
号との論理積をとった信号が、カウンタ１５ａの出力信
号に相当する。
【００４０】ただ、第３の実施例では連続転送回数を制
御するのにカウンタ１５ａに回数を設定したのに対して
第４の実施例ではシフトレジスタのビット数（フリップ
フロップの数）がその回数となる。カウンタ方式であれ
ば連続転送数をプログラマブルに設定できるが、シフト
レジスタで構成した場合には固定される。しかし連続転
送数が固定の場合でかつその数が少ない場合にはカウン
タよりも容易に実現できる。
御するのにカウンタ１５ａに回数を設定したのに対して
第４の実施例ではシフトレジスタのビット数（フリップ
フロップの数）がその回数となる。カウンタ方式であれ
ば連続転送数をプログラマブルに設定できるが、シフト
レジスタで構成した場合には固定される。しかし連続転
送数が固定の場合でかつその数が少ない場合にはカウン
タよりも容易に実現できる。
【００４１】
【発明の効果】以上説明したように本発明は、複数のチ
ャネルのうちの１つのチャネルのＤＭＡ転送要求を受付
けると、所定の単位のデータを予め設定された数だけ連
続して転送する期間を設けて一時的にこのチャネルの受
付け優先順位を最高位にし、この期間が経過後は所定の
受付け優先順位に戻るように制御する連続転送制御手段
を設けた構成とすることにより、優先順位を巡回す方式
であっても、優先順位が固定の方式で定位の優先順位で
あっても同じチャネルでの連続したデータ転送が可能に
なるという効果がある。
ャネルのうちの１つのチャネルのＤＭＡ転送要求を受付
けると、所定の単位のデータを予め設定された数だけ連
続して転送する期間を設けて一時的にこのチャネルの受
付け優先順位を最高位にし、この期間が経過後は所定の
受付け優先順位に戻るように制御する連続転送制御手段
を設けた構成とすることにより、優先順位を巡回す方式
であっても、優先順位が固定の方式で定位の優先順位で
あっても同じチャネルでの連続したデータ転送が可能に
なるという効果がある。
【００４２】このことはシステム全体からみて効率の良
いデータ転送を行うのに有効である。
いデータ転送を行うのに有効である。
【００４３】例えばＩ／Ｏ装置側がＦＩＦＯキューの場
合、１データずつ転送するよりもキューの深さに合せて
ある程度まとめてデータを転送した方が効率的に転送が
行えるが、従来の方式では１度要求が受付けられると次
の回では優先順位が最下位になり、連続して転送するこ
とが困難であった。しかし、本発明を適用すれば、指定
された回数だけ一時的に優先順位を最上位に維持するこ
とができ、そのため連続してデータを転送することがで
きる。
合、１データずつ転送するよりもキューの深さに合せて
ある程度まとめてデータを転送した方が効率的に転送が
行えるが、従来の方式では１度要求が受付けられると次
の回では優先順位が最下位になり、連続して転送するこ
とが困難であった。しかし、本発明を適用すれば、指定
された回数だけ一時的に優先順位を最上位に維持するこ
とができ、そのため連続してデータを転送することがで
きる。
【００４４】また、メモリがＤＲＡＭで構成されている
場合、本発明は有効である。ＤＲＡＭをアクセスする場
合にはアドレスをローアドレスとカラムアドレスの２回
に分けて与える。このとき、ローアドレスが同じ領域を
アクセスするような時には１度ローアドレスを与えた後
はカラムアドレスだけを連続して与えて高速にアクセス
する方法がある。この方法でＤＲＡＭをアクセスするに
はなるべく連続した領域を連続してアクセスしなければ
ならない。
場合、本発明は有効である。ＤＲＡＭをアクセスする場
合にはアドレスをローアドレスとカラムアドレスの２回
に分けて与える。このとき、ローアドレスが同じ領域を
アクセスするような時には１度ローアドレスを与えた後
はカラムアドレスだけを連続して与えて高速にアクセス
する方法がある。この方法でＤＲＡＭをアクセスするに
はなるべく連続した領域を連続してアクセスしなければ
ならない。
【００４５】従来のＤＭＡコントローラでは、複数のチ
ャネルが動作した場合には、チャネルによって違う領域
のメモリを断続的にアクセスすることになるが、本発明
ではそれぞれのチャネルが連続的に動作することができ
るため、上記の高速アクセスの回数が増加し、転送速度
も向上する。
ャネルが動作した場合には、チャネルによって違う領域
のメモリを断続的にアクセスすることになるが、本発明
ではそれぞれのチャネルが連続的に動作することができ
るため、上記の高速アクセスの回数が増加し、転送速度
も向上する。
【図１】本発明の第１の実施例のブロック図及びこの実
施例の要求信号選択部の内部構成を示す回路図である。
施例の要求信号選択部の内部構成を示す回路図である。
【図２】図１に示された実施例のＤＭＡコントローラを
メモリシステムに適用したときのブロック図である。
メモリシステムに適用したときのブロック図である。
【図３】本発明の第２の実施例の要求信号選択部の回路
図である。
図である。
【図４】本発明の第３の実施例のブロック図及びこの実
施例の要求信号選択部の内部構成を示す回路図である。
施例の要求信号選択部の内部構成を示す回路図である。
【図５】本発明の第４の実施例の要求信号選択部の回路
図である。
図である。
１，１ａ〜１ｃ 要求信号選択部 ２，２ａ アドレス制御部 １１ ２ビットレジスタ １２，１２ａ 優先順位設定回路 １３ ２ビットレジスタ １４，１４ａ〜１４ｃ 連続転送制御回路 １５，１５ａ カウンタ １６ａ，１６ｂ ４ビットレジスタ １７ 巡回型優先順位設定回路 １００ ＤＭＡコントローラ ２０１，２０２ Ｉ／Ｏ装置 ３００ ホストプロセッサ ４００ メモリ ５００ データバス ６００ 制御バス
Claims (2)
- 【請求項１】 複数のチャネルから出力されるＤＭＡ転
送要求に対してそれぞれ予め受付け優先順位が設定さ
れ、前記複数のチャネルのうちの２つ以上のチャネルか
らＤＭＡ転送要求があったときには前記受付け優先順位
の最も高いチャネルのＤＭＡ転送要求を受付け、所定の
単位のデータの転送処理を行うＤＭＡコントローラにお
いて、前記複数のチャネルのうちの１つのチャネルのＤ
ＭＡ転送要求を受付けると、前記所定の単位のデータを
予め設定された数だけ連続して転送する期間を設けて一
時的にこのチャネルの受付け優先順位を最高位にし、こ
の期間が経過後は所定の受付け優先順位に戻るように制
御する連続転送制御手段を設けたことを特徴とするＤＭ
Ａコントローラ。 - 【請求項２】 所定の単位のデータを予め設定された数
だけ連続して転送する期間が経過したチャネルの受付け
優先順位を最下位とする巡回型である請求項１記載のＤ
ＭＡコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27951691A JPH05120206A (ja) | 1991-10-25 | 1991-10-25 | Ｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27951691A JPH05120206A (ja) | 1991-10-25 | 1991-10-25 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120206A true JPH05120206A (ja) | 1993-05-18 |
Family
ID=17612127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27951691A Pending JPH05120206A (ja) | 1991-10-25 | 1991-10-25 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120206A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001125827A (ja) * | 1999-08-31 | 2001-05-11 | Koninkl Philips Electronics Nv | 共用資源へのアクセス |
| WO2004102404A1 (ja) * | 2003-05-14 | 2004-11-25 | Fujitsu Limited | データ転送装置 |
| JP4774152B2 (ja) * | 1999-01-08 | 2011-09-14 | インテル・コーポレーション | 統合されたメモリ・アーキテクチャにおけるアービトレーションのための方法および装置 |
-
1991
- 1991-10-25 JP JP27951691A patent/JPH05120206A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4774152B2 (ja) * | 1999-01-08 | 2011-09-14 | インテル・コーポレーション | 統合されたメモリ・アーキテクチャにおけるアービトレーションのための方法および装置 |
| JP2001125827A (ja) * | 1999-08-31 | 2001-05-11 | Koninkl Philips Electronics Nv | 共用資源へのアクセス |
| WO2004102404A1 (ja) * | 2003-05-14 | 2004-11-25 | Fujitsu Limited | データ転送装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001107 |