JPH0784863A

JPH0784863A - 情報処理装置およびそれに適した半導体記憶装置

Info

Publication number: JPH0784863A
Application number: JP5232831A
Authority: JP
Inventors: Noboru Masuda; 昇益田; Kazunori Nakajima; 和則中島; Hideo Maejima; 英雄前島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-09-20
Filing date: 1993-09-20
Publication date: 1995-03-31
Also published as: US5576997A

Abstract

(57)【要約】【目的】複数のメモリＬＳＩとつなぐ信号線の遅延時
間の相違が無視できない様な周期で動作する論理ＬＳＩ
から、短い周期でメモリＬＳＩを連続アクセス可能にす
る。【構成】メモリＬＳＩ１０２〜１０４から読み出され
たデータ信号を遅延させるために可変遅延回路７２２〜
７２４を設け，制御回路７２０で、各メモリＬＳＩから
の読み出しデータがフリップフロップ１２４〜１２６に
到着する時刻を監視し、その時刻が予め定めた基準時間
に一致するように、可変遅延回路での遅延時間を各メモ
リＬＳＩ毎に制御する。これにより各メモリＬＳＩから
の読み出しデータがフリップフロップ１２４〜１２６に
同時に到着させる。その結果、周期の短い読み出しクロ
ックで連続してメモリＬＳＩをアクセスしても、メモリ
ＬＳＩと論理ＬＳＩとの間の距離による遅延の影響をな
くせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、共通のアドレスバスに
接続された複数のメモリＬＳＩとそれらをアクセスする
プロセッサからなる情報処理装置に関する。

【０００２】

【従来の技術】従来の複数のメモリＬＳＩに情報を分散
して記憶する情報処理装置の典型では、ビット数の大き
なデータを高速に書き込みあるいは読み出し可能なメモ
リを実現するために、プロセッサからアクセスされるメ
モリは複数のメモリＬＳＩから構成され、メモリに保持
されるべきデータを、複数のビット部分に分割し、それ
らのビット部分をこれらの複数のメモリＬＳＩの、互い
に同じアドレスに分散して、かつ、並列に記憶し、書き
込み済みのデータを読み出すときには、そのデータの異
なるビット部分を、これらの複数のメモリＬＳＩから並
列に読み出すようになっている。

【０００３】すなわち、これらのメモリＬＳＩは、共通
のアドレスバスを介してプロセッサに接続され、そこか
ら共通のアドレスが供給される。書き込みデータは、そ
れぞれのメモリＬＳＩに対応してプロセッサ内に設けら
れたフリップフロップから、それぞれのメモリＬＳＩに
対応して設けられたデータバスを介して、書き込むべき
データを構成する異なるビット部分がそれぞれのメモリ
ＬＳＩに供給される。

【０００４】データの読み出しにあっては、上記アドレ
スバスを介して共通の読み出しアドレスがプロセッサか
ら供給され、それらのメモリＬＳＩから、読み出すべき
データの異なるビット部分が並列に読み出され、上記デ
ータバスを介して上記複数のフリップフロップに並列に
転送され、それらのフリップフロップにプロセッサ内の
クロック信号に同期して取り込まれる。プロセッサは、
それらの異なるビット部分を一つのデータを構成する情
報として使用する。

【０００５】このような従来技術（以下、第１の従来技
術）では、プロセッサの動作クロックが増大したとき
に、各メモリＬＳＩとプロセッサとの距離が無視できな
くなり、正常にデータの読み出しを行なえなくなると言
う問題がある。

【０００６】すなわち、プロセッサから最も近い位置に
あるメモリＬＳＩと最も遠くにあるメモリＬＳＩでは、
アドレス信号がプロセッサからそれらのメモリＬＳＩに
到達するのに要する時間およびそれらのメモリＬＳＩか
ら読み出されたデータがプロセッサに到達するまでの時
間において異なる。

【０００７】このため、ある第１のクロックタイミング
で、第１のデータの読み出しのための第１のアドレスが
アドレスバスに送出されてから、次の第２のクロックタ
イミングで、第２のデータの読み出しのための第２のア
ドレスが送出された場合、最も近くのメモリＬＳＩから
読み出された第２のデータの属するあるビット部分が先
にプロセッサに到着した後、最も遠くのメモリＬＳＩか
ら読み出された第１のデータ内のあるビット部分が、プ
ロセッサに到着する前に、その最も近くのメモリＬＳＩ
から読み出された第２のデータの属するあるビット部分
がプロセッサに到着することが生じてしまう。

【０００８】従って、上記複数のフリップフロップに、
プロセッサ内で発生されるクロック信号でこれらのメモ
リＬＳＩからのデータを保持すると、正常なデータとし
て使用できなくなる。結局、このような問題をなくすた
めには、プロセッサの動作クロックを低減するか、送出
するアドレスを切り替える時間間隔を長くする必要があ
り、上記第１の従来技術は、より高速な動作に使用でき
ない。

【０００９】同様に、プロセッサの動作速度がさほど大
きくない場合でも、メモリＬＳＩの数が、増大した場
合、同様の問題が生じる。

【００１０】このような問題を軽減する試みが、１９９
２年８月発行のヒューレットパッカードジャーナル（Ｈ
ｅｗｌｅｔｔ−ＰａｃｋａｒｄＪｏｕｒｎａｌ）の１
４頁のＦｉｇ．３に紹介されている。

【００１１】この第２の従来技術では、先に述べた第１
の従来技術と異なり、各メモリＬＳＩから読み出された
データを上記フリップフロップに取り込むタイミング
を、各各メモリＬＳＩごとに異ならしめるようにしてい
る。すなわち、遠方メモリＬＳＩに対する遅延時間を近
くのメモリＬＳＩに対するそれよりも小さくし、それに
より、近くのメモリＬＳＩからの読み出しデータをより
遅れたタイミングで取り込むようになっている。

【００１２】より具体的には、各メモリＬＳＩに対応し
て、かつ、そのそばに、クロックを遅延する回路を設
け、プロセッサから共通の制御信号用のバスを介してこ
れらの遅延回路にクロック信号を供給し、それらの遅延
回路から遅延されたクロック信号、対応するフリップフ
ロップに、それぞれの遅延回路毎に設けた信号線を介し
て供給するようになっている。各遅延回路のＬＳＩの遅
延時間は、遠方のメモリＬＳＩに対応する遅延時間が、
近くのメモリＬＳＩに対する遅延時間より小さくなるよ
うになっている。

【００１３】この結果、前述の第１の従来技術の場合よ
りも、より高速に動作するプロセッサに対して使用可能
になっている。

【００１４】

【発明が解決しようとする課題】今後プロセッサの動作
速度がさらに増大することが予想され、そのような場合
でも上記第２の従来技術が使用可能であるかということ
を本発明者が検討した結果、この従来技術は、将来のよ
り高速なプロセッサに対して使用することが出来ないこ
とが判明した。

【００１５】すなわち、この第２の従来技術では、最も
近くのメモリＬＳＩから読み出されたデータの取込みク
ロックの遅延時間は、他のメモリＬＳＩからのデータの
取込みクロックに対する遅延時間より大きくするが、最
も近くのメモリＬＳＩから読み出されたデータを毎クロ
ック、対応するフリップフロップに取り込まなければな
らない以上、最も近くのメモリＬＳＩから読み出された
データの取込みクロックの遅延時間は、プロセッサの動
作周期以上の遅延時間には出来ない。

【００１６】このため、例えば、ある第１のクロックタ
イミングで、第１のデータの読み出しのための第１のア
ドレスがアドレスバスに送出されてから、次の第２のク
ロックタイミングで、第２のデータの読み出しのための
第２のアドレスが送出された場合、最も近くのメモリＬ
ＳＩから読み出された第２のデータの属するあるビット
部分を対応するフリップフロップに取り込むタイミング
の最後になっても、最も遠いメモリＬＳＩから読み出さ
れたデータが対応するフリップフロップに到着していな
いことが生じする。

【００１７】このため、この第２の従来技術でも、より
高速なプロセッサには使用できない。

【００１８】本発明の第１の目的は，より短い周期で動
作するプロセッサでメモリを使用可能な情報処理装置を
提供することにある。

【００１９】本発明の第２の目的は，このような情報処
理装置に適したメモリを提供することにある。

【００２０】

【課題を解決するための手段】本願発明による情報処理
装置では、複数のメモリから読み出されたデータ信号を
それぞれのメモリ毎に遅延して、相互に同じタイミング
でこれらのデータがプロセッサに到着させる可変遅延回
路を、各メモリからプロセッサへのデータ転送路に対し
て設けた。

【００２１】より具体的には、各メモリからの読み出し
データがプロセッサに到着するタイミングを、予め定め
た基準のタイミングと比較し、その差がなくなるよう
に、その読み出しデータを遅延する。それにより、複数
のメモリからの読み出しデータの到着タイミングを相互
に一致するようにする。

【００２２】また、本願発明による半導体記憶装置で
は、出力信号が変化するタイミングを揃えるための手段
と、アドレス信号が変化したことを検出する手段と，上
記アドレス信号が変化した後所定の時間の経過後に上記
揃えるための手段を起動する手段とを有する。

【００２３】

【作用】本発明による情報処理装置では、複数のメモリ
からの読み出しデータの到着タイミングを相互に一致さ
せるので、プロセッサの動作クロックが高速になって
も、プロセッサと複数のメモリの間の距離の違いによる
検出もれをなくせる。

【００２４】

【実施例】

（１）実施例１（１ａ）装置構成図１は本発明の一実施例による情報処理装置の構成を示
す回路図である。この図において，１０１は、プロセッ
サ機能を有する部分（以下、プロセッサ部と呼ぶ）７３
０を含む論理ＬＳＩ，１０２〜１０４はこの論理ＬＳＩ
が使用するメモリＬＳＩであり，このうち１０２は論理
ＬＳＩ１０１に最も近いもの，１０４は最も遠いもので
ある。これらのメモリＬＳＩは、プロセッサ部７３０が
使用するデータを３つのビット部分に分割して、このプ
ロセッサ部７３０から指定されたアドレスの位置に保持
するものである。以下では、各メモリＬＳＩの出力を単
にデータ呼ぶことがある。なお、本実施例では、簡単化
のために、プロセッサ部７３０が使用するメモリとし
て、３つのメモリＬＳＩを図示しているが、本発明はこ
れに限定されるものではない。

【００２５】１１１は論理ＬＳＩ１０１からメモリＬＳ
Ｉ１０２〜１０４にアドレス信号を伝えるためのこれら
のＬＳＩに共通のアドレスバス、１１２〜１１４はメモ
リＬＳＩ１０２〜１０４から読み出されたデータ信号を
論理ＬＳＩ１０１に伝えるための各メモリＬＳＩごとに
設けたデータバスである。７４０は、各データバスに設
けたデータ書き込み用のドライバである。これは、プロ
セッサ部７３０からの出力７６１によりデータ書き込み
時にのみオンされるようになっている。７４１〜７４３
は、各データバスに設けた読み出しデータのための入力
バッファである。

【００２６】７２２〜７２４はメモリＬＳＩ１０２〜１
０４から読み出されたデータを遅延させるための可変遅
延回路，１２２〜１２４は可変遅延回路７２２〜７２４
から与えられるデータを論理ＬＳＩ１０１の動作クロッ
ク信号に同期して取り込むフリップフロップである。こ
の実施例ではフリップフロップ１２２〜１２４としてク
ロック信号の立ち上がりに同期して入力信号が取り込む
（いわゆる，エッジトリガ型の）フリップフロップを使
用するものとする。これらのフリップフロップの出力は
プロセッサ７３０に送られる。

【００２７】７２０は可変遅延回路７２２〜７２４の遅
延時間を調節するための制御回路である。

【００２８】１２０は、バス１１１に供給するアドレス
の内の特定の１ビットをクロックに同期して供給するた
めのフリップフロップ、１２１は、その特定の１ビット
以外のアドレスビットをクロックに同期して供給するた
めのフリップフロップ群である。

【００２９】セレクタ７２１は、制御回路から出力され
る特定のアドレスビットとプロセッサ部７３０から与え
られる特定のアドレスビットを切り替えてこのフリップ
フロップ１２０に供給するためのセレクタである。

【００３０】また，７３１はシーケンサであって，制御
回路７２０およびプロセッサ７３０の動作を制御する信
号を出力する。

【００３１】本実施例では、上記メモリＬＳＩ１０２か
ら１０４の出力データを、可変遅延回路７２２〜７２４
で遅延して、同じタイミングでフリップフロップ１２２
〜１２４に供給するようになっている。これにより、上
記複数のメモリＬＳＩと論理ＬＳＩとの間の距離の相違
にもかかわらず、これらのメモリＬＳＩからのデータを
正常に読み出すことを可能にする。

【００３２】可変遅延回路７２２〜７２４の遅延時間
は、制御回路７２０により自動的に決定するようになっ
ている。

【００３３】この際、上記メモリＬＳＩからのデータが
フリップフロップ１２２〜１２４に到着する時刻が、制
御回路７２０が発生する基準時刻からみて許容範囲内に
収まるように、制御回路７２０が動作する。

【００３４】このために、上記制御回路７２０がこれら
のフリップフロップの出力の変化を監視し、その出力が
変化するタイミングが、この基準信号のレベルが変化す
るタイミングとの差をカウントし、その結果でもって、
上記遅延時間を決定する。

【００３５】さらに、この遅延時間の設定を、メモリＬ
ＳＩ内の異なるアドレスに対して行なうようになってい
る。

【００３６】さらに、この遅延時間の決定を、プロセッ
サ部１０１の通常の動作の前に自動的に行なう。

【００３７】本実施例のその他の特徴は以下の詳細な説
明で説明する。

【００３８】（１ｂ）装置動作の概要電源投入直後等に端子７５０からリセット信号が入力さ
れると、シーケンサ７３１は，線７５１を介してプロセ
ッサ部７３０に初期データの書き込みを指示する。併せ
て、セレクタ７２１に供給する制御信号７５３として、
プロセッサ部７３０の出力を選択させる信号を出力す
る。

【００３９】上記指示を受けて、プロセッサ部７３０は
メモリＬＳＩ１０２〜１０４の全てのある特定の番地に
第１の初期データの書き込みを行なう。

【００４０】すなわち、プロセッサ部７３０は、その番
地を指定する第１のアドレス信号を線７１１に送出し、
併せて書き込むべき第１の初期データをそれぞれのメモ
リＬＳＩ１０２〜１０４用に複数のビット部分に分割し
て、それぞれをメモリＬＳＩ１０２〜１０４用の複数
のドライバ７４０に並列に送出する。併せてドライバ起
動信号７６１をオンとする。これらのビット部分は、バ
ス１１２〜１１４を介してメモリＬＳＩ１０２〜１０４
に送られる。

【００４１】第１のアドレス信号の内の特定ビットは、
セレクタ７２１により選択され、フリップフロップ７１
０にセットされ、このアドレス信号の内の上記特定にビ
ット以外は、フリップフロップ群１２１にせっとされ
る。フリップフロップ１２０，１２１の保持されたアド
レスは、バス１１１を介してメモリＬＳＩ１０２から１
０４に送られる。

【００４２】こうして、メモリＬＳＩ１０２〜１０４の
それぞれに第１のアドレスに初期データが分散して記憶
される。なお、なお、本実施例では、プロセッサ部７３
０が出力する書き込み要求を示す信号は簡単化のために
図示していない。なお、メモリＬＳＩ１０２〜１０４
は、書き込み要求が入力されていないときには、アドレ
スバス１１１にて指定されるメモリ位置に対する読み出
し動作をするものとする。

【００４３】第１の初期データは”０００．．０”を用
いると仮定する。また、上記第１のアドレスの値はプロ
セッサ部７３０により予め定めておく。特に、第１のア
ドレス信号のうち上記特定ビットの値が初期データの各
ビットの値と等しい”０”（この場合を以下では同極性
と呼ぶ）かまたはそれと異なる”１”（この場合を以下
では逆極性と呼ぶ）かは後述するように、本実施例の装
置の動作に関係する。本実施例では、シーケンサ７３１
により、いずれを使用するかを指定するものと仮定す
る。本実施例では、上記特定ビットとして、初期データ
の各ビットと同じ値”０”を使用すること、すなわち、
同極性を、シーケンサ７３１がプロセッサ部７３０に指
定すると仮定する。

【００４４】次に，こうして第１の初期デーの書き込み
の終了後に、プロセッサ部７３０は、上記第１のアドレ
ス信号のうち、上記特定のビットの値を”１”に変更
し、その変更後の第２のアドレス位置に、第２の初期デ
ータとして”１１１．．．１”の書き込みを同様にして
行なう。

【００４５】この第２の初期データの書き込み終了後
に、シーケンサ７３１が線７５１を介してプロセッサ部
７３０に書き込み停止を指示する。この指示に応答し
て、プロセッサ部７３０は、その時出力していた書き込
み要求の送出を停止し、第２のアドレスを出力した状態
で待機する。

【００４６】シーケンサ７３１は、さらに、イネーブル
信号７５２を制御回路７２０に送り、これを起動する。
併せて、セレクタ７２１に供給する制御信号７５３とし
て、制御回路７２０の出力を選択させる信号を出力す
る。

【００４７】制御回路７２０は起動されると、アドレス
信号の内の上記特定のビットとして値が”０”と１”の
間で変化する信号を出力する。このビットはセレクタ７
２１により選択され、フリップフロップ１２０を介して
バス１１１に送られる。従ってバス１１１上のアドレス
が上記第１のアドレスと第２のアドレスとの間で変化す
る。

【００４８】プロセッサ部７３０が、書き込み要求の送
出を停止した結果、バス１１１のアドレスが第１のアド
レスになった時点で、メモリＬＳＩ１０２〜１０４はそ
れぞれの中の第１のアドレスの位置から第１の初期デー
タを読み出し、バス１１２〜１１４に出力する。この結
果、これらのバスには第１の初期データ”０００．．
０”が出力される。その後、アドレスバス１１１のアド
レスが第２のアドレスに変化した時点で、メモリＬＳＩ
１０２〜１０４はそれぞれ内の第２のアドレスの位置か
ら第２の初期データを読み出す。この結果、バス１１２
〜１１４には、これらのバスには第２の初期データ”１
１１．．１”が出力される。

【００４９】制御回路が出力する特定のアドレスビット
の変化の周期を、論理ＬＳＩの動作クロックの周期より
遅い周期としておくと、メモリＬＳＩ１０２〜１０４か
ら読み出されるデータも同じ周期で変化する。この読み
出されたデータが信号線１１２〜１１４を介して可変遅
延回路７２２〜７２４に送られ，その出力がフリップフ
ロップ１２２〜１２４に取り込まれて、制御回路７２０
に返ってくる。こうしてこれらのフリップフロップの出
力が”０”と”１”の間で変化する。但し、それらの出
力の変化の時点は、メモリＬＳＩ１０２〜１０４の位置
により異なる。

【００５０】一方，制御回路７２０の中では，データが
返ってくるタイミングとして期待される所定のタイミン
グで立ち上がる基準信号を生成しておく。そして，フリ
ップフロップ１２２〜１２４の出力を基準信号と比較し
ながら，これらの信号が基準信号と一致するように可変
遅延回路７２２〜７２４の遅延時間を調節する。この調
節は、上記第１、第２の初期データの読み出しを繰り返
す毎に行なわれるため，充分な時間が経過した後にはフ
リップフロップ１２２〜１２４の全ての出力が基準信号
と同じタイミングで変化するようになる。

【００５１】その後，シーケンサ７３１が制御回路７２
０へのイネーブル信号７５２の供給を停止する。その結
果、制御回路７２０は、可変遅延回路７２２〜７２４に
よる遅延時間の更新を停止する。

【００５２】シーケンサ７３１はさらに、プロセッサ部
７３０に線７５１を介して、初期設定の終了を通知する
とともに、セレクタ７２１に対する制御信号７５３を変
更して、プロセッサ部７２０の出力を選択させる。

【００５３】プロセッサ部７３０は、上記終了通知を受
けて通常の動作を開始する。この後は、プロセッサ部７
２０によりメモリＬＳＩ１０２〜１０４がアクセスされ
ることになる。

【００５４】以上により，プロセッサ部７３０がアドレ
ス信号を出力してからデータが返ってくるまでの時間
は，どのメモリＬＳＩ１０２〜１０４に対しても全て所
定の時間となる。この模様は図２に示すとおりである。
この結果、短い周期でプロセッサ部７２０が複数のメモ
リ読み出し要求を出力しても、それぞれの要求で要求さ
れたデータをメモリから読み出すことが可能となる。

【００５５】具体的な数値を挙げると以下のようにな
る。図１において，メモリＬＳＩ１０２〜１０４および
配線群１１１〜１１４の部分の遅延時間に関して、アド
レス信号が論理ＬＳＩ１０１から最も近い所にあるメモ
リＬＳＩ１０２まで伝達するのに要する時間はほぼ０ｎ
ｓ，最も遠い所にあるメモリＬＳＩ１０４まで伝達する
のに要する時間は約４ｎｓ，データ信号が最も近い所に
あるメモリＬＳＩ１０２から論理ＬＳＩ１０１まで伝達
するのに要する時間はほぼ０ｎｓ，最も遠い所にあるメ
モリＬＳＩ１０４から伝達するのに要する時間は約３ｎ
ｓ，メモリＬＳＩ１０２〜１０４に入力されるアドレス
信号が変化してから出力されるデータ信号が変化し始め
るまでの時間は約０．５ｎｓ以上，確定するまでの時間
は約４ｎｓ以下であるとする。

【００５６】その結果、可変遅延回路７２２〜７２４の
遅延時間の調整が終了した後のタイミング関係は、図２
に示すように、メモリＬＳＩ１０２〜１０４から返って
くるデータ信号が変化を始める時刻と確定する時刻は，
最も早いものはアドレス信号が変化してから０．５ｎｓ
後，最も遅いものは１１ｎｓ後となり，約１０．５ｎｓ
の間データが変化する可能性がある。しかし，図１の実
施例では可変遅延回路７２２〜７２４で調節されるた
め，フリップフロップ１２２〜１２４に達する信号が変
化を始める時刻と確定する時刻は，それぞれ約１０．５
および１４ｎｓ後となり，データが変化する可能性があ
る時間は約３．５ｎｓに抑えられる。従って，アドレス
信号を５ｎｓ間隔で切り替えても，５ｎｓ間隔で全ての
データを正しく取り込むことができる。

【００５７】（１ｃ）制御回路７２０の詳細図４には制御回路７２０の構成を示す。

【００５８】図において，１０００は、遅延時間の初期
設定動作時に、アクセスするメモリアドレスの特定のア
ドレスビット１０６３を生成し、セレクタ７２１（図
１）へ送る回路であり、論理ＬＳＩ１０１（図１）の動
作クロック信号１１０を分周する分周回路１００１と、
その出力をクロック信号１１０の立上りに同期してで取
込み、特定のアドレスビット１０６３として出力するフ
リップフロップ１００２とからなる。

【００５９】本実施例では、この分周回路１００１は、
クロック１１０を１６分周するものとする。このため、
本実施例では、特定のアドレスビット１０５３は、クロ
ック信号１１０の８周期ごとに値が０から１に、あるい
は、１から０に変化する。この結果、初期設定動作時に
は、この８周期の間、メモリＬＳＩ１０２から１０４
の、同一のメモリ内位置を繰返しアクセス可能になる。
この間に、このメモリ位置に対して、可変遅延回路７２
２〜７２４に設定すべき遅延時間が決定される。さら
に、８周期が経過するごとに、他のメモリ内位置をアク
セスし、このメモリ位置に対する遅延時間を、先に設定
された遅延時間を部分的に修正する形で決定される。な
お、本発明は、分周回路１００１の分周が１６分周に限
定はされない。

【００６０】１０１０は，データ信号が変化するタイミ
ングとして期待される時刻に信号が立ち上がる基準信号
１０６２と，基準信号より１クロック分だけ先または後
に立ち上がる早期信号１０６１および遅延信号１０６３
を生成する回路である。

【００６１】この信号生成回路１０１０は、フリップフ
ロップ１００３の正規分周出力と反転分周出力の一方
を、シーケンサ７３１（図１）より与えられる選択信号
７３１に応答して選択するセレクタ１００３と、ともに
クロック信号１１０に応答する縦続接続された５つのフ
リップフロップ１０１１〜１０１５によって構成されて
いる。これらのフリップフロップ１０１１〜１０１５
は、セレクタ１００３により選択された分周出力信号を
クロック信号１１０に応答してシフトするシフトレジス
タを構成する。基準信号１０６２、早期信号１０６１、
遅延信号１０６３は、それぞれ４段目、３段目、５段目
のフリップフロップ１０１３、１０１４、１０１５から
出力される。従って、早期信号１０６１は、基準信号１
０６２より１周期前にレベルが変化し、遅延信号１０６
３は、基準信号より１周期遅れてレベルが変化すること
になる。なお、これらの３つの信号は、ともに、８周期
の間レベルが変化しない信号である。

【００６２】フリップフロップ１０１１〜１０１５の数
と、基準信号１０６２を取り出すフリップフロップの位
置は、最も遠いメモリＬＳＩ１０４から読み出されたデ
ータが可変遅延回路７２４（図１）によりほぼ最小の遅
延時間だけ遅延された場合に、フリップフロップ１２４
（図１）に到着すると期待される時刻の近傍で、基準信
号１０６２のレベルが変化するように予め決定する。

【００６３】なお、基準信号発生回路１０１０内のセレ
クタ１００３により，フリップフロップ１００２の正規
分周出力と反転分周出力のいずれを選択させるかを制御
する制御信号は、シーケンサ７３１（図１）により与え
られる。

【００６４】正規分周出力を使用した場合には、基準信
号１０６２等を所定のタイミングでレベル０からレベル
１に変化する信号とするが、そうでない場合には、それ
らの信号をそのタイミングで、逆に変化する信号にする
ことになる。このような制御が必要な理由は、初期デー
タの書き込みが正極性であるか逆極性であるかにより、
検出すべき、フリップフロップ１２２〜１２４の出力変
化のタイミングが、レベル０から１への変化タイミング
かあるいはその逆のタイミングであるかに関係するから
である。

【００６５】プロセッサ部７２０により書き込まれる第
１の初期データの値と、第１のアドレスの特定ビットの
値が同極性であるか逆極性とすべきか否かにより、この
制御信号が１であるか０であるかがシーケンサ７３１に
より決定される。本実施例では、既に述べたように正極
性を採用することを仮定したので、この制御信号の値は
１と仮定する。

【００６６】１０３０は、メモリＬＳＩ１０２から１０
４の各々に対応して設けられた比較回路であり、上記信
号１０６１から１０６３と、フリップフロップ１２２〜
１２４の出力１０７２〜１０７４の内の、対応するメモ
リＬＳＩからのデータ信号を受信するフリップフロップ
の出力とを比較し、その比較結果に基づいてアップ信号
１０８２またはダウン信号１０９２を出力する。

【００６７】１０４０は各比較回路１０３０の対応して
設けられ、その対応する比較回路からアップ信号１０８
２またはダウン信号１０９２に応答してカウント値が増
減するアップダウンカウンタである。各カウンタは、そ
のカウント値をデコードしてそのカウント値にひとしい
数の、値１のビット列を下位側に有する制御信号を生成
する回路を内蔵している。この制御信号が可変遅延回路
７２２〜７２４（図１）の一つに対する制御信号として
使用する。このデコード回路および制御信号に関して
は、後に説明する。

【００６８】また，７５２はシーケンサ７３１（図１）
から送られるカウンタ起動信号であり，この信号がハイ
レベルの間ＵＰ／ＤＯＷＮカウンタ１０４０はカウント
動作をするが、この信号がローレベルになるとその時の
カウント値を維持する。

【００６９】（１ｄ）アップダウンカウンタ１０４０アップダウンカウンタ１０４０の構成の一例を図７に示
す。図に示すように、この回路は、カウントアップ信号
１０８２とカウントダウン信号１０９２とをクロック信
号１１０に応答して取り込む二つのフリップフロップ
と、これらのフリップフロップの出力に基づいて計数動
作をするゲート群と、計数結果を表す３ビットを保持す
る３つのフリップフロップと、それらのフリップフロッ
プから出力される２進数表示の計数値の各ビット１３５
０から１３５２をデコードして、可変遅延回路７２２
（図１）へ送出する制御信号９５１〜９５７を生成する
ゲート群からなる。２進カウント値１３５０〜１３５２
と制御信号９５１〜９５７の関係は表１に示す通りであ
る。

【００７０】

【表１】

【００７１】この回路は，カウントアップ信号１０８２
およびカウントダウン信号１０９２の両方がローレベル
の間は２進カウント値１３５０〜１３５２が表す値は変
化しないが，カウントアップ信号１０８２がハイレベル
になると、その２サイクル後に２進カウント値１３５０
〜１３５２が表す値が１カウント増える。

【００７２】逆にカウントダウン信号１０９２がハイレ
ベルになるとその２サイクル後には２進カウント値１３
５０〜１３５２が表す数値が１カウント減るように構成
されている。

【００７３】さらに、表１に示すように，カウント数が
“０”，すなわち１３５０〜１３５２の端子に現われる
信号が全てローレベルの時には９５１〜９５７は全てロ
ーレベルとなり，１カウントずつ進む毎に９５１から順
にハイレベルとなり，カウント数が“７”の時に全てが
ハイレベルとなるように構成されている。

【００７４】（１ｅ）可変遅延回路７２２〜７２４可変遅延回路７２２〜７２４は、いずれも同じ構造の回
路であり、例えば、当社の出願にかかる特願平４−２４
１７２３号特許明細書に記載したものその他が使用可能
である。その内の一例を使用した可変遅延回路７２２の
詳細を図３に示す。

【００７５】図において，９００はメモリＬＳＩ１０２
（図１）から読み出されたデータ信号を受ける入力バッ
ファ，９１１〜９１８はこのデータ信号を信号を遅延さ
せるための縦続接続されたゲート回路，９０１〜９０７
はそれぞれ、いずれかのゲート回路の出力と他のセレク
タの出力の一方を選択するセレクタである。ただし、最
初のセレクタ９０１は、最初のゲート回路９１１の出力
を選択するセレクタの出力と入力バッファ９００の出力
とのいずれかを選択する。セレクタ９０１〜９０７は、
それぞれに対する制御信号９５１〜９５７の値が０，１
の時に、それぞれ図の上側の入力（遅延時間が少ない方
の入力）あるいは図の下側の入力（遅延時間が大きい方
の入力）を選択するようになっている。

【００７６】この遅延回路では，各セレクタ９０１〜９
０７の制御信号９５１〜９５７を変えることにより，入
力バッファ９００がデータ信号を受けてからセレクタ９
０１がその信号を出力するまでの遅延時間を変えること
ができる。

【００７７】すなわち，全てのセレクタ９０１〜９０７
が図の下側の信号を選択している（すなわち、制御信号
が１１１１１１１）ときに遅延時間は最も大きく，セレ
クタ９０７から９０１まで順に図の上側を選択するごと
に、遅延時間は短くなる。そして，セレクタ９０１が図
の上側の信号を選択した時（すなわち制御信号が０００
００００）に最短遅延時間となる。

【００７８】（１ｆ）制御回路７２０の動作の詳細プロセッサ部７３０からメモリＬＳＩ１０２〜１０４に
書き込んだ第１の初期データと書き込み用の第１のアド
レスとが同極性である場合について，図５を使って図４
の回路の動作を説明する。なお，図５は可変遅延回路７
２２〜７２４の遅延時間が調整される前のタイミング関
係を示した図であり，例として可変遅延回路７２２〜７
２４の遅延時間が最小になるように設定されている場合
について示してある。

【００７９】分周器１００１が例えば１６分周の分周器
であるとすると，１１０の配線を通して加えられるクロ
ック信号は１６分周され，フリップフロップ１００２か
ら出力される信号は図５に示すように８クロック毎に変
化する。この信号が配線１０５３を通って図１セレクタ
７２１に加えられ，フリップフロップ１２０によってク
ロック信号に同期されて図５に示すようなアドレス信号
として出力される。一方，フリップフロップ１００２か
ら出力される信号を１０１１〜１０１５のシフトレジス
タによって３〜５クロック分遅延させ，図５に示すよう
な早期信号，基準信号，遅延信号を生成しておく。

【００８０】図２の場合と同様，メモリＬＳＩ１０２か
ら返ってくるデータはアドレス信号が変化してから約
０．５〜４．０ｎｓ後に変化する。メモリＬＳＩ１０４
から返ってくる信号は約７．５〜１１．０ｎｓ後に変化
する。そして，可変遅延回路７２２〜７２４の遅延時間
が，最初は例えば最小になるように設定されていたとす
ると，フリップフロップ１２２の出力は２サイクル目，
フリップフロップ１２４の出力は３または４サイクル目
に変化する。

【００８１】これらの波形が比較回路１０３０におい
て，基準信号や早期信号および遅延信号と比較される。
比較回路１０３０は，例えばフリップフロップ１２２の
出力が早期信号と一致し基準信号と一致しない時（図５
の３サイクル目）にはアップ信号を出力し，ＵＰ／ＤＯ
ＷＮカウンタのカウント値を１カウント分だけ増加させ
る。

【００８２】逆に遅延信号と一致し基準信号と一致しな
い時（図５には現われないが，１２２の出力が３サイク
ル以上遅くなると４サイクル目に現われる）にはダウン
信号を出力し，ＵＰ／ＤＯＷＮカウンタのカウント値を
１カウント分だけ減少させる。その他の時，すなわちフ
リップフロップ１２２の出力が基準信号と一致する時
（図５の０，１サイクル目，および，４サイクル目以
降）や，いずれの信号とも一致しない時（図５の２サイ
クル目）にはアップ信号もダウン信号も出力しない。

【００８３】従って，可変遅延回路７２２を制御する信
号は，フリップフロップ１２２の出力が基準信号より早
い時には１ステップずつ大きくなり，遅い時には１ステ
ップずつ小さくなる。従って，調整を開始してから充分
な時間（クロック信号の周期，分周器１００１の分周
比，カウンタ１０４０の最大カウント値，の３つを掛け
算した時間）が経過した後は，フリップフロップ１２２
の出力が変化するタイミングは必ず基準信号のそれと一
致するようになる。フリップフロップ１２３〜１２４に
ついても同様である。

【００８４】以上，最初にプロセッサ部７３０からメモ
リＬＳＩ１０２〜１０４に書き込んだデータがアドレス
信号と同極性である場合について説明したが，逆極性で
ある場合についてはセレクタ１００３の制御信号を反転
させることにより同様の動作を行なうことが出来る。

【００８５】（２）実施例２プロセッサ部７３０が通常の情報処理の動作を開始する
前に，同極性および逆極性の両方について上記の調整を
行なうようにすることも可能である。このためには、シ
ーケンサ７３１が、同極性に初期データと書き込みアド
レスによる上記初期設定の終了後に、プロセッサ部７３
０に逆極性の初期設定を指示し、プロセッサ部７３０で
それにしたがって逆極性用の初期設定をさせればよい。
シーケンサ７３１は、制御回路７２０内の基準信号発生
回路１０１０のセレクタ１００３に供給する制御信号
を、正極性の初期設定のときに”１”にし、その設定が
終了ごに、逆極性の初期設定を開始するときに、”０”
にすればよい。

【００８６】（３）実施例３以上の調整をメモリＬＳＩ１０２〜１０４の中の全ての
アドレスに対して，かつ，記憶内容“０”および“１”
の両方に対して引続き行なうことも可能である。これを
行なえば、どのアドレスから読み出しても必ず所望のタ
イミングでデータ信号が取り込まれるようになる。

【００８７】なお，メモリＬＳＩの中のどのアドレスに
対するアクセスが速いか遅いかは，あらかじめ予測でき
る場合が多い。すなわち，通常のメモリＬＳＩは，図６
に示すように情報を記憶するメモリセルが縦横に並べら
れたメモリセルマット１２００内に互いに直交するワー
ド線とデータ線が多数敷設され，それぞれにワードドラ
イバ１２０１またはセンスアンプ１２０２が接続された
構造になっている。この中で，ワードドライバ１２０１
やセンスアンプ１２０２に近い位置１２１０にあるメモ
リセルに対するアクセスは速く，遠い位置１２２０にあ
るメモリセルに対するアクセスは遅くなる。

【００８８】従って，必ずしも全てのアドレスに対して
上記の調整を行なわなくても，ワードドライバやセンス
アンプに近い位置１２１０付近にあるいくつかのメモリ
セルに対応するアドレスと，遠い位置１２２０付近にあ
るいくつかのメモリセルに対応するアドレスに対して行
なえば充分である。また，“０”の読み出しと“１”の
読み出しのいずれが速いか予めわかる場合には，近い位
置１２１０付近にあるメモリセルに対しては速い方の
み，遠い位置１２２０付近にあるメモリセルに対しては
遅い方のみ行なえば充分である。

【００８９】（４）実施例４図８は，制御回路７２０の他の実施例を部分的に示した
回路図であり，アドレス信号の内のいくつかのビットを
切り替えながら調整できるようにした構成を示す。

【００９０】図６を用いて前述したように，メモリＬＳ
Ｉの中のどのビットを読み出すかによってデータ信号が
返ってくるまでの遅延時間が異なるが，アドレス信号の
内のどのビットを切り替えるかによっても異なる。従っ
て，アドレス信号の内のいくつかのビットを切り替え，
どのビットを切り替えた時にもデータ信号が正しく取り
込まれるように調整しておくのが望ましい。

【００９１】図８において，１４５１〜１４５４および
１４６１〜１４６４は論理ＬＳＩ１０１に搭載されるプ
ロセッサ等またはシーケンサ等から供給される信号を伝
達する信号線であり，１４５１〜１４５４はアドレス信
号の内のどのビットに対するアクセス時間を調整するの
かを識別するための制御信号，１４６１〜１４６４は稼
働状態においてメモリＬＳＩ１０２〜１０４をアクセス
するためのアドレス信号の内の一部もしくは全部を伝達
する信号線である。また，制御回路７２０内には図８に
示した部分の他にフリップフロップ１０１２〜１０１
４，フリップフロップ１０２２〜１０２４，アップダウ
ンカウンタ１０４０，アップダウンカウンタを制御する
信号を生成する回路１０３０が図４と同じように存在す
る。

【００９２】図８の回路の動作は図１０の回路の動作と
ほぼ同じであり，１４５１〜１４５４の内のいずれか１
本もしくは複数をハイレベルにするとアドレス信号の内
のそれに対応するビットにクロック信号を分周した波形
が現われ，所定のタイミングでデータ信号が取り込まれ
るように可変遅延回路の制御が行なわれる。また，稼働
時には１４５１〜１４５４を全てローレベルにすること
によって１０５０の信号線がローレベルとなり，可変遅
延回路の遅延時間は固定される。

【００９３】（５）実施例５図９は，全体の構成について他の実施例を示した回路図
である。図９の構成は図１の構成とほぼ同じであるが，
各メモリＬＳＩ１０２〜１０４から論理ＬＳＩ１０１に
返ってくるデータ信号のビット数が複数である点が異な
る。図９の実施例の場合，可変遅延回路７２２〜７２４
は各ビット毎に設けることになる。ただし，制御信号は
各ビット毎に設けることもできるが，同じメモリＬＳＩ
から出力されるデータ信号を受ける可変遅延回路は同じ
制御信号で制御することも可能である。

【００９４】すなわち，同じメモリＬＳＩから出力され
るデータ信号は，対応するアドレス信号の伝播時間が同
じであり，また，同じＬＳＩの中の半導体素子の遅延時
間ばらつきは異なるＬＳＩ同士と比べて小さいと考えら
れるため，各メモリＬＳＩ毎にデータ信号の経路１１２
〜１１４の伝播時間を合わせておけは，フリップフロッ
プ１２０よりアドレス信号が送出されてから可変遅延回
路７２２〜７２４にデータ信号が到達するまでの時間
は，各メモリＬＳＩ毎にほぼ等しくなる。従って，各メ
モリＬＳＩ毎に１ビットずつデータ信号を選んでフリッ
プフロップ１２２〜１２４に取り込まれるタイミングを
調整すれば，同じ制御信号を他の可変遅延回路７２２〜
７２４にも供給することによって全てのデータ信号が所
定のタイミングでフリップフロップ１２２〜１２４に取
り込まれることになる。

【００９５】（６）実施例６図２より明らかなように，メモリＬＳＩの出力が変化す
る可能性のある時間の幅が短縮すると，確定するまでの
時間が同じであってもデータ読み出しの時間間隔は小さ
くすることができる。図１０は，この時間の幅を短縮す
ることを目的としたメモリＬＳＩの構成方法について，
一実施例を示した回路図である。

【００９６】図１０において，１６０１はアドレス信号
用の入力バッファ，１６０２はそれ以外のライトイネイ
ブルやチップセレクト等の制御信号用の入力バッファ，
１６０４はデータ信号用の出力バッファ，１６０３はデ
ータ信号を出力するタイミングを制御するためのフリッ
プフロップ，１６００は通常のメモリ動作をするメモリ
部である。また，１６１０はアドレス信号が変化したこ
とを検出する回路，１６３０はアドレス信号が変化して
から所定の時間の後にフリップフロップ１６０３がデー
タを取り込むための信号を供給する回路である。

【００９７】図１０の回路の動作の一例を図１１に示
す。この場合には，フリップフロップ１６０３は１６３
０の回路からハイレベルの信号が供給されている間はデ
ータの入力端子に入った信号がそのまま出力されるタイ
プ（いわゆる，レベルセンス型）とする。

【００９８】図１０の回路において，入力バッファ１６
０１から出力されるアドレス信号が立ち上がるとその少
し後に図１１に示すようにインバータ回路１６１２の出
力が立ち下がりインバータ回路１６１５から短いパルス
が出力される。逆に入力バッファ１６０１から出力され
るアドレス信号が立ち下がるとその少し後にインバータ
回路１６１２の出力が立ち上がりＮＯＲ回路１６１３か
らが短いパルスが出力される。ここで，複数の１６１０
の回路のいずれかの出力に短いパルス波形が出力される
とＮＯＲ回路１６２０は逆極性のパルスを出力し，１６
３０の回路に伝えられる。

【００９９】１６３０の回路の中は，ＮＯＲ回路１６２
０から送られてくるパルスが遅延回路１６３１によって
所定の時間だけ遅らされた後にＮＡＮＤ回路１６３５の
出力をハイレベルにし，遅延回路１６３２によって更に
他の所定の時間だけ遅らされた後にＮＡＮＤ回路１６３
５の出力をローレベルに戻すように構成されている。こ
れにより，メモリ部１６００から出力されるデータが早
く変化を始めても，遅延回路１６３１によって設定され
た所定の時間が経過するまでフリップフロップ１６０３
からは出力されない。

【０１００】また，メモリ部１６００から出力されるデ
ータ信号が確定するまでにＮＡＮＤ回路１６３５の出力
がハイレベルになるように遅延回路１６３１の遅延時間
を設定しておけば，図１０の構成を使用したことによる
アクセス時間の増大はフリップフロップ回路１６０３の
１段の遅延時間分のみで済む。

【０１０１】また，遅延素子１６３２の遅延時間は，メ
モリ部１６００から出力されるデータ信号が確定しフリ
ップフロップ１６０３に取り込まれた後にＮＡＮＤ回路
１６３５の出力がローレベルになるように設定しておけ
ばよい。

【０１０２】これら２つの遅延素子１６３１，１６３２
の遅延時間を，メモリ部１６００から出力される信号の
確定する直前にＮＡＮＤ回路１６３５の出力が立ち上が
り直後に立ち下がるように設定しておけば，このメモリ
ＬＳＩの出力が変化する可能性のある時間は短くなり，
従って短い時間間隔でデータを読み出すことができる。

【０１０３】なお，図１０の１６５０の信号線は，フリ
ップフロップ１６０３をスルー状態にしてこのメモリＬ
ＳＩを普通のメモリＬＳＩと同じように動作させるため
の制御信号を加えるためのものである。この信号は，普
通のメモリＬＳＩ用のテスト装置を使ってこのメモリＬ
ＳＩをテストしたい場合に有用である。

【０１０４】（７）実施例７図１２は，図１０の回路の別の動作の一例を示した図で
ある。図１２の場合は，フリップフロップ１６０３には
エッジトリガ型のフリップフロップを使用する。また，
図１２の場合には遅延素子１６３１の遅延時間は図１１
の場合より若干長く設定する。すなわち，フリップフロ
ップ１６０３がエッジトリガ型であるため，ＮＡＮＤ回
路１６３５の出力はメモリ部１６００から出力される信
号が確定した後に立ち上がるように設定しなければなら
ない。このため，図１１の場合に比べてアクセス時間は
若干長くなるが，データ出力が変化する可能性のある時
間の幅は更に短くすることができる。

【０１０５】（８）実施例８図１３は図１０と同じ目的のメモリＬＳＩの構成を示し
た回路図であり，一般に出力ラッチ付きメモリと呼ばれ
るものである。この回路は，フリップフロップ１６０３
が信号を取り込むタイミングは１９５０の信号線を経由
して外部から供給されるクロック信号によって決まるよ
うに構成されている。このメモリＬＳＩは，出力される
信号が変化するタイミングがクロック信号のみによって
決まるという利点があるが，アドレス信号の２倍の周波
数である高速のクロック信号をメモリＬＳＩに供給しな
ければならない点が短所である。

【０１０６】（９）実施例９図１４は図１の他の実施例を示す回路図である。図１０
や図１３に示したようなデータが変化する可能性のある
時間の幅が小さいメモリＬＳＩを使えば，図１の他に図
１４のような構成も可能である。図１４の構成では，図
１の可変遅延回路７２２〜７２４の代わりに同期化回路
２０２２〜２０２４を使用し，これに伴って制御回路７
２０の構成も若干変える。

【０１０７】同期化回路２０２２の構成の一実施例を図
１５に示す。図１５において２１００は入力バッファ，
２１０１〜２１０３はセレクタ，２１１０と２１１１は
フリップフロップ，２１３０は逆相のクロック信号を生
成するためのインバータ回路である。また，この図にお
けるフリップフロップはすべてエッジトリガ型とする。

【０１０８】この回路は，メモリＬＳＩから返ってくる
データ信号が遅い場合にはセレクタ２１０１が図の上側
の入力を選択し，入力バッファ２１００で受けた信号を
直接フリップフロップ１２２に入力する。ところが，メ
モリＬＳＩから返ってくるデータ信号がクロック信号の
周期の約半分に相当する時間だけ早くなると，このまま
では１サイクル前のクロックでフリップフロップ１２２
に取り込まれる恐れが生じるため，セレクタ２１０１が
図の下側，セレクタ２１０２が図の上側の信号を選択
し，フリップフロップ２１１０によって約半周期遅らせ
た信号がフリップフロップ１２２に加えられる。これよ
り確実に所望のタイミングで取り込まれるようにするこ
とができる。

【０１０９】また，この状態から更に約半周期分早くな
り元の状態からほぼ１周期分早くなった時には，フリッ
プフロップ２１１１によって１周期遅らせた信号，更に
半周期分早くなった時にはフリップフロップ２１１０と
２１１１とにより１周期半遅らせた信号をフリップフロ
ップ１２２に加えることにより，いずれの場合にも所望
のタイミングで取り込まれるようにすることができる。
図１４および図１５の回路を使った場合の動作波形を図
１５に示す。ただし，論理ＬＳＩ１０１の外の部分の遅
延時間は，図２の場合と同じとする。

【０１１０】図１６に示すように，最も遠いメモリＬＳ
Ｉ１０４から返ってくるデータ信号が変化し始めるのは
図２の場合より遅くなるが確定する時刻は図２の場合と
ほぼ同じになり，従って図２とほぼ同じタイミングで立
ち上がる遅延回路７１０の出力に同期してフリップフロ
ップ１２４に取り込むことができる。一方，最も近いメ
モリＬＳＩ１０２から返ってくるデータ信号はクロック
信号の約１周期半に相当する時間だけ前に変化を始めて
確定する。従って，遅延回路７１０の出力の立ち下がり
に同期してフリップフロップ２１１０に取り込み，更に
その出力を立ち上がりに同期してフリップフロップ２１
１１に取り込んだ後にフリップフロップ１２２に加える
ことにより，フリップフロップ１２４と同じタイミング
で取り込むことができる。

【０１１１】（１０）実施例１０図１７は，更に調整可能範囲を拡げた同期化回路の構成
を示す回路図である。この回路は，図１５の同期化回路
のセレクタ２１０３とフリップフロップ２１１１の間
に，セレクタ２１０４，２１０５，フリップフロップ２
１１２，２１１３，バッファ回路２１２０が構成する回
路を追加したものであり，セレクタ２１０４と２１０５
の制御信号を切り替えることにより，クロック信号の２
周期分に相当する時間だけ調整範囲が拡がる。また，更
に拡げたい場合にはフリップフロップ２１１３とセレク
タ２１０５の間に同じ回路を追加することにより，フリ
ップフロップ間のゲート段数を増やすことなく拡げるこ
とができる。

【０１１２】図１７等の同期化回路も図４や図８に示し
た制御回路７２０で制御できるが，ただしアップダウン
カウンタ１０４０の出力する制御信号２１５１〜２１５
５の変化の仕方を表２に示すように少し変えなければな
らばい。

【０１１３】

【表２】

【０１１４】このような制御信号を出力するアップダウ
ンカウンタの構成の一例を図１８に示す。図１８の回路
は，１０８２，１０９２の信号線から加えられる制御信
号に応じて１１０の信号線から加えられるクロック信号
をカウントアップまたはカウントダウンし，その結果が
１３５０〜１３５２の信号線に現われる信号によって２
進数表示されるまでは図７のアップダウンカウンタと同
じであるが，２１５１〜２１５５に現われる制御信号は
表２に示すようになる。

【０１１５】（１１）実施例１１図１９，図２０はそれぞれ他の実施例の構成の一部を示
す回路図であり，図１９は図１または図９の実施例に，
図２０は図１４の実施例に，それぞれセレクタ２５０１
と２５０２および遅延回路２５１１と２５１２を付加し
たものである。これらの実施例は，信号線２５５１や２
５５２に加える制御信号を切り替えることによってフリ
ップフロップ群１２０またはフリップフロップ１２２〜
１２４や同期化回路２０２２〜２０２４に加えるクロッ
ク信号の位相を少しだけ遅らせ得るようになっている。

【０１１６】この回路は，可変遅延回路７２２〜７２４
の遅延時間や同期化回路２０２２〜２０２４のセレクタ
の状態を設定するための初期設定の時には，フリップフ
ロップ群１２０に加えるクロック信号のみを遅らせた状
態，および，フリップフロップ１２２〜１２４や同期化
回路２０２２〜２０２４に加えるクロック信号のみを遅
らせた状態の両方に対して初期設定の動作を行なわせ
る。そして，稼働状態の時は２５５１および２５５２の
信号線にはセレクタ２５０１および２５０２が遅延回路
２５１１や２５１２を経由しない経路を選択するような
制御信号を加える。

【０１１７】これにより，初期設定の時には図２や図１
６の１１０のクロックの波形が少し右にずれた状態と７
１０の出力が少し右にずれた状態の両方において調整が
行なわれ，多少のズレが生じても正常なタイミングで取
り込まれるようになる。その後，稼働時にはいずれのズ
レも無い状態で使われることになるため，稼働時にはよ
り安定した状態で使うことができる。

【０１１８】（１２）実施例１２図１，図９，図１４，図１９，図２０の各実施例の説明
では，メモリＬＳＩ１０２〜１０４が複数個あることを
前提とし，各メモリＬＳＩからデータ信号が返ってくる
までの時間のバラツキを補正して全てのメモリＬＳＩか
ら返ってくるデータ信号を同時に取り込むことを目的と
してきたが，上記の各実施例はメモリＬＳＩが１個しか
無い場合にも効果がある。

【０１１９】すなわち，ＬＳＩ等の遅延時間には製造バ
ラツキがあるため，クロック信号の周期が短くなると論
理ＬＳＩ１０１に接続されたメモリＬＳＩが１個しか無
くても，データ信号が返ってくるまでの時間が設計時に
予定した時間よりずれて所定のサイクルのクロック信号
で取り込まれないことも起こり得る。このような場合に
本発明を適用すると，可変遅延回路７２２または同期化
回路２０２２等に遅延時間の製造バラツキ等を補正させ
て所定のタイミングで取り込まれようにすることができ
る。

【０１２０】

【発明の効果】以上述べたように，本発明によればメモ
リＬＳＩからのデータ読み出しの時間間隔を短縮するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図。

【図２】図１の実施例の動作を示すタイミングチャー
ト。

【図３】図１等の実施例に使う可変遅延回路の構成を示
す回路図。

【図４】図１の実施例に使う制御回路の一実施例を示す
回路図。

【図５】図４の制御回路の動作を示すタイミングチャー
ト。

【図６】一般的なメモリＬＳＩの構成を示す構成図。

【図７】図４の制御回路に使うアップダウンカウンタの
一実施例を示す回路図。

【図８】図１の実施例に使う制御回路の他の実施例を示
す回路図。

【図９】本発明の他の実施例を示す回路図。

【図１０】本発明のメモリＬＳＩの一実施例を示す回路
図。

【図１１】図１０のメモリＬＳＩの動作を示すタイミン
グチャート。

【図１２】図１０のメモリＬＳＩの他の条件における動
作を示すタイミングチャート。

【図１３】一般的な出力ラッチ付きメモリＬＳＩの構成
を示す回路図。

【図１４】本発明の他の実施例を示す回路図。

【図１５】図１４等の実施例に使う同期化回路の一実施
例を示す回路図。

【図１６】図１４の実施例の動作を示すタイミングチャ
ート。

【図１７】図１４の実施例に使う同期化回路の他の実施
例を示す回路図。

【図１８】図４の制御回路に使うアップダウンカウンタ
の他の実施例を示す回路図。

【図１９】本発明の他の実施例を示す回路図。

【図２０】本発明の他の実施例を示す回路図。

【符号の説明】

１０１……論理ＬＳＩ，１０２〜１０４……メモリＬＳ
Ｉ，１１０……クロック信号を伝達する信号線，１１１
……アドレス信号を伝達する信号線，１１２〜１１４…
…データ信号を伝達する信号線，１２０……アドレス信
号を出力するフリップフロップ群，１２２〜１２４……
データ信号を取り込むフリップフロップ，７２０……制
御回路，７２２〜７２４……可変遅延回路，２０２２〜
２０２４……同期化回路。

Claims

【特許請求の範囲】

【請求項１】プロセッサと、複数のメモリと，該プロセッサから供給されるアドレス
を該複数のメモリに転送するためのアドレスバスと、それぞれ該複数のメモリの一つに対応して設けられ、該
プロセッサから供給された複数のデータを該複数のメモ
リに並列に転送し、該複数のメモリから読み出された複
数のデータを該プロセッサに並列に転送するための複数
のデータバスと、それぞれ該複数のメモリの一つに対応して設けられ、該
複数のメモリから該複数のデータバスに読み出された複
数のデータを、遅延して該プロセッサに供給するため
の、遅延時間を制御可能な複数の転送回路とを有する情
報処理装置。
【請求項２】該プロセッサから供給された同一のアドレ
スに対して該複数のメモリから読み出された複数のデー
タが、所定の時間差内で該プロセッサに到着するよう
に、該複数の転送回路のそれぞれの遅延時間を決定する
制御回路をさらに有する請求項１記載の情報処理装置。
【請求項３】該制御回路は、該プロセッサから供給され
た同一のアドレスに対して該複数のメモリから読み出さ
れた複数のデータに対する該複数の転送回路の出力が変
化するタイミングに応答して、該複数の可変遅延回路の
遅延時間を制御する回路を有する請求項２記載の情報処
理装置。
【請求項４】該制御回路は、該プロセッサから供給され
た同一のアドレスに対して該複数のメモリから読み出さ
れた複数のデータの各々が、該アドレスが該アドレスバ
スに送出されてからの所定の経過時間後に該プロセッサ
に到着するように、該複数の転送回路のそれぞれの遅延
時間を制御する回路を有する請求項２記載の情報処理装
置。
【請求項５】該制御回路は該複数の転送回路の遅延時間
を決定するために、該複数のメモリに読み出しアドレス
を供給する手段と、該供給された読み出しアドレスに対して該複数のメモリ
から読み出された複数のデータが該複数の転送回路を経
由して該プロセッサに到着するタイミングをそれぞれ監
視する複数の監視手段と、該複数の監視手段による監視結果に応じて該複数の転送
回路のそれぞれの遅延時間を決定する手段とを有する請
求項３記載の情報処理装置。
【請求項６】該遅延時間を決定する手段は、該複数データが該複数の転送回路を経由して該プロセッ
サに到着すべき基準のタイミングを示す基準信号を発生
する手段と、該監視手段により検出された、該複数のデータの該プロ
セッサへの到着タイミングと該基準信号が示す基準のタ
イミングの差に依存して、該複数の転送回路のそれぞれ
の遅延時間を変更する手段と、該変更手段による該複数の遅延時間の変更後に、該アド
レス供給手段によるアドレスの供給、該監視手段による
監視、および該遅延時間の変更手段による遅延時間の変
更を繰り返す手段とを有する請求項５記載の情報処理装
置。
【請求項７】各監視手段は、遅延時間をカウントアップ
する信号とカウントダウンする信号を切り替えて出力す
る回路であり、各遅延時間の変更手段は、対応する監視手段の出力に応
答するアップダウンカウンタであり、各転送回路は、対応するアップダウンカウンタの出力に
依存して異なる遅延時間でもって、対応するデータバス
に読み出されたデータを遅延する可変遅延回路からなる
請求項６記載の情報処理装置。
【請求項８】該制御回路は、該基準信号と一定の時間だ
けずれた早期信号および遅延信号を出力する手段をさら
に有し、各監視手段は、該基準信号、該早期信号、該遅延信号と
対応する転送回路を経由していずれかの読み出されたデ
ータが該プロセッサに到着するタイミングとから、該カ
ウントアップ信号またはカウントダウン信号を生成する
回路からなる請求項６記載の情報処理装置。
【請求項９】該複数の転送回路と該制御回路は、該プロ
セッサと同じＬＳＩに含まれている請求項２記載の情報
処理装置。
【請求項１０】該情報処理装置は、該複数の転送回路の
出力を同一の該プロセッサの動作クロックに応答して取
込み、該プロセッサに取り込まれた信号を供給する複数
のフリップフロップを更に有し、各監視手段は、対応する転送回路の出力を取り込むフリ
ップフロップの出力の変化のタイミングを検出して、そ
の転送回路を経由して該プロセッサにデータが到着する
タイミングを検出する手段からなる請求項５記載の情報
処理装置。
【請求項１１】クロック信号に同期して出力されるアド
レス信号と，上記アドレス信号に応じてデータ信号を出
力する少なくとも１個のメモリＬＳＩ等と，上記メモリ
ＬＳＩ等が出力するデータ信号を取り込むフリップフロ
ップを備えた情報処理装置において，上記データ信号を
遅延させて上記フリップフロップに到達するまでの時間
を調整する手段を備えた情報処理装置。
【請求項１２】上記調整手段は制御信号によって制御さ
れる請求項１１の情報処理装置。
【請求項１３】上記制御信号を記憶する手段を備えた請
求項１２の情報処理装置。
【請求項１４】上記記憶する手段と上記フリップフロッ
プと上記調整する手段は同一のＬＳＩの中に搭載される
請求項１３の情報処理装置。
【請求項１５】上記制御信号を自動的に生成する手段を
備えた請求項１２〜１４のいずれか一つの情報処理装
置。
【請求項１６】上記生成手段は，上記フリップフロップ
の出力と所定のタイミングで変化する信号が一致するか
否かを判定する手段を備えた請求項１５の情報処理装
置。
【請求項１７】上記生成する手段は，上記アドレス信号
のうちの複数のビットを個別に切り換える機能を備えた
請求項１５〜１６のいずれか一つの情報処理装置。
【請求項１８】上記アドレス信号を出力するタイミング
をずらせる手段を備えた請求項１１〜１７のいずれか一
つの情報処理装置。
【請求項１９】上記フリップフロップがデータ信号を取
り込むタイミングをずらせる手段を備えた請求項１１〜
１８の情報処理装置。
【請求項２０】上記調整手段は，可変遅延回路を備えた
請求項１１〜１９のいずれか一つの情報処理装置。
【請求項２１】上記調整手段は，上記フリップフロップ
の他に少なくとも１個の上記データを受ける第２のフリ
ップフロップを備え，上記第１、第２のフリップフロッ
プは互いに異なる位相のクロック信号に同期して上記デ
ータを取り込むように構成され，上記第１のフリップフ
ロップが取り込む信号が上記第２のフリップフロップを
経由するか否かを選択する手段を備えた請求項１１〜２
０の情報処理装置。
【請求項２２】出力信号が変化するタイミングを揃える
ための手段を備えた半導体記憶装置において，上記半導
体記憶装置内にアドレス信号が変化したことを検出する
手段と，上記アドレス信号が変化した後所定の時間の経
過後に上記揃えるための手段に制御信号を加える手段を
備えた半導体記憶装置。
【請求項２３】上記制御信号を加える手段が，常に一定
の制御信号を出力する状態と所定のタイミングで所定の
制御信号を出力する状態とを切り換えるための第２の制
御信号を備えた請求項２２の半導体記憶装置。
【請求項２４】請求項２２〜２３に記載した半導体記憶
装置を備えた請求項１１〜２１のいずれか一つの情報処
理装置。