JP4425243B2 - 半導体記憶装置 - Google Patents
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Description
(1) ドライバコントローラへの画像データの書き込みと表示データの読み出しが同時に実施される。
(2) 携帯電話等の携帯機器向けは消費電力を少なくすることが必要であり、非同期アクセスや低速クロックを用いて画像処理用メモリへアクセスする。即ち、高速クロックを使用できない。
(3) CPU系のクロックと画像処理系のクロック速度が異なり、タイミングの変換が必要である。
この半導体記憶装置は、一般的な1ポート・メモリ1を2ポート・メモリとして使用するもので、AポートとBポートの入力信号を切り替えて1ポート・メモリ1に与える選択回路2、この1ポート・メモリ1から読み出される出力データOUTを保持してAポートとBポートに出力する出力バッファ3A,3B、及びAポートとBポートの切り替えを制御する制御回路4で構成されている。
(a) 制御回路4の回路構成は一例であって、同様の機能を有する回路に置き換えることができる。例えば、位相調整部10のインバータ12及びAND13を削除し、クロック信号CKAをFF14のクロック端子に直接与えるようにしても、同様の動作が可能である。
(b) 位相調整部10では、Aポートのクロック信号CKAの立ち上がりのタイミングを基準タイミングとしているが、立ち下がりのタイミングを用いても良い。また、位相調整部40では、Bポートのクロック信号CKBの立ち下がりのタイミングに基づいて遅延クロック信号CBD2を生成しているが、立ち上がりタイミングを用いても良い。
(c) 実施例中で例示した遅延素子11等の遅延時間は一例であり、実際に適用する1ポート・メモリ1が正常に動作することのできるタイミングを確保するような値に設定する必要がある。
2 選択回路
3A,3B 出力バッファ
4 制御回路
10,40 位相制御部
50 位相比較部
60 選択部
Claims (1)
- 選択信号で第1ポートが選択されたときに、該第1ポートに与えられるアドレス信号、入力データ、動作許可信号及び読み書き制御信号を選択し、該選択信号で第2ポートが選択されたときには、該第2ポートに与えられるアドレス信号、入力データ、動作許可信号及び読み書き制御信号を選択してメモリ回路に与える選択回路と、
前記メモリ回路から読み出される出力データを第1出力クロック信号に従って保持して前記第1ポートに出力する第1出力バッファと、
前記メモリ回路から読み出される出力データを第2出力クロック信号に従って保持して前記第2ポートに出力する第2出力バッファと、
前記第1ポートに与えられる第1クロック信号と前記第2ポートに与えられる第2クロック信号に基づいて、前記選択信号、前記第1出力クロック信号、前記第2出力クロック信号、及び前記メモリ回路に対するメモリクロック信号を生成する制御回路とを備えた半導体記憶装置において、
前記制御回路は、
前記第1クロック信号の立ち上がりまたは立ち下がりを基準タイミングとして、該基準タイミングから第1時間の経過後第2時間が経過するまでの期間は前記第1ポートを選択し、それ以外の期間は前記第2ポートを選択する前記選択信号、該選択信号によって第1ポートが選択されている期間中に出力される所定パルス幅の第1遅延クロック信号並びに前記第1出力クロック信号、該基準タイミングから該第2時間の経過後第3時間が経過するまでの間出力される第1遅延信号、該第1遅延信号が出力されている間に出力される所定パルス幅の第2遅延クロック信号、及び該基準タイミングから該第2時間が経過するまでの間活性化される衝突監視信号を生成する第1の位相調整部と、
前記第2クロック信号の立ち上がりまたは立ち下がりから一定時間出力される第2遅延信号、及び該第2遅延信号が出力されている間に出力される所定パルス幅の第3遅延クロック信号を生成する第2の位相調整部と、
前記衝突監視信号が活性化されている期間に前記第2遅延信号が出力されたときに、該第2遅延信号の出力開始から前記第1遅延信号の出力が停止されるまでの間出力される衝突検出信号、及び該衝突検出信号と該第1遅延信号が出力されている間出力される調停信号を生成する位相比較部と、
前記調停信号が出力されているときは前記第2遅延クロック信号を選択し、該調停信号が出力されていないときは前記衝突検出信号でマスクされた前記第3遅延クロック信号を選択して前記第2出力クロック信号として出力する第1セレクタと、前記選択信号で第1ポートが選択されたときは前記第1遅延クロック信号を選択し、該選択信号で第2ポートが選択されたときには該第2出力クロック信号を選択して前記メモリクロック信号として出力する第2セレクタとを備えた選択部とを、
備えたことを特徴とする半導体記憶装置。
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