JP2002108690A - マルチポートメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で複雑な調停手段をもたずに、多
くのポート数を確保し、かつ消費電力を抑える。 【解決手段】 シーケンス動作の１周期内における系統
毎のＤＲＡＭ４へのアクセスタイミングおよびアクセス
順は、固定であるとし、シリアル−パラレル変換回路１
ａ，１ｂは書き込み要求タイミングに同期してシリアル
−パラレル変換を行い、ライトバッファ２ａ，２ｂは、
シーケンスに同期してシリアル−パラレル変換回路１
ａ，１ｂの出力信号を一時記憶し、リードバッファ５
ａ，５ｂはシーケンスに同期してＤＲＡＭ４から読み出
されたデータを一時記憶し、パラレル−シリアル変換回
路６ａ，６ｂはパラレルデータをシリアルデータに変換
し、遅延調整回路７ａ，７ｂは、読み出し要求タイミン
グに合致するようにデータを遅延する。また、動作クロ
ックを系統毎に別々に供給し、停止中の系統には動作ク
ロックを供給しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばビデオカメ
ラ等に用いられ、ディジタル信号を記憶させるＤＲＡＭ
等のメモリ装置に関するものである。特に、画像データ
など連続するシリアルデータの複数系統の同時書き込
み、もしくは同時読み出しが可能なマルチポートメモリ
装置に関するものである。

【０００２】

【従来の技術】ビデオカメラなどで用いられている画像
メモリとしては、一般にＶＲＡＭと呼ばれるデュアルポ
ートメモリや、フィールドメモリと呼ばれるＦＩＦＯ構
造のメモリがある。

【０００３】

【発明が解決しようとする課題】しかし、高機能化、高
画質化などを実現するためには、それらの画像メモリで
は、同時アクセス可能なポート数が限られているため、
用途によって必要なポート数を確保できないという問題
がある。

【０００４】この解決策としては、使用する画像メモリ
の数を増やす方法や、画像メモリの動作周波数をデータ
の同期周波数の２倍等に高くして、データの書き込み・
読み出し部分でレート変換することによりメモリアクセ
スを高速化して、見かけ上の同時アクセス可能な系統数
を増やす方法などが考えられる。

【０００５】しかしながら、前者の方法では大型化して
しまい、後者の方法は消費電力が増大してしまうなどの
問題がある。

【０００６】また、３ポート以上のポートを備える画像
メモリは、汎用性を高めるため、各ポートと画像メモリ
の各々の動作クロックを独立に取り扱える反面、ポート
間のメモリへのアクセスの調停手段が複雑になり、ポー
ト数を増やすことが困難であった。

【０００７】本発明は上記課題を解決し、シングルポー
トメモリを使って簡単な構成で複雑な調停手段をもたず
に、従来より多くのポート数を確保することができるマ
ルチポートメモリ装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１記載のマルチポートメモリ装置
は、入力系統別にシリアルデータを所定のデータ数毎に
シリアル−パラレル変換する複数のシリアル−パラレル
変換手段と、複数のシリアル−パラレル変換手段の出力
を一時記憶するライトバッファと、ライトバッファの出
力の一部を選択して出力するライトデータ選択出力手段
と、ライトデータ選択出力手段の出力が書き込まれるメ
モリと、メモリから読み出されたデータを一時記憶する
リードバッファと、リードバッファの出力を出力系統別
にパラレル−シリアル変換する１または複数のパラレル
−シリアル変換手段と、１または複数のパラレル−シリ
アル変換手段の出力を遅延する１または複数の遅延調整
手段と、メモリの書き込み・読み出しおよびアドレス制
御を行うメモリ制御手段と、ライトバッファ、ライトデ
ータ選択出力手段、リードバッファ、メモリ制御手段の
各々の動作の制御シーケンスを発生するシーケンス発生
手段と、複数のシリアル−パラレル変換手段、ライトバ
ッファ、メモリ、リードバッファ、１または複数のパラ
レル−シリアル変換手段、１または複数の遅延調整手
段、メモリ制御手段、シーケンス発生手段に対して動作
に必要なクロックを供給するクロック発生手段とを備え
ている。

【０００９】そして、シーケンス発生手段で発生する制
御シーケンスは所定の周期を有し、制御シーケンスの１
周期内における各入出力系統のメモリへのアクセスタイ
ミングおよびアクセス順は固定であるとしている。

【００１０】また、シリアル−パラレル変換手段は外部
からの書き込み要求タイミングに同期してシリアル−パ
ラレル変換を行う。

【００１１】また、ライトバッファはシーケンス発生手
段の出力する制御シーケンスの位相に同期してシリアル
−パラレル変換手段の出力を一時記憶する。

【００１２】また、リードバッファはシーケンス発生手
段の出力する制御シーケンスの位相に同期してメモリか
ら読み出されたデータを一時記憶する。

【００１３】また、遅延調整手段は外部からの読み出し
要求タイミングと制御シーケンスの位相の差に基いてパ
ラレル−シリアル変換手段の出力を外部からの読み出し
要求タイミングと合致するように遅延する。

【００１４】また、クロック発生手段は、シリアル−パ
ラレル変換手段、ライトバッファ、リードバッファ、パ
ラレル−シリアル変換手段、遅延調整手段に対して、入
出力系統別に動作クロックを供給し、メモリ、メモリコ
ントローラ、シーケンス発生手段へはさらに別の共通ク
ロックを供給し、未使用ポートは入出力系統別に供給し
た動作クロックを停止し、すべてのポートを未使用時
は、共通クロックも停止する。

【００１５】この構成によれば、シーケンス発生手段に
よってメモリへの入出力系統の各ポートのメモリへのア
クセスタイミングの順序を周期的に固定し、入力系統の
書き込みデータはこのアクセスタイミングに同期するよ
うライトバッファで一時記憶保持し、出力系統の読み出
しデータは固定されたアクセスタイミングで読み出した
後遅延調整手段で読み出し要求タイミングに合致するよ
うに遅延させることで、従来のようなポート間のメモリ
へのアクセスの調停を必要とせず、簡単にポート数を増
やし、多くの入出力ポートを得ることができる。

【００１６】また、系統別に動作クロックを供給してお
り、使用しない入出力系統毎に関係する回路の動作を停
止させることができるため、ポート間の複雑な調停を行
う必要なく、簡単な構成で多くのポート数を有するマル
チポートメモリ装置を無駄な電力消費を抑えて実現する
ことができる。また、すべての系統が動作を停止したと
きには、共通クロックも停止するので、無駄な消費電力
をさらに抑えることができる。

【００１７】本発明の請求項２記載のマルチポートメモ
リ装置は、シリアルデータを所定のデータ数毎にシリア
ル−パラレル変換するシリアル−パラレル変換手段と、
シリアル−パラレル変換手段の出力を一時記憶するライ
トバッファと、ライトバッファの出力が書き込まれるメ
モリと、メモリから読み出されたデータを一時記憶する
リードバッファと、リードバッファの出力を出力系統別
にパラレル−シリアル変換する１または複数のパラレル
−シリアル変換手段と、１または複数のパラレル−シリ
アル変換手段の出力を遅延する１または複数の遅延調整
手段と、メモリの書き込み・読み出しおよびアドレス制
御を行うメモリ制御手段と、ライトバッファ、リードバ
ッファ、メモリ制御手段の各々の動作の制御シーケンス
を発生するシーケンス発生手段と、複数のシリアル−パ
ラレル変換手段、ライトバッファ、メモリ、リードバッ
ファ、１または複数のパラレル−シリアル変換手段、１
または複数の遅延調整手段、メモリ制御手段、シーケン
ス発生手段に対して動作に必要なクロックを供給するク
ロック発生手段とを備えている。

【００１８】そして、シーケンス発生手段で発生する制
御シーケンスは所定の周期を有し、制御シーケンスの１
周期内における入出力系統毎のメモリへのアクセスタイ
ミングおよびアクセス順は固定であるとしている。

【００１９】また、シリアル−パラレル変換手段は外部
からの書き込み要求タイミングに同期してパラレル−シ
リアル変換を行う。

【００２０】また、ライトバッファはシーケンス発生手
段の出力する制御シーケンスの位相に同期してシリアル
−パラレル変換手段の出力を一時記憶する。

【００２１】また、リードバッファはシーケンス発生手
段の出力する制御シーケンスの位相に同期してメモリか
ら読み出されたデータを一時記憶する。

【００２２】また、遅延調整手段は外部からの読み出し
要求タイミングと制御シーケンスの位相の差に基いてパ
ラレル−シリアル変換手段の出力を外部からの読み出し
要求タイミングと合致するように遅延する。

【００２３】また、クロック発生手段は、シリアル−パ
ラレル変換手段、ライトバッファ、リードバッファ、パ
ラレル−シリアル変換手段、遅延調整手段に対して、入
出力系統別に動作クロックを供給し、メモリ、メモリコ
ントローラ、シーケンス発生手段へはさらに別の共通ク
ロックを供給し、未使用ポートは入出力系統別に供給し
た動作クロックを停止し、すべてのポートを未使用時
は、共通クロックも停止する。

【００２４】この構成によれば、シーケンス発生手段に
よってメモリへの入出力系統の各ポートのメモリへのア
クセスタイミングの順序を周期的に固定し、入力系統の
書き込みデータはこのアクセスタイミングに同期するよ
うライトバッファで一時記憶保持し、出力系統の読み出
しデータは固定されたアクセスタイミングで読み出した
後遅延調整手段で読み出し要求タイミングに合致するよ
うに遅延させることで、従来のようなポート間のメモリ
へのアクセスの調停を必要とせず、簡単にポート数を増
やし、多くの入出力ポートを得ることができる。

【００２５】また、系統別に動作クロックを供給してお
り、使用しない入出力系統毎に関係する回路の動作を停
止させることができるため、ポート間の複雑な調停を行
う必要なく、簡単な構成で多くのポート数を有するマル
チポートメモリ装置を無駄な電力消費を抑えて実現する
ことができる。また、すべての系統が動作を停止したと
きには、共通クロックも停止するので、無駄な消費電力
をさらに抑えることができる。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。

【００２７】図１は本発明のマルチポートメモリ装置の
実施の形態（請求項１に対応）の全体の構成を示すブロ
ック図である。図２から図６までの各図は図１のマルチ
ポートメモリ装置の要部の具体的な構成を示すブロック
図である。

【００２８】まず、図１から図６までの各図に基づい
て、本発明の実施の形態におけるマルチポートメモリ装
置の構成を説明する。

【００２９】図１では、例として、入出力ポート数４ポ
ート、具体的には入力２ポート（ＷＡポート，ＷＢポー
ト）、出力２ポート（ＲＡポート，ＲＢポート）の４ポ
ートのマルチポートメモリ装置を示している。このマル
チポートメモリ装置は、シリアル−パラレル変換を行う
シリアル−パラレル変換手段としてのシリアル−パラレ
ル変換回路１ａ，１ｂと、データを一時記憶するライト
バッファ２ａ，２ｂと、ライトデータ選択出力手段とし
てのセレクタ３ａ，３ｂ，３ｃと、メモリとしてのＤＲ
ＡＭ４と、データを一時記憶するリードバッファ５ａ，
５ｂと、パラレル−シリアル変換を行うパラレル−シリ
アル変換手段としてのパラレル−シリアル変換回路６
ａ，６ｂと、遅延調整手段としての遅延調整回路７ａ，
７ｂと、メモリ制御手段としてのＤＲＡＭコントローラ
８と、シーケンス発生手段としてのシーケンス発生回路
９と、上記各回路に対して動作クロックを供給するクロ
ック発生手段としてのクロック発生回路１０とから構成
されている。このマルチポートメモリ装置は、例えばマ
イクロプロセッサと同じ回路基板上に混載されるもので
あり、そのデータのビット幅は、１２８〜２５６ビット
程度と単体のメモリに比べて大きいものである。

【００３０】図２から図６までの各図は、図１中のシリ
アル−パラレル変換回路１ａ、ライトバッファ２ａ、リ
ードバッファ５ａ、パラレル−シリアル変換回路６ａ、
遅延調整回路７ａのさらに詳細な構成例を示したブロッ
ク図である。

【００３１】ここで、入力データＷＳＤＡ，ＷＳＤＢは
例えばデータ幅１２ビットでクロックＷＡＣＬＫ，ＷＢ
ＣＬＫに同期した時系列データとしており、また、ＤＲ
ＡＭ４のアクセスデータ幅は例えば１２０ビットである
としている。なお、これらのビット幅に限定されるもの
ではない。

【００３２】シリアル−パラレル変換回路１ａは、図２
に示すように、４０段のシフトレジスタ１０と、外部信
号ＷＳＴＲＢＡを制御信号としてロード、ホールド動作
を行うレジスタ１１とから構成されている。これらは、
クロックＷＡＣＬＫに従って動作する。そして、この構
成によって、１２ビットの４０個のシリアルの入力デー
タＷＳＤＡが４８０ビットの出力データＷＰＤＡに変換
されて出力され、ライトバッファ２ａへ入力される。

【００３３】シリアル−パラレル変換回路１ｂは、シリ
アル−パラレル変換回路１ａと同様の構成であり、外部
信号ＷＳＴＲＢＢを制御信号とし、１２ビットの入力デ
ータＷＳＤＢに対して、４８０ビットの出力データＷＰ
ＤＢを出力する。この出力データＷＰＤＢはライトバッ
ファ２ｂへ送られる。

【００３４】ライトバッファ２ａは、図３に示すよう
に、シーケンス発生回路９からの制御信号であるポート
基準信号ＷＡＣＴＡによりロード、ホールド制御される
４８０ビットのレジスタ１２で構成されており、ＤＲＡ
Ｍ４の動作クロックＤＲＡＭＣＬＫに同期して動作す
る。レジスタ１２は、図では４個の１２０ビットのレジ
スタ１２ａ，１２ｂ，１２ｃ，１２ｄで構成され、それ
ぞれ１２０ビット分ずつ保持され、それぞれ１２０ビッ
トの出力データＷＤＤＡ０〜ＷＤＤＡ３として出力さ
れ、セレクタ３ａへ送られる。

【００３５】ライトバッファ２ｂは、ライトバッファ２
ａと同様の構成であり、シーケンス発生回路９からの制
御信号であるポート基準信号ＷＡＣＴＢによりロード、
ホールド制御され、ＤＲＡＭ４の動作クロックＤＲＡＭ
ＣＬＫに同期して動作して、４個の１２０ビットの出力
データＷＤＤＢ０〜ＷＤＤＢ３として出力され、セレク
タ３ｂへ送られる。

【００３６】セレクタ３ａは、ライトバッファ２ａの出
力データＷＤＤＡ０〜ＷＤＤＡ３をシーケンス発生回路
９からの書き込みデータ選択信号ＷＤＳＥＬに従って出
力データＷＤＤＡとして選択的に出力する。

【００３７】セレクタ３ｂは、ライトバッファ２ｂの出
力データＷＤＤＢ０〜ＷＤＤＢ３をシーケンス発生回路
９からの書き込みデータ選択信号ＷＤＳＥＬに従って出
力データＷＤＤＢとして選択的に出力する。

【００３８】セレクタ３ｃは、セレクタ３ａの出力デー
タＷＤＤＡとセレクタ３ｂの出力データＷＤＤＢとをシ
ーケンス発生回路９からの書き込みデータ選択信号ＷＰ
ＳＥＬに従って１２０ビットの出力データＷＤＤとして
選択的に出力し、ＤＲＡＭ４へ送る。

【００３９】ＤＲＡＭ４は、ＤＲＡＭコントローラ８か
らのＲＡＳ（ローアドレスストローブ）制御信号ＮＲＡ
Ｓ，ＣＡＳ（カラムアドレスストローブ）制御信号ＮＣ
ＡＳ，メモリ番地を指定する列アドレスＣＡＤ，行アド
レスＲＡＤ，書き込み読み出し許可状態を示すＷＥ（ラ
イトイネーブル）制御信号ＮＷＥに従って書き込みおよ
び読み出し動作が行われる。

【００４０】リードバッファ５ａは、図４に示すよう
に、ＤＲＡＭ４の出力データＲＤＤを入力とし、読み出
しデータ選択信号ＲＤＳＥＬＡ０，ＲＤＳＥＬＡ１，Ｒ
ＤＳＥＬＡ２，ＲＤＳＥＬＡ３（図１では、ＲＤＳＥＬ
Ａとまとめて記している）によって、１２０ビット毎に
異なるタイミングでロード、ホールド制御されるレジス
タ１３ａ，１３ｂ，１３ｃ，１３ｄで構成されている。
レジスタ１３ａ，１３ｂ，１３ｃ，１３ｄはそれぞれ１
２０ビットのデータＲＰＤＡ０〜ＲＰＤＡ３を出力す
る。さらに、これらのデータＲＰＤＡ０〜ＲＰＤＡ３は
４８０ビットのデータＲＰＤＡとしてまとめられて、パ
ラレル−シリアル変換回路６ａに入力される。

【００４１】リードバッファ５ｂは、リードバッファ５
ａと同様の構成で、ＤＲＡＭ４の出力データＲＤＤを入
力とし、選択信号ＲＤＳＥＬＢによって１２０ビット毎
に異なるタイミングでロード、ホールド制御され、４８
０ビットのデータＲＰＤＢを出力し、パラレル−シリア
ル変換回路６ｂに送られる。

【００４２】パラレル−シリアル変換回路６ａは、図５
に示すように、シーケンス発生回路９からの出力信号で
あるポート基準信号ＲＡＣＴＡを一定時間遅延させる遅
延回路１４とその遅延回路１４の出力信号ＲＡＣＴＡ’
によって前段レジスタ出力かリードバッファ５ａ出力か
が選択制御されるセレクタ１５とシフトレジスタ１６と
から構成されていて、ＤＲＡＭ４のクロックＤＲＡＭＣ
ＬＫに従って動作する。この構成によって、４８０ビッ
トのデータＲＰＤＡは４０個の１２ビットのデータＲＳ
ＤＰＡに変換されて、遅延調整回路７ａへ送られること
になる。

【００４３】パラレル−シリアル変換回路６ｂは、パラ
レル−シリアル変換回路６ａと同様の構成であり、シー
ケンス発生回路９からの出力信号であるポート基準信号
ＲＡＣＴＢに従って４８０ビットのデータＲＰＤＢを４
０個の１２ビットのデータＲＳＤＰＢに変換して遅延調
整回路７ｂへ送る。

【００４４】遅延調整回路７ａは、図６に示すように、
パラレル−シリアル変換回路６ａの出力データＲＳＤＰ
Ａを所望の時間遅延させて出力するデュアルポートＲＡ
Ｍ１６（例えばＳＲＡＭ）とその書き込みアドレスＷＡ
ＤＲ，読み出しアドレスＲＡＤＲを発生するアドレス生
成回路１７とから構成されている。そして、同一アドレ
スの書き込みタイミングと読み出しタイミングとをずら
せることにより、入力されたデータＲＳＤＰＡを所定時
間遅延してデータＲＳＤＡとして出力することになる。
これによって、シリアルデータの出力タイミングが外部
からの読み出し要求タイミングに合致することになる。

【００４５】この場合の遅延時間（クロック数）は、ア
ドレス生成回路１７に加える遅延設定値ＲＤＬＹＡによ
って任意に設定できる。この場合、デュアルポートＲＡ
Ｍ１６は、書き込み動作はクロックＤＲＡＭＣＬＫに従
い、読み出し動作はクロックＲＡＣＬＫに従う。

【００４６】遅延調整回路７ｂは、遅延調整回路７ａと
同様の構成であり、遅延設定値ＲＤＬＹＢに従い、パラ
レル−シリアル変換回路６ｂの出力データＲＳＤＰＢを
所望の時間遅延させてデータＲＳＤＢとして出力する。

【００４７】シーケンス発生回路９は、外部リセット信
号ＲＳＴＲおよびクロックＤＲＡＭＣＬＫに従って各種
信号ＷＡＣＴＡ，ＷＡＣＴＢ，ＷＤＳＥＬ，ＷＰＳＥ
Ｌ，ＲＤＳＥＬＡ，ＲＤＳＥＬＢ，ＲＡＣＴＡ，ＲＡＣ
ＴＢ，ＲＤＬＹＡ，ＲＤＬＹＢ，ＰＳＥＱを出力する。

【００４８】ＤＲＡＭコントローラ８は、外部信号ＷＳ
ＴＲＢＡ，ＷＳＴＲＢＢ，ＲＳＴＲＢＡ，ＲＳＴＲＢ
Ｂ，ブロックアドレスＷＡＤＲＡ，ＷＡＤＲＢ，ＲＡＤ
ＲＡ，ＲＡＤＲＢと、クロックＤＲＡＭＣＬＫと、シー
ケンス発生回路９のシーケンス信号ＰＳＥＱに従って、
ＲＡＳ制御信号ＮＲＡＳ，ＣＡＳ制御信号ＮＣＡＳ，列
アドレスＣＡＤ，行アドレスＲＡＤ，ＷＥ制御信号ＮＷ
Ｅを出力する。

【００４９】なお、上記の外部信号ＷＳＴＲＢＡ，ＷＳ
ＴＲＢＢは外部からの書き込み要求タイミングに対応し
ている。また、外部信号ＲＳＴＲＢＡ，ＲＳＴＲＢＢは
外部からの読み出し要求タイミングに対応している。す
なわち、外部信号ＷＳＴＲＢＡ，ＷＳＴＲＢＢがアクテ
ィブとなったタイミングが外部からの書き込み要求タイ
ミングに対応し、外部信号ＲＳＴＲＢＡ，ＲＳＴＲＢＢ
がアクティブとなったタイミングが外部からの読み出し
要求タイミングに対応する。

【００５０】クロック発生回路１０は、クロックゲート
信号ＷＡＣＫＧＡＴＥ，ＷＢＣＫＧＡＴＥ，ＲＡＣＫＧ
ＡＴＥ，ＲＢＣＫＧＡＴＥと、クロックＣＫとを入力と
し、入出力系統別の動作クロックＷＡＣＬＫ，ＷＢＣＬ
Ｋ，ＲＡＣＬＫ，ＲＢＣＬＫ，共通クロック（ＤＲＡＭ
クロック）ＤＲＡＭＣＬＫが出力される。

【００５１】上記の動作クロックＷＡＣＬＫはシリアル
−パラレル変換回路１ａおよびライトバッファ２ａに供
給される。また、動作クロックＷＢＣＬＫはシリアル−
パラレル変換回路１ｂおよびライトバッファ２ｂに供給
される。また、動作クロックＲＡＣＬＫはリードバッフ
ァ５ａ，パラレル−シリアル変換回路６ａおよび遅延調
整回路７ａに供給される。また、動作クロックＲＢＣＬ
Ｋはリードバッファ５ｂ，パラレル−シリアル変換回路
６ｂおよび遅延調整回路７ｂに供給される。共通クロッ
クＤＲＡＭＣＬＫはＤＲＡＭ４，ＤＲＡＭコントローラ
８およびシーケンス発生回路９に供給される。

【００５２】つぎに、図７〜図９を用いて、入力系統の
データがＤＲＡＭ４に書き込まれる動作を説明する。こ
の状態は、ＷＡポートおよびＷＢポートの両方が動作し
ている状態を示している。

【００５３】図７は、シリアル−パラレル変換回路１
ａ，１ｂにおける、入出力信号のタイミング関係を示す
タイミングチャートである。

【００５４】ＷＡポート、ＷＢポートにクロックＷＡＣ
ＬＫ，ＷＢＣＬＫに従ってそれぞれ入力される１２ビッ
トの時系列データＷＳＤＡ（ＷＡ１，ＷＡ２，・・・・
・・・・），ＷＳＤＢ（ＷＢ１，ＷＢ２，・・・・・・
・・・）は、シリアル−パラレル変換回路１ａ，１ｂで
図７に示すとおり、有効データのタイミングに同期した
４０データの周期をもつ外部信号ＷＳＴＲＢＡ，ＷＳＴ
ＲＢＢの各タイミングで４０データ単位（４８０ビット
単位）でパラレルデータＷＰＤＡ，ＷＰＤＢに変換され
る。なお、図中の記号Ｘは任意の数値を示している。

【００５５】図８は、シーケンス発生回路９で外部リセ
ット信号ＲＳＴＲを基準に生成されるＤＲＡＭ基本サイ
クル信号ＣＹＣＬＥと、各ポートのメモリへのアクセス
の順序、タイミングを固定したシーケンス信号ＰＳＥＱ
と、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥの周期内のポ
ート別の割り当て期間のスタートタイミングを示すポー
ト基準信号ＷＡＣＴＡ，ＷＡＣＴＢ，ＲＡＣＴＡ，ＲＡ
ＣＴＢとの関係を示すタイミングチャートである。図８
にはクロックＤＲＡＭＣＬＫも示している。

【００５６】図８に示すように、シーケンス発生回路９
では、外部リセット信号ＲＳＴＲを基準に、４０Ｔ周期
（ＴはＤＲＡＭクロックＤＲＡＭＣＬＫの周期）のＤＲ
ＡＭ基本サイクル信号ＣＹＣＬＥが生成され、この周期
内で６Ｔ間隔でＷＡポート，ＷＢポート、ＲＡポート、
ＲＢポートの専用アクセス期間を規定するシーケンス信
号ＰＳＥＱが生成される。

【００５７】図８では、ＰＳＥＱ＝１のときＷＡポート
の専用アクセス期間であり、ＰＳＥＱ＝２のときＷＢポ
ートの専用アクセス期間であり、ＰＳＥＱ＝３のときＲ
Ａポートの専用アクセス期間であり、ＰＳＥＱ＝４のと
きＲＢポートの専用アクセス期間であるとした例を示し
ている。

【００５８】また、ポート基準信号ＷＡＣＴＡ，ＷＡＣ
ＴＢ，ＲＡＣＴＡ，ＲＡＣＴＢが、図８に示すようにシ
ーケンス信号ＰＳＥＱに同期するかたちで生成される。

【００５９】シリアル−パラレル変換回路１ａ，１ｂで
パラレル化されたデータＷＰＤＡ，ＷＰＤＢは、上記に
示したポート基準信号ＷＡＣＴＡ, ＷＡＣＴＢのタイミ
ングでライトバッファ２ａ，２ｂにそれぞれ一時記憶さ
れる。このとき、データＷＰＤＡ，ＷＰＤＢは１２０ビ
ット単位で各々４分割されて一時記憶される。

【００６０】図９は、ライトバッファ２ａ，２ｂの動
作、ならびにシーケンス発生回路９で生成された書き込
みデータ選択信号ＷＤＳＥＬ，ＷＰＳＥＬに基づいてセ
レクタ３ａ，３ｂ，３ｃの各出力信号が切り替わる状態
を示したタイミングチャートである。図中のＸは任意の
数値を示している。

【００６１】シーケンス発生回路９のシーケンス信号Ｐ
ＳＥＱが１の期間の最初のタイミングで発生するポート
基準信号ＷＡＣＴＡに対応してシリアル−パラレル変換
回路１ａの出力データＷＰＤＡがロード・ホールドさ
れ、それによってホールドされたデータＷＤＤＡ０〜Ｗ
ＤＤＡ３がライトバッファ２ａから出力される。また、
シーケンス発生回路９のシーケンス信号ＰＳＥＱが２の
期間の最初のタイミングで発生するポート基準信号ＷＡ
ＣＴＢに対応してシリアル−パラレル変換回路１ｂの出
力データＷＰＤＢがロード・ホールドされ、それによっ
てホールドされたデータＷＤＤＢ０〜ＷＤＤＢ３がライ
トバッファ２ｂから出力される。

【００６２】そして、ＷＤＳＥＬ＝０のときセレクタ３
ａ，３ｂでＷＤＤＡ０，ＷＤＤＢ０が各々選択され、デ
ータＷＤＤＡ，ＷＤＤＢとして出力される。また、ＷＤ
ＳＥＬ＝１のときセレクタ３ａ，３ｂでＷＤＤＡ１，Ｗ
ＤＤＢ１が各々選択され、データＷＤＤＡ，ＷＤＤＢと
して出力される。また、ＷＤＳＥＬ＝２のときセレクタ
３ａ，３ｂでＷＤＤＡ２，ＷＤＤＢ２が各々選択され、
データＷＤＤＡ，ＷＤＤＢとして出力される。また、Ｗ
ＤＳＥＬ＝３のときセレクタ３ａ，３ｂでＷＤＤＡ３，
ＷＤＤＢ３とが各々選択され、データＷＤＤＡ，ＷＤＤ
Ｂとして出力される。

【００６３】ＷＰＳＥＬ＝０（ローレベル）のときセレ
クタ３ｃでＷＡポート側のデータ（セレクタ３ａの出力
データＷＤＤＡ）が選択され、データＷＤＤとして出力
される。また、ＷＰＳＥＬ＝１（ハイレベル）のときＷ
Ｂポート側のデータ（セレクタ３ｂの出力データＷＤＤ
Ｂ）が選択され、データＷＤＤとして出力される。

【００６４】以上のようにして、分割データのうちの１
データがセレクタ３ａ，３ｂ，３ｃで選択され、ＤＲＡ
Ｍ４へ出力され、ＤＲＡＭコントローラ８によってＤＲ
ＡＭ４の所定アドレスへの書き込み動作が行われる。

【００６５】つぎに、ＤＲＡＭコントローラ８によって
ＤＲＡＭ４から読み出されたデータがＲＡポート，ＲＢ
ポートから出力されるまでの動作を図１０を用いて説明
する。この状態は、ＲＡポートおよびＲＢポートの両方
が動作している状態を示している。

【００６６】図１０は、シーケンス発生回路９で生成さ
れた読み出しデータ選択信号ＲＤＳＥＬＡ０〜ＲＤＳＥ
ＬＡ３，ＲＤＳＥＬＢ０〜ＲＤＳＥＬＢ３とその信号で
制御されるリードバッファ５ａ，５ｂのパラレル出力デ
ータＲＰＤＡ（ＲＰＤＡ０〜ＲＰＤＡ３），ＲＰＤＢ
（ＲＰＤＢ０〜ＲＰＤＢ３）との関係を示したタイミン
グチャートであり、図中のＲＰＤＡ０〜ＲＰＤＡ３は、
図４に示すリードバッファ５ａのレジスタ１３ａ，１３
ｂ，１３ｃ，１３ｄの各１２０ビットデータ出力であ
り、ＲＰＤＢ０〜ＲＰＤＢ３は、同様の構成をもつリー
ドバッファ５ｂの内部のレジスタ出力（図省略）であ
る。なお、図１０には、シーケンス信号ＰＳＥＱとポー
ト基準信号ＲＡＣＴＡ，ＲＡＣＴＢが併せて示されてい
る。

【００６７】図１０に示すように、ＤＲＡＭコントロー
ラ８によって１２０ビット単位でＤＲＡＭ４から読み出
されたデータＲＤＤは、リードバッファ５ａ，５ｂで、
シーケンス発生回路９からの制御信号である読み出しデ
ータ選択信号ＲＤＳＥＬＡ０〜ＲＤＳＥＬＡ３，ＲＤＳ
ＥＳＢ０〜ＲＤＳＥＳＢ３によりリードバッファ５ａ，
５ｂをそれぞれ構成する各レジスタに一時記憶され、リ
ードバッファ５ａ，５ｂからデータＲＰＤＡ（ＲＰＤＡ
０〜ＲＰＤＡ３），ＲＰＤＢ（ＲＰＤＢ０〜ＲＰＤＢ
３）として出力される。

【００６８】パラレル−シリアル変換回路６ａ，６ｂで
は、リードバッファ５ａ，５ｂの出力データＲＰＤＡ，
ＲＰＤＢが、図８で示したシーケンス発生回路９から出
力されるポート基準信号ＲＡＣＴＡ，ＲＡＣＴＢの一定
遅延された信号ＲＡＣＴＡ’，ＲＡＣＴＢ’（図示せ
ず）によってシリアルデータに変換され、データＲＳＤ
ＰＡ，ＲＳＤＰＢとして出力される。ここで一定遅延を
与えているのは、リードバッファ５ａ，５ｂのレジスタ
の４８０ビットデータがすべて更新された後にシリアル
変換させるためである。

【００６９】そのためには、４分割されて読み出された
データがレジスタに一時記憶された後からつぎに更新さ
れるまでの期間内にパラレル−シリアル変換されるよう
にポート基準信号ＲＡＣＴＡ，ＲＡＣＴＢを遅延させれ
ばよい。例えば、６Ｔ遅延とし、信号ＲＡＣＴＡ’，Ｒ
ＡＣＴＢ’を各々のポートにおいて４分割データがすべ
てリードバッファ５ａ，５ｂに一時記憶された直後とな
るように発生させれば、７Ｔ以上とした場合に比べ、よ
り早く読み出しポートより出力することができ、また遅
延回路も小さく構成できることになる。

【００７０】シリアル化されたデータＲＳＤＰＡ，ＲＳ
ＤＰＢは後段の遅延調整回路７ａ，７ｂによって遅延調
整され、２系統の出力ポートに各々データＲＳＤＡ，Ｒ
ＳＤＢとして出力される。ここでの遅延調整量は、シー
ケンス発生回路９から出力される遅延設定値ＲＤＬＹ
Ａ，ＲＤＬＹＢで決定される。

【００７１】図１１は、ＲＡポートについて、シーケン
ス発生回路９から出力された信号である遅延設定値ＲＤ
ＬＹＡ（＝ｄ：整数）と、図６に示した遅延調整回路７
ａの内部のアドレス生成回路１７で生成される書き込み
アドレスＷＡＤＲと読み出しアドレスＲＡＤＲおよびデ
ータの入出力の関係を示したタイミングチャートであ
る。なお、図１１には、先に説明したシーケンス信号と
ポート基準信号ＲＡＣＴＡおよびその遅延信号ＲＡＣＴ
Ａ’とパラレル−シリアル変換回路６ａへの入力データ
ＲＰＤＡと動作クロックＲＡＣＬＫも併せて示してい
る。

【００７２】図１１に示すとおり、アドレス生成回路１
７では、遅延設定値ＲＤＬＹＡに連動して書き込みアド
レスＷＡＤＲと読み出しアドレスＲＡＤＲに値ｄだけ差
を持たせており、これにより読み出しタイミングをずら
すことができる。また、デュアルポートＲＡＭ１６のリ
ード側のクロックをＤＲＡＭ動作クロックＤＲＡＭＣＬ
Ｋと位相関係が自由なクロックＲＡＣＬＫに同期してシ
リアルデータＲＳＤＡ，ＲＳＤＢを出力することができ
る。この場合、ＲＤＬＹＡを値ｄに設定することで、書
き込みタイミングに対して読み出しタイミングｄクロッ
ク（ＲＡＣＬＫ）分遅らせることができる。

【００７３】ここで、書き込みアドレスＷＡＤＲと読み
出しアドレスＲＡＤＲの各アドレスはアドレス最大値に
到達すると０アドレスに戻るように、巡回動作をさせ
る。ここでデュアルポートＲＡＭ１６のワード長は、Ｄ
ＲＡＭ動作クロックＤＲＡＭＣＬＫと読み出し用の動作
クロックＲＡＣＬＫが同一周波数ならば，ＲＡＣＴ
Ａ'，ＲＡＣＴＢ' の周期に相当するワード数（本例で
は４０ワード）を有すれば、その周期内で任意の読み出
しタイミングに調整することができる。

【００７４】ここで、図８に示したとおり、外部リセッ
ト信号ＲＳＴＲによってＤＲＡＭ基本サイクル信号ＣＹ
ＣＬＥの位相が確定し、これにより各リードポートのメ
モリアクセスタイミングが決定されるため、読み出しタ
イミングは、この外部リセット信号ＲＳＴＲの位相と、
この遅延調整回路７ａ，７ｂへのシーケンス発生回路９
からの遅延設定値ＲＤＬＹＡ，ＲＤＬＹＢによって、外
部からの読み出し要求タイミングに一致するように調整
することになる。この遅延設定値ＲＤＬＹＡ，ＲＤＬＹ
Ｂは例えばマイコンからのレジスタ書き込みにより設定
すればよい。

【００７５】ここで、外部リセット信号ＲＳＴＲからの
有効データの読み出しスタートタイミングは、遅延設定
値ＲＤＬＹＡ，ＲＤＬＹＢを同一にしても、各ポートの
メモリアクセスタイミングが６Ｔずれて固定されている
ため、ＲＡポートがＲＢポートよりも６Ｔ早く出力され
る。これに対して、パラレル−シリアル変換回路６ａの
遅延回路１４での遅延量を、ＲＢポート用の同様の遅延
回路（図示せず）での遅延量よりも６Ｔ多くなるように
するか、もしくは遅延設定値ＲＤＬＹＡと遅延設定値Ｒ
ＤＬＹＢの値が同一でも、遅延調整回路７ａ，７ｂでの
書き込みアドレスＷＡＤＲと読み出しアドレスＲＡＤＲ
の差をポート間で６ずらし、ＲＡポート用の遅延調整回
路７ａのほうを６だけ差が大きくなるように図６におけ
るアドレス生成回路１７を構成すれば、出力系統のアク
セスタイミングのずれを遅延調整回路７ａで補正するこ
とができ、この読み出しタイミングのポート間のズレを
無くすことができ、外部からの読み出し要求タイミング
と各ポートの遅延設定値を一律に取り扱えるためタイミ
ング制御が容易になる。

【００７６】つぎに、図１２から図１５までの各図を用
いて、シーケンス発生回路９により規定されたタイミン
グで各ポートのデータおよびアドレス等を選択し、ＤＲ
ＡＭ４を制御するＤＲＡＭコントローラ８の動作を説明
する。

【００７７】ＤＲＡＭ４は、クロックＤＲＡＭＣＬＫに
従い、ＤＲＡＭコントローラ８から出力されるＤＲＡＭ
制御に必要なＲＡＳ制御信号ＮＲＡＳ，ＣＡＳ制御信号
ＮＣＡＳおよび書き込み読み出し許可状態を示すＷＥ制
御信号ＮＷＥおよびメモリ番地を指定する行アドレスＲ
ＡＤ，列アドレスＣＡＤによって、書き込み動作、読み
出し動作を行う。

【００７８】図１２は、外部リセット信号ＲＳＴＲと、
ＤＲＡＭ基本サイクル信号ＣＹＣＬＥと、クロックＤＲ
ＡＭＣＬＫと、シーケンス発生回路９で生成されたシー
ケンス信号ＰＳＥＱと、ＤＲＡＭ４を制御するためにＤ
ＲＡＭコントローラ８で生成されるＲＡＳ制御信号ＮＲ
ＡＳ，ＣＡＳ制御信号ＮＣＡＳ，ＷＥ制御信号ＮＷＥ，
行アドレスＲＡＤ，列アドレスＣＡＤの各々のタイミン
グ関係を示したチャートである。

【００７９】ここでは、１つの行アドレス設定に対し
て、列アドレスは４アドレス連続して書き込み、読み出
し可能なページモード動作を行わせている。このＤＲＡ
Ｍ４が、プリチャージ期間１Ｔと行アドレス設定期間１
Ｔが必要だとして、列アドレス設定期間の４Ｔとあわせ
て、１ポートあたりトータル６Ｔで４８０画素のデータ
の書き込み、読み出しを実現している。

【００８０】図１３は、最大ページ長を１６（１６カラ
ム）とした場合のＤＲＡＭ４のメモリマップを模式的に
示した図である。

【００８１】図１４は図１３のようなＤＲＡＭ４に対し
て、従来のＶＲＡＭに与えていたようなブロックアドレ
スＷＡＤＲＡを外部入力とした場合において、ＤＲＡＭ
コントローラ８の内部でＷＡポート用に行アドレスＷＲ
Ａ、列アドレスＷＣＡを生成する回路、つまりアドレス
のビット分割を行う回路の構成例を示すブロック図であ
る。図１４において、８１は外部入力のブロックアドレ
スＷＡＤＲＡを、ＷＡポートのアクセススタートの基準
となるポート基準信号ＷＡＣＴＡによってラッチしたブ
ロックアドレスＷＡＤＲＡ’を入力とし、このブロック
アドレスＷＡＤＲＡ’の２ビットダウンシフトを行う２
ビットダウン回路である。８２はブロックアドレスＷＡ
ＤＲＡ’の下位２ビットを抽出する下位２ビット抽出回
路である。８３は下位２ビット抽出回路８２の出力デー
タの２ビットアップシフトを行う２ビットアップ回路で
ある。８４は２ビットアップ回路８３の出力データを初
期値としてクロックＤＲＡＭＣＬＫのカウントを行う４
ビットカウンタである。

【００８２】図１５はその行アドレスＷＲＡ、列アドレ
スＷＣＡと外部入力のブロックアドレスＷＡＤＲＡの具
体値との関係を例示したものである。なお、図１５に
は、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥとシーケンス
信号ＰＳＥＱと外部信号ＷＳＴＲＢＡが併せて示されて
いる。

【００８３】図１５に示すとおり、外部入力のブロック
アドレスＷＡＤＲＡは、ＷＡポートのアクセススタート
の基準となるポート基準信号ＷＡＣＴＡによってラッチ
されＷＡＤＲＡ’となり、このラッチ後のブロックアド
レスＷＡＤＲＡ’は、図１４のような回路構成により、
行アドレスＷＲＡと列アドレスＷＣＡに変換される。

【００８４】同様にしてＷＢポート，ＲＡポート，ＲＢ
ポート用のブロックアドレスＷＡＤＲＢ, ＲＡＤＲＡ,
ＲＡＤＲＢから行アドレスＷＲＢ，ＲＲＡ，ＲＲＢおよ
び列アドレスＷＣＢ，ＲＣＡ，ＲＣＢが生成される。こ
れらの行アドレス、列アドレスは、図１２で示したよう
に、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥの周期内で決
められたタイミングでＤＲＡＭ４の行アドレスＲＡＤ、
列アドレスＲＣＤとして選択されＤＲＡＭ４へ出力され
る。

【００８５】ここで、行アドレスＷＲＡ，列アドレスＷ
ＣＡを生成する回路は、図１４に示したとおり、２ビッ
トダウン回路８１，下位２ビット抽出回路８２，２ビッ
トアップ回路８３および４ビットカウンタ８４だけの簡
単な構成で実現できる。これは、メモリの最大ページ長
が１６（２のＣ乗、Ｃは２の２乗）でかつ、使用するペ
ージ長Ｐが４（２の２乗）であるため、ブロックアドレ
スが０，１，２，３，４，５・・・・のとき、行アドレ
スＷＲＡは０，０，０，０，１，１・・・・、ＤＲＡＭ
基本サイクル信号ＣＹＣＬＥの周期内での各ポートの列
アドレスＷＣＡのスタートアドレスは０，４，８，１
２，０，４，・・・・のようになる。すなわち、行アド
レスＷＲＡは、ブロックアドレスをＣで割った商、ＤＲ
ＡＭ基本サイクル信号ＣＹＣＬＥの周期内での各ポート
の列アドレスＷＣＡのスタートアドレスはブロックアド
レスをＣで割った剰余をＰ倍したものとなり、これら
Ｃ，Ｐの値が２のべき乗になるようにＤＲＡＭ基本サイ
クルを決定しているからである。

【００８６】以上のことを一般化すると、以下のように
なる。すなわち、メモリは、行アドレスと列アドレスを
有し、行アドレスに対して連続した列アドレスの書き込
みおよび読み出しが可能なページ動作を行うものである
とし、制御シーケンス（ＣＹＣＬＥの１周期）内の１ポ
ートがメモリにアクセスするためのページ長をＰ、シリ
アルデータのビット幅をＳビット、メモリの最大ページ
長を２のＣ乗、メモリのアクセスデータ幅をＡビットと
すると、シーケンス発生手段の周期Ｗクロックは、シリ
アルデータのビット幅Ｓビット、メモリのアクセスデー
タ幅Ａビットおよびページ長Ｐに対して Ｗ＝（Ａ／Ｓ）×Ｐ の関係とし、かつＣおよびＰの値が２のべき乗となるよ
うシーケンス発生手段およびメモリが構成されるという
ことになる。

【００８７】実施の形態では、Ａ＝１２０ビット、Ｓ＝
１２ビット、Ｐ＝４（＝２² ）、Ｃ＝１６( ＝２⁴ ) と
なっている。

【００８８】図１６にクロック発生回路１０の各信号の
タイミングチャートの一例を示す。図１６では、ＷＡポ
ート、ＷＢポート、ＲＡポート、ＲＢポートの各入出力
系統に動作を停止している期間が存在する状態を示して
いる。図１６において、クロックゲート信号ＷＡＣＫＧ
ＡＴＥは、ＷＡポートの動作に連動した信号で、ＷＡポ
ートの動作時にはローレベル（“０”）であり、動作停
止時にはハイレベル（“１”）となる。同様に、クロッ
クゲート信号ＷＢＣＫＧＡＴＥは、ＷＢポートの動作に
連動した信号で、ＷＢポートの動作時にはローレベルで
あり、動作停止時にはハイレベルとなる。また、クロッ
クゲート信号ＲＡＣＫＧＡＴＥは、ＲＡポートの動作に
連動した信号で、ＲＡポートの動作時にはローレベルで
あり、動作停止時にはハイレベルとなる。また、クロッ
クゲート信号ＲＢＣＫＧＡＴＥは、ＲＢポートの動作に
連動した信号で、ＲＢポートの動作時にはローレベルで
あり、動作停止時にはハイレベルとなる。

【００８９】動作クロックＷＡＣＬＫは、ＷＡポートに
対応したシリアル−パラレル変換回路１ａとライトバッ
ファ２ａに対して、クロックゲート信号ＷＡＣＫＧＡＴ
Ｅがローレベルのときに供給され、ハイレベルのときに
は供給が停止される。動作クロックＷＢＣＬＫは、ＷＢ
ポートに対応したシリアル−パラレル変換回路１ｂとラ
イトバッファ２ｂに対して、クロックゲート信号ＷＢＣ
ＫＧＡＴＥがローレベルのときに供給され、ハイレベル
のときには供給が停止される。

【００９０】動作クロックＲＡＣＬＫは、ＲＡポートに
対応したリードバッファ５ａとパラレル−シリアル変換
回路６ａと遅延調整回路７ａに対して、クロックゲート
信号ＲＡＣＫＧＡＴＥがローレベルのときに供給され、
ハイレベルのときには供給が停止される。

【００９１】動作クロックＲＢＣＬＫは、ＲＢポートに
対応したリードバッファ５ｂとパラレル−シリアル変換
回路６ｂと遅延調整回路７ｂに対して、クロックゲート
信号ＲＢＣＫＧＡＴＥがローレベルのときに供給され、
ハイレベルのときには供給が停止される。

【００９２】共通クロックＤＲＡＭＣＬＫは、クロック
ゲート信号ＷＡＣＫＧＡＴＥ，ＷＢＣＫＧＡＴＥ，ＲＡ
ＣＫＧＡＴＥ，ＲＢＣＫＧＡＴＥのいずれか少なくとも
一つがローレベルであって、動作クロックＷＡＣＬＫ，
ＷＢＣＬＫ，ＲＡＣＬＫ，ＲＢＣＬＫのいずれか少なく
とも一つが供給状態にあるときに、ＤＲＡＭ４とＤＲＡ
Ｍコントローラ８とシーケンス発生回路９とに供給さ
れ、クロックゲート信号ＷＡＣＫＧＡＴＥ，ＷＢＣＫＧ
ＡＴＥ，ＲＡＣＫＧＡＴＥ，ＲＢＣＫＧＡＴＥの全てが
ハイレベルとなって、動作クロックＷＡＣＬＫ，ＷＢＣ
ＬＫ，ＲＡＣＬＫ，ＲＢＣＬＫの全てが停止していると
きに供給が停止される。

【００９３】図１７には、ＷＢポートの動作クロックＷ
ＢＣＬＫに停止期間が存在する場合のシリアル−パラレ
ル変換回路１ａ，１ｂにおける、入出力信号のタイミン
グ関係を示すタイミングチャートを示している。

【００９４】ＷＡポートにクロックＷＡＣＬＫに従って
入力される１２ビットの時系列データＷＳＤＡ（ＷＡ
１，ＷＡ２，・・・・・・・・）は、シリアル−パラレ
ル変換回路１ａで図１７に示すとおり、有効データのタ
イミングに同期した４０データの周期をもつ外部信号Ｗ
ＳＴＲＢＡのタイミングで４０データ単位（４８０ビッ
ト単位）でパラレルデータＷＰＤＡに変換される。

【００９５】ところが、ＷＢポートのクロックＷＢＣＬ
Ｋは、停止期間に入っているので、１２ビットの時系列
データＷＳＤＢ（ＷＢ１，ＷＢ２，・・・・・・・・
・）は、シリアル−パラレル変換回路１ｂで図１７に示
すように、変換動作は行われず、パラレルデータＷＰＤ
Ｂはデータホールド状態（固定値状態）となる。なお、
図中の記号Ｘは任意の数値を示している。

【００９６】図１８にクロックゲート制御信号と各ポー
トの信号のタイミングチャートを示している。図１８で
は、ＷＡポートおよびＲＡポートの動作期間（ＷＢポー
トおよびＲＢポートは停止）とＷＡポート、ＲＡポート
およびＲＢポートの動作期間（ＷＢポートは停止）とに
分けて示している。

【００９７】ＷＡポートおよびＲＡポートの動作期間
（以下、第１の期間と記す）では、クロックゲート信号
ＷＡＣＫＧＡＴＥ，ＷＢＣＫＧＡＴＥ，ＲＡＣＫＧＡＴ
Ｅ，ＲＢＣＫＧＡＴＥがそれぞれ“Ｌ”，“Ｈ”，
“Ｌ”，“Ｈ”となっている。また、ＷＡポート、ＲＡ
ポートおよびＲＢポートの動作期間（以下、第２の期間
と記す）では、クロックゲート信号ＷＡＣＫＧＡＴＥ，
ＷＢＣＫＧＡＴＥ，ＲＡＣＫＧＡＴＥ，ＲＢＣＫＧＡＴ
Ｅがそれぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｌ”となって
いる。

【００９８】ＤＲＡＭ基本サイクル信号ＣＹＣＬＥに従
って、第１の期間および第２の期間ともに、シリアル−
パラレル変換回路１ａからパラレルデータＷＰＤＡが有
効データとして出力され、ポート基準信号ＷＡＣＴＡに
応答してライトバッファ２ａで一時記憶され、データＷ
ＤＤＡ０〜ＷＤＤＡ３として出力される。

【００９９】一方、第１の期間および第２の期間とも
に、シリアル−パラレル変換回路１ｂは動作を停止して
おり、パラレルデータＷＰＤＢは無効データ（データ固
定状態）となっているので、ポート基準信号ＷＡＣＴＢ
に応答してライトバッファ２ｂで一時記憶されるデータ
ＷＤＤＢ０〜ＷＤＤＢ３は無効データ（データ固定状
態）となる。

【０１００】また、第１および第２の期間ともに、リー
ドバッファ５ａから出力されるデータＲＰＤＡ０〜ＲＰ
ＤＡ３は有効データとして出力され、ポート基準信号Ｒ
ＡＣＴＡに従ってパラレル−シリアル変換回路６ａでシ
リアルデータに変換される。

【０１０１】一方、リードバッファ５ｂから出力される
データＲＰＤＢ０〜ＲＰＤＢ３は第１の期間は無効デー
タ（データ固定状態）であり、この期間のパラレル−シ
リアル変換回路６ｂの動作は無効である。また、第２の
期間では、リードバッファ５ｂから出力されるデータＲ
ＰＤＢ０〜ＲＰＤＢ３は有効データであり、ポート基準
信号ＲＡＣＴＢに従ってパラレル−シリアル変換回路６
ｂでシリアルデータに変換される。

【０１０２】図１９にＷＢポートの動作クロックＷＢＣ
ＬＫに停止期間が存在する場合における、ライトバッフ
ァ２ａ，２ｂの動作、ならびにシーケンス発生回路９で
生成された書き込みデータ選択信号ＷＤＳＥＬ，ＷＰＳ
ＥＬに基づいてセレクタ３ａ，３ｂ，３ｃの各出力信号
が切り替わる状態を示したタイミングチャートであり、
図９と同じ部分のタイミングチャートを示している。図
９との違いは、データＷＤＤＢ０〜ＷＤＤＢ３が無効
（任意の数値）となっており、それに対応する部分も無
効（任意の数値）となっている点である。図中のＸは任
意の数値を示している。

【０１０３】図２０にＲＢポートの動作クロックＲＢＣ
ＬＫに停止期間が存在する場合における、シーケンス発
生回路９で生成された読み出しデータ選択信号ＲＤＳＥ
ＬＡ０〜ＲＤＳＥＬＡ３，ＲＤＳＥＬＢ０〜ＲＤＳＥＬ
Ｂ３とその信号で制御されるリードバッファ５ａ，５ｂ
のパラレル出力データＲＰＤＡ（ＲＰＤＡ０〜ＲＰＤＡ
３），ＲＰＤＢ（ＲＰＤＢ０〜ＲＰＤＢ３）との関係を
示したタイミングチャートであり、図１０と同じ部分の
タイミングチャートを示している。図１０との違いは、
リードバッファ５ｂから出力されるデータＲＰＤＢ０〜
ＲＰＤＢ３が無効（任意の数値）となっている点であ
る。

【０１０４】ここで、上記のクロックゲート機能を有す
るマルチポートメモリ装置をフレームメモリとして使用
した撮像装置の一例を図２１を参照しながら説明する。
図２１は、電子ズーム機能がオンのときは、フレームデ
ータからライン補間してズーム処理を行い、電子ズーム
機能がオフのときは、フィールドデータをそのまま出力
する撮像装置の例を示すものである。この例では、入力
系統は１系統のみが使用され、出力系統については１系
統使用状態と２系統使用状態とがある。

【０１０５】図２１において、カメラ信号処理回路１０
１は、撮像素子出力を入力として、プログレッシブ出力
を発生する。本発明の実施の形態におけるマルチポート
メモリ装置１０２は、カメラ信号処理回路１０１からの
プログレッシブ出力をシリアルデータＷＳＤＡとして入
力する。また、シリアルデータＷＳＤＢとしては、常時
“０”（“Ｌ”）が入力されている。また、カメラ信号
処理回路１０１から外部信号ＷＳＴＲＢＡが入力され
る。外部信号ＷＳＴＲＢＢとしては、常時“０”
（“Ｌ”）が入力されている。

【０１０６】クロックゲート信号ＷＡＣＫＧＡＴＥは常
時“０”（“Ｌ”）が入力され、クロックゲート信号Ｗ
ＢＣＫＧＡＴＥは常時“１”（“Ｈ”）が入力されてい
る。外部リセット信号ＲＳＴＲとしては、水平同期パル
スＨＲＳＴが入力されている。

【０１０７】また、クロックゲート信号ＲＡＣＫＧＡＴ
Ｅは常時“０”（“Ｌ”）が入力され、クロックゲート
信号ＲＢＣＫＧＡＴＥは、システムコントローラ１０３
から入力されるが、電子ズーム機能がオフのときには
“１”（“Ｈ”）が入力され、オンのときには“０”
（“Ｌ”）が入力される。

【０１０８】マルチポートメモリ装置１０２からは、電
子ズーム機能をオフにするモードの場合は、システムコ
ントローラ１０３がマルチポートメモリ装置１０２に対
して“１”（“Ｈ”）をクロックゲート信号ＲＢＣＫＧ
ＡＴＥに与え、これによって、ＲＢポートは停止状態と
なり、ＲＡポートのみが動作状態となる。このとき、マ
ルチポートメモリ装置１０２は、シリアルデータＲＳＤ
Ａとして、インターレス出力を発生し、セレクタ１０４
へ供給する。このときセレクタ１０４は、システムコン
トローラ１０３から“０”の信号が供給されているの
で、シリアルデータＲＳＤＡを選択し、これを映像出力
とする。

【０１０９】一方、電子ズーム機能をオンにするモード
の場合は、システムコントローラ１０３がマルチポート
メモリ装置１０２に対して“０”（“Ｌ”）をクロック
ゲート信号ＲＢＣＫＧＡＴＥに与え、これによって、Ｒ
Ｂポートは動作状態となり、ＲＡポートおよびＲＢポー
トの両方が動作状態となる。このとき、マルチポートメ
モリ装置１０２は、シリアルデータＲＳＤＡとして、奇
数ライン出力を発生し、シリアルデータＲＳＤＢとして
偶数ライン出力を発生し、電子ズーム処理回路１０５へ
供給する。電子ズーム処理回路１０５は、奇数ライン出
力および偶数ライン出力を基に補間処理を行う等して、
画像を拡大するズーム処理を行い、その出力をセレクタ
１０４へ供給する。このときセレクタ１０４は、システ
ムコントローラ１０３から“１”の信号が供給されてい
るので、電子ズーム処理回路１０５の出力を選択し、こ
れを映像出力とする。

【０１１０】なお、電子ズーム処理回路１０５からマル
チポートメモリ装置１０２へ外部信号ＲＳＴＲＢＡ，Ｒ
ＳＴＲＢＢが供給される。

【０１１１】以上のような構成および動作により、各ポ
ート間の調停手段を持たずに４ポートの入出力系統を有
するマルチポートメモリ装置を実現することが可能とな
る。

【０１１２】また、系統別に動作クロックを供給してお
り、使用しない入出力系統毎に関係する回路の動作を停
止させることができるため、マルチポートメモリ装置を
無駄な電力消費を抑えて実現することができる。また、
すべての系統が動作を停止したときには、共通クロック
も停止するので、無駄な消費電力をさらに抑えることが
できる。

【０１１３】なお、本実施の形態では、遅延調整回路７
ａ，７ｂとしてデュアルポートＲＡＭを用いたが、ＤＲ
ＡＭ動作クロックＤＲＡＭＣＬＫと読み出し用の動作ク
ロックＲＡＣＬＫ，ＲＢＣＬＫの位相が規定され、かつ
同一周波数である場合ならば、例えばＦＩＦＯ−ＲＡＭ
あるいは、シフトレジスタとその各レジスタ出力のセレ
クタ構成による遅延調整でも同様の効果を持たせること
が可能である。

【０１１４】また、シリアル−パラレル変換回路１ａ，
１ｂおよびライトバッファ２ａ，２ｂおよびリードバッ
ファ５ａ，５ｂの詳細な構成例として、本実施の形態で
はロードホールド型のＤフリップフロップで構成した
が、この限りではなく、同等の機能を有するものであれ
ば他の構成でもよい。

【０１１５】また、本実施の形態では、ＤＲＡＭ基本サ
イクル内での各ポートのアクセスタイミングの固定順序
をＷＡ，ＷＢ，ＲＡ，ＲＢの順としたが、この順に制限
されるものではなく任意に決定してよい。例えば、Ｒ
Ａ，ＲＢ，ＷＡ，ＷＢなど入力系統より出力系統のアク
セスタイミングが前になるように固定すれば、外部リセ
ット信号ＲＳＴＲと読み出しポートのメモリへのアクセ
スタイミングの差が小さくなり、読み出しタイミングの
遅れ量（レーテンシ）をより小さくできる効果がある。

【０１１６】また、本実施の形態では、メモリとしてア
クセスデータ幅が１２０ビット、ＤＲＡＭ４の最大ペー
ジ長１６のＤＲＡＭを使用したが、この限りではなく、
例えば１２０ビットより広い２４０ビットのアクセスデ
ータ幅を有するＤＲＡＭを用いれば、ライトバッファ２
ａ，２ｂにおけるデータの分割数およびセレクタ３ａ，
３ｂへの入力は各々２系統で済み、セレクタ制御信号も
それにあわせて減らすことができる。また、４８０ビッ
トのアクセスデータ幅を有するＤＲＡＭを使用すれば、
セレクタ３ａ，３ｂは省くことができる。

【０１１７】また、本実施の形態では、入力２ポート、
出力２ポートとしたがこの限りではなく、例えば、入力
１ポート、出力３ポートとしてもよく、この場合は入力
系統用のシリアル−パラレル変換回路、ライトバッフ
ァ、セレクタが１系統のみでよく、図１のセレクタ３ｃ
は必要ない。また、出力系統用のリードバッファ、パラ
レル−シリアル変換回路、遅延調整回路は３系統に増や
せばよい。シーケンス発生回路では、例えば図２２に示
すように固定した制御シーケンスによって各ブロックの
動作を制御すればよい。入出力ポート数が同じであれ
ば、シリアル−パラレル変換の段数等は変える必要はな
い。図２２では、クロックＤＲＡＭＣＬＫと、外部リセ
ット信号ＲＳＴＲと、ＤＲＡＭ基本サイクル信号ＣＹＣ
ＬＥと、シーケンス信号ＰＳＥＱと、ポート基準信号Ｒ
ＡＣＴＡ，ＲＡＣＴＢ，ＲＡＣＴＣ，ＷＡＣＴＡが示さ
れている。なお、入力ポートの数は、１個、２個に限ら
ず３個以上であってもよい。また、出力ポートの数につ
いても、２個、３個に限らず、１個または４個以上であ
ってもよい。

【０１１８】また入出力ポートの合計ポート数は４ポー
トに限るものでもなく、必要なポート数Ｎと、使用する
メモリの仕様（アクセスデータのビット幅Ａ、最大ペー
ジ長＝２のＣ乗ビット、Ｃは２のべき乗とする）と、ポ
ートのシリアルデータのビット幅Ｓとに応じて、ＤＲＡ
Ｍ基本シーケンスの周期Ｗを決定する。

【０１１９】ここで、ＤＲＡＭ基本シーケンスの周期Ｗ
は、セレクタの入力系統数を２のべき乗となるように決
定し、かつＷ≧ｎ×Ｎ（ｎ：１周期内で１ポートあたり
のメモリへのアクセス期間のクロック数）の条件を満た
す範囲の最小値をとるように決定すれば、メモリのアド
レスを計算する場合に端数が出ないので、ＤＲＡＭコン
トローラの行アドレス発生回路、列アドレス発生回路を
前述のとおり、ビットシフトによる簡単な構成で実現で
き、かつ必要以上の回路規模増加を抑えた最適な構成の
マルチポートメモリ装置を得ることが可能になる。

【０１２０】なお、入力ポートが１ポートのみで、Ｓ×
Ｗ＝Ａならば、本実施の形態のセレクタ３ａ，３ｂ，３
ｃはいずれも必要なく、シリアル−パラレル変換回路出
力のパラレルデータがそのままＤＲＡＭへの書き込みデ
ータとして選択されることは言うまでもない。

【０１２１】なお、本実施の形態ではメモリとしてシン
グルポートのＤＲＡＭを用いたが、これに制限されるも
のでなく、行アドレス、列アドレスを有する半導体メモ
リであればよい。

【０１２２】

【発明の効果】以上のように本発明は、シーケンス発生
手段によってメモリへの入出力系統の各ポートのメモリ
へのアクセスタイミングの順序を周期的に固定し、入力
系統の書き込みデータはこのアクセスタイミングに同期
するようライトバッファで一時記憶保持し、出力系統の
読み出しデータは固定されたアクセスタイミングで読み
出した後遅延調整手段で読み出し要求タイミングに合致
するように遅延させることで、従来のようなポート間の
メモリへのアクセスの調停を必要とせず、簡単にポート
数を増やすことができる。また、このマルチポートメモ
リ装置を用いれば、画像メモリとしてだけでなく、ポー
ト数を多く持たせ、これらのポートを用いて、従来のＦ
ＩＦＯメモリやデュアルポートＳＲＡＭ等で実現してい
た１Ｈメモリ（Ｈは映像信号の水平走査期間）機能を実
現することもでき、これにより、例えば回路面積の縮小
化が図れるなどの効果も得られる。

【０１２３】また、系統別に動作クロックを供給してお
り、使用しない入出力系統毎に関係する回路の動作を停
止させることができるため、ポート間の複雑な調停を行
う必要なく、簡単な構成で多くのポート数を有するマル
チポートメモリ装置を無駄な電力消費を抑えて実現する
ことができる。また、すべての系統が動作を停止したと
きには、共通クロックも停止するので、無駄な消費電力
をさらに抑えることができる。

【図面の簡単な説明】

【図１】本発明のマルチポートメモリ装置の実施の形態
の構成を示すブロック図である。

【図２】シリアル−パラレル変換回路の具体的な構成を
示すブロック図である。

【図３】ライトバッファの具体的な構成を示すブロック
図である。

【図４】リードバッファの具体的な構成を示すブロック
図である。

【図５】パラレル−シリアル変換回路の具体的な構成を
示すブロック図である。

【図６】遅延調整回路の具体的な構成を示すブロック図
である。

【図７】シリアル−パラレル変換回路における入出力信
号のタイミング関係を示すタイミングチャートである。

【図８】入力２ポート、出力２ポートの場合シーケンス
発生回路の発生する各種制御シーケンスの信号を示すタ
イミングチャートである。

【図９】シーケンス発生回路の発生する各種制御シーケ
ンスの信号とライトバッファの動作状態を示すタイミン
グチャートである。

【図１０】シーケンス発生回路の発生する各種制御シー
ケンスの信号とリードバッファの動作状態を示すタイミ
ングチャートである。

【図１１】シーケンス発生回路の発生する各種制御シー
ケンスの信号と遅延調整回路の動作状態を示すタイミン
グチャートである。

【図１２】シーケンス発生回路の発生する各種制御シー
ケンスの信号とＤＲＡＭコントローラの動作状態を示す
タイミングチャートである。

【図１３】ＤＲＡＭのメモリマップを示した模式図であ
る。

【図１４】ＤＲＡＭコントローラ内部の行、列アドレス
を生成するための回路構成を示すブロック図である。

【図１５】行、列アドレスと外部入力のブロックアドレ
スの具体値を例示したタイミングチャートである。

【図１６】クロック発生回路の各信号の状態を示すタイ
ミングチャートである。

【図１７】ＷＢポートの動作クロックに停止期間が存在
する場合のシリアル−パラレル変換回路における入出力
信号のタイミング関係を示すタイミングチャートであ
る。

【図１８】クロックゲート制御信号と各ポートの信号の
関係を示すタイミングチャートである。

【図１９】ＷＢポートの動作クロックに停止期間が存在
する場合のシーケンス発生回路の発生する各種制御シー
ケンスの信号とライトバッファの動作状態を示すタイミ
ングチャートである。

【図２０】ＲＢポートの動作クロックに停止期間が存在
する場合のシーケンス発生回路の発生する各種制御シー
ケンスの信号とリードバッファの動作状態を示すタイミ
ングチャートである。

【図２１】本発明の実施の形態におけるマルチポートメ
モリ装置を使用した撮像装置の一例を示すブロック図で
ある。

【図２２】入力１ポート、出力３ポートの場合のシーケ
ンス発生回路の発生する各種制御シーケンスの信号を示
すタイミングチャートである。

【符号の説明】

１ａ，１ｂ シリアル−パラレル変換回路 ２ａ，２ｂ ライトバッファ ３ａ，３ｂ，３ｃ セレクタ ４ ＤＲＡＭ ５ａ，５ｂ リードバッファ ６ａ，６ｂ パラレル−シリアル変換回路 ７ａ，７ｂ 遅延調整回路 ８ ＤＲＡＭコントローラ ９ シーケンス発生回路 １０ クロック発生回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/907 Ｇ１１Ｃ 11/34 ３６２Ｇ ３７１Ｈ (72)発明者 矢野 修志 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B024 AA01 AA15 BA21 BA29 CA13 CA18 5B060 CB01 GA19 KA01 KA04 5C052 AA17 GA01 GA07 GC02 GD01 GD02 GD06 GE01 GF02 GF03 GF04

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力系統別にシリアルデータを所定のデ
   ータ数毎にシリアル−パラレル変換する複数のシリアル
   −パラレル変換手段と、 前記複数のシリアル−パラレル変換手段の出力を一時記
   憶するライトバッファと、 前記ライトバッファの出力の一部を選択して出力するラ
   イトデータ選択出力手段と、 前記ライトデータ選択出力手段の出力が書き込まれるメ
   モリと、 前記メモリから読み出されたデータを一時記憶するリー
   ドバッファと、 前記リードバッファの出力を出力系統別にパラレル−シ
   リアル変換する１または複数のパラレル−シリアル変換
   手段と、 前記１または複数のパラレル−シリアル変換手段の出力
   を遅延する１または複数の遅延調整手段と、 前記メモリの書き込み・読み出しおよびアドレス制御を
   行うメモリ制御手段と、 前記ライトバッファ、前記ライトデータ選択出力手段、
   前記リードバッファ、前記メモリ制御手段の各々の動作
   の制御シーケンスを発生するシーケンス発生手段と、 前記複数のシリアル−パラレル変換手段、前記ライトバ
   ッファ、前記メモリ、前記リードバッファ、前記１また
   は複数のパラレル−シリアル変換手段、前記１または複
   数の遅延調整手段、前記メモリ制御手段、前記シーケン
   ス発生手段に対して動作に必要なクロックを供給するク
   ロック発生手段とを備え、 前記シーケンス発生手段で発生する制御シーケンスは所
   定の周期を有し、前記制御シーケンスの１周期内におけ
   る各入出力系統の前記メモリへのアクセスタイミングお
   よびアクセス順は固定であるとし、 前記シリアル−パラレル変換手段は外部からの書き込み
   要求タイミングに同期してシリアル−パラレル変換を行
   い、 前記ライトバッファは前記シーケンス発生手段の出力す
   る制御シーケンスの位相に同期して前記シリアル−パラ
   レル変換手段の出力を一時記憶し、 前記リードバッファは前記シーケンス発生手段の出力す
   る制御シーケンスの位相に同期して前記メモリから読み
   出されたデータを一時記憶し、 前記遅延調整手段は外部からの読み出し要求タイミング
   と前記制御シーケンスの位相の差に基いて前記パラレル
   −シリアル変換手段の出力を前記外部からの読み出し要
   求タイミングと合致するように遅延し、 前記クロック発生手段は、前記シリアル−パラレル変換
   手段、前記ライトバッファ、前記リードバッファ、前記
   パラレル−シリアル変換手段、前記遅延調整手段に対し
   て、入出力系統別に動作クロックを供給し、前記メモ
   リ、前記メモリコントローラ、前記シーケンス発生手段
   へはさらに別の共通クロックを供給し、未使用ポートは
   入出力系統別に供給した前記動作クロックを停止し、す
   べてのポートを未使用時は、前記共通クロックも停止す
   ることを特徴とするマルチポートメモリ装置。
2. 【請求項２】 シリアルデータを所定のデータ数毎にシ
   リアル−パラレル変換するシリアル−パラレル変換手段
   と、 前記シリアル−パラレル変換手段の出力を一時記憶する
   ライトバッファと、 前記ライトバッファの出力が書き込まれるメモリと、 前記メモリから読み出されたデータを一時記憶するリー
   ドバッファと、 前記リードバッファの出力を出力系統別にパラレル−シ
   リアル変換する１または複数のパラレル−シリアル変換
   手段と、 前記１または複数のパラレル−シリアル変換手段の出力
   を遅延する１または複数の遅延調整手段と、 前記メモリの書き込み・読み出しおよびアドレス制御を
   行うメモリ制御手段と、 前記ライトバッファ、前記リードバッファ、前記メモリ
   制御手段の各々の動作の制御シーケンスを発生するシー
   ケンス発生手段と、 前記複数のシリアル−パラレル変換手段、前記ライトバ
   ッファ、前記メモリ、前記リードバッファ、前記１また
   は複数のパラレル−シリアル変換手段、前記１または複
   数の遅延調整手段、前記メモリ制御手段、前記シーケン
   ス発生手段に対して動作に必要なクロックを供給するク
   ロック発生手段とを備え、 前記シーケンス発生手段で発生する制御シーケンスは所
   定の周期を有し、前記制御シーケンスの１周期内におけ
   る入出力系統毎の前記メモリへのアクセスタイミングお
   よびアクセス順は固定であるとし、 前記シリアル−パラレル変換手段は外部からの書き込み
   要求タイミングに同期してパラレル−シリアル変換を行
   い、 前記ライトバッファは前記シーケンス発生手段の出力す
   る制御シーケンスの位相に同期して前記シリアル−パラ
   レル変換手段の出力を一時記憶し、 前記リードバッファは前記シーケンス発生手段の出力す
   る制御シーケンスの位相に同期して前記メモリから読み
   出されたデータを一時記憶し、 前記遅延調整手段は外部からの読み出し要求タイミング
   と前記制御シーケンスの位相の差に基いて前記パラレル
   −シリアル変換手段の出力を前記外部からの読み出し要
   求タイミングと合致するように遅延し、 前記クロック発生手段は、前記シリアル−パラレル変換
   手段、前記ライトバッファ、前記リードバッファ、前記
   パラレル−シリアル変換手段、前記遅延調整手段に対し
   て、入出力系統別に動作クロックを供給し、前記メモ
   リ、前記メモリコントローラ、前記シーケンス発生手段
   へはさらに別の共通クロックを供給し、未使用ポートは
   入出力系統別に供給した前記動作クロックを停止し、す
   べてのポートを未使用時は、前記共通クロックも停止す
   ることを特徴とするマルチポートメモリ装置。