JPH0750876B2 - フレーム変換回路 - Google Patents
フレーム変換回路Info
- Publication number
- JPH0750876B2 JPH0750876B2 JP63269704A JP26970488A JPH0750876B2 JP H0750876 B2 JPH0750876 B2 JP H0750876B2 JP 63269704 A JP63269704 A JP 63269704A JP 26970488 A JP26970488 A JP 26970488A JP H0750876 B2 JPH0750876 B2 JP H0750876B2
- Authority
- JP
- Japan
- Prior art keywords
- read
- circuit
- frame conversion
- write
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフレーム変換回路に関し、特に入力ポートと出
力ポートを有するRAMを使用した異なる速度のディジタ
ル信号列間のフレーム変換を行うフレーム変換回路に関
する。
力ポートを有するRAMを使用した異なる速度のディジタ
ル信号列間のフレーム変換を行うフレーム変換回路に関
する。
従来のフレーム変換回路は、第３図のブロック図に示す
ように、RAM201−1,2、バッファ202−1,2、選択回路20
3、切替回路204−1,2、読み出しアドレス発生回路205、
書き込みアドレス発生回路206、制御回路207、反転ゲー
ト208、から構成される。
ように、RAM201−1,2、バッファ202−1,2、選択回路20
3、切替回路204−1,2、読み出しアドレス発生回路205、
書き込みアドレス発生回路206、制御回路207、反転ゲー
ト208、から構成される。
RAM201−1,2は、アドレス入力、データ入出力（以下I/O
とする）、及びライトイネーブル（以下WEとする）の端
子を有する汎用のRAM（例えばNEC製μPD43256AC）であ
る。バッファ2202−1,2は３ステート出力で入力信号列
１をI/Oバス11−1,2上へ出力する回路である。選択回路
203はRAM201−1,2から出力されるI/Oバス11−1,2上のデ
ータを選択し、バースト状の出力信号列を出力する回路
である。切替回路204−1,2は読み出しアドレス６と書き
込みアドレス10を後述する制御回路207から出力される
制御信号で一周期毎に切替えてアドレス12−1,2としてR
AM201−1,2へ出力する回路である。読み出しアドレス発
生回路205は、読み出し側基準信号３と読み出しクロッ
ク４及び読み出しタイミング13を入力し読み出しアドレ
ス６を出力する回路である。書き込みアドレス発生回路
206は書き込み側の基準信号７と読み出しクロック４に
対して周波数同期の取れた書き込みクロック８及び書き
込みタイミング14を入力し書き込みアドレス10を出力す
る回路である。制御回路207は読み出しクロック４と書
き込み側の基準信号７と書き込みクロック８と読み出し
タイミング13及び書き込みタイミング14を入力し、RAM2
01−1,2への書き込みと読み出し制御を行う制御信号15
−1,2を出力する。また、バッファ回路202−１、選択回
路203及び切替回路204−１を制御する選択信号16を出力
する回路である。反転ゲート208は選択信号16を反転さ
せバッファ202−２及び切替回路204−２を制御する選択
信号17を出力する回路である。
とする）、及びライトイネーブル（以下WEとする）の端
子を有する汎用のRAM（例えばNEC製μPD43256AC）であ
る。バッファ2202−1,2は３ステート出力で入力信号列
１をI/Oバス11−1,2上へ出力する回路である。選択回路
203はRAM201−1,2から出力されるI/Oバス11−1,2上のデ
ータを選択し、バースト状の出力信号列を出力する回路
である。切替回路204−1,2は読み出しアドレス６と書き
込みアドレス10を後述する制御回路207から出力される
制御信号で一周期毎に切替えてアドレス12−1,2としてR
AM201−1,2へ出力する回路である。読み出しアドレス発
生回路205は、読み出し側基準信号３と読み出しクロッ
ク４及び読み出しタイミング13を入力し読み出しアドレ
ス６を出力する回路である。書き込みアドレス発生回路
206は書き込み側の基準信号７と読み出しクロック４に
対して周波数同期の取れた書き込みクロック８及び書き
込みタイミング14を入力し書き込みアドレス10を出力す
る回路である。制御回路207は読み出しクロック４と書
き込み側の基準信号７と書き込みクロック８と読み出し
タイミング13及び書き込みタイミング14を入力し、RAM2
01−1,2への書き込みと読み出し制御を行う制御信号15
−1,2を出力する。また、バッファ回路202−１、選択回
路203及び切替回路204−１を制御する選択信号16を出力
する回路である。反転ゲート208は選択信号16を反転さ
せバッファ202−２及び切替回路204−２を制御する選択
信号17を出力する回路である。
このような従来のフレーム変換回路はRAM201−１が書き
込みモードの時にはRAM201−２を読み出しモードとし、
逆にRAM201−１が読み出しモードの時にはRAM201−２が
書き込みモードとなるように制御回路207で制御を行
う。今、RAM201−１が書き込みモード、RAM201−２が読
み出しモードの場合を例にとり回路動作を説明する。
込みモードの時にはRAM201−２を読み出しモードとし、
逆にRAM201−１が読み出しモードの時にはRAM201−２が
書き込みモードとなるように制御回路207で制御を行
う。今、RAM201−１が書き込みモード、RAM201−２が読
み出しモードの場合を例にとり回路動作を説明する。
まず、バッファ201−１がオン、バッファ201−２がハイ
インピーダンスとなるので入力信号列１は、バッファ20
1よりRAM201−１に書き込まれ、RAM201−２より読み出
された信号が選択回路203よりバースト状の出力信号２
として出力される。又切替回路204−１の出力アドレス1
2−１は書き込みアドレス10となり、切替回路204−２の
出力アドレス12−２は、読み出しアドレスとなる。入力
信号列１は書き込みアドレス10によりRAM201−１に書か
れていく。一方RAM201−２からフレーム変換則に従った
任意の読み出しアドレス６によって書き込み側の基準信
号７の一つ前の同期に書き込まれた信号がフレーム変換
され読み出される。RAM201−１に書き込まれた入力信号
列１は書き込み側の基準信号の次の周期にモードが切替
えられ、フレーム変換則に従ってバースト状に読み出さ
れる。
インピーダンスとなるので入力信号列１は、バッファ20
1よりRAM201−１に書き込まれ、RAM201−２より読み出
された信号が選択回路203よりバースト状の出力信号２
として出力される。又切替回路204−１の出力アドレス1
2−１は書き込みアドレス10となり、切替回路204−２の
出力アドレス12−２は、読み出しアドレスとなる。入力
信号列１は書き込みアドレス10によりRAM201−１に書か
れていく。一方RAM201−２からフレーム変換則に従った
任意の読み出しアドレス６によって書き込み側の基準信
号７の一つ前の同期に書き込まれた信号がフレーム変換
され読み出される。RAM201−１に書き込まれた入力信号
列１は書き込み側の基準信号の次の周期にモードが切替
えられ、フレーム変換則に従ってバースト状に読み出さ
れる。
このようにして２つのRAMへの書き込み読み出しのアド
レスを交互に切替えて速度の異なるディジタル信号列間
のフレーム変換を行っていた。
レスを交互に切替えて速度の異なるディジタル信号列間
のフレーム変換を行っていた。
上述した従来のフレーム変換回路は、１つのRAMに対し
て１周期ごとに読み出し制御と書き込み制御を交互に行
う必要があるので、１組すなわち２個のRAMが必要であ
る。さらに、２つのRAMの入出力を制御しかつ、読み出
しまたは書き込みアドレスを切替える回路が必要なので
回路が複雑となる欠点があった。
て１周期ごとに読み出し制御と書き込み制御を交互に行
う必要があるので、１組すなわち２個のRAMが必要であ
る。さらに、２つのRAMの入出力を制御しかつ、読み出
しまたは書き込みアドレスを切替える回路が必要なので
回路が複雑となる欠点があった。
本発明の目的は、１つのRAMで書き込みと読み出しを同
時に行うことができ、種々のフレーム変換則に対して柔
軟に対応できるフレーム変換回路を提供することにあ
る。
時に行うことができ、種々のフレーム変換則に対して柔
軟に対応できるフレーム変換回路を提供することにあ
る。
本発明のフレーム変換回路は、速度の異なる入力信号列
と出力信号列との間を外部から与えられるフレーム変換
則により変換するフレーム変換回路において、前記入力
信号列に対応する入力ポートと前記出力信号列に対応す
る出力ポートとを有するデュアルポートRAMと、前記入
力信号列を外部から与えられるフレーム変換則の信号に
より前記デュアルポートRAMに書き込む書き込み制御回
路と、前記デュアルポートRAMから前記書き込み制御回
路の書き込みの動作時間と同じ時間に外部から与えられ
るフレーム変換則の信号により前記出力信号列を読み出
す読み出し制御回路とを有する。
と出力信号列との間を外部から与えられるフレーム変換
則により変換するフレーム変換回路において、前記入力
信号列に対応する入力ポートと前記出力信号列に対応す
る出力ポートとを有するデュアルポートRAMと、前記入
力信号列を外部から与えられるフレーム変換則の信号に
より前記デュアルポートRAMに書き込む書き込み制御回
路と、前記デュアルポートRAMから前記書き込み制御回
路の書き込みの動作時間と同じ時間に外部から与えられ
るフレーム変換則の信号により前記出力信号列を読み出
す読み出し制御回路とを有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。第１図
は実施例はデュアルポートRAM101、読み出しアドレス発
生回路205、読み出し制御回路102、書き込みアドレス発
生回路206、書き込み制御回路103から構成される。読み
出アドレス発生回路205および書き込みアドレス発生回
路206は従来例と同一である。
は実施例はデュアルポートRAM101、読み出しアドレス発
生回路205、読み出し制御回路102、書き込みアドレス発
生回路206、書き込み制御回路103から構成される。読み
出アドレス発生回路205および書き込みアドレス発生回
路206は従来例と同一である。
デュアルポートRAM101は入力ポートと出力ポートを個別
に持ち、データの書き込みおよび読み出しに際してアド
レスとデータバスが競合しないように独立に書き込み・
読み出しが可能なRAMである。第１図において入力信号
列１を書き込み制御信号９と書き込みアドレス10により
書き込むと同時に、出力信号列２を読み出し制御信号５
と読み出しアドレス６により読み出してフレーム変換を
行う。読み出し制御回路102は読み出しアドレス発生回
路205のアドレス18を受け出力信号列２の周期のＮ倍
（Ｎは整数）の周期の読み出し側の基準信号３と読み出
しクロックにより読み出し制御信号５と読み出しアドレ
ス６を出力する回路である。書き込み制御回路103は書
き込みアドレス発生回路206のアドレス19を受け読み出
し側の基準信号３と同一周期をもち、位相関係が確立し
た書き込み側の基準信号７と読み出しクロック４に対し
て周波数同期が取れた書き込みクロック８により書き込
み制御信号９と書き込みアドレス10を出力する回路であ
る。
に持ち、データの書き込みおよび読み出しに際してアド
レスとデータバスが競合しないように独立に書き込み・
読み出しが可能なRAMである。第１図において入力信号
列１を書き込み制御信号９と書き込みアドレス10により
書き込むと同時に、出力信号列２を読み出し制御信号５
と読み出しアドレス６により読み出してフレーム変換を
行う。読み出し制御回路102は読み出しアドレス発生回
路205のアドレス18を受け出力信号列２の周期のＮ倍
（Ｎは整数）の周期の読み出し側の基準信号３と読み出
しクロックにより読み出し制御信号５と読み出しアドレ
ス６を出力する回路である。書き込み制御回路103は書
き込みアドレス発生回路206のアドレス19を受け読み出
し側の基準信号３と同一周期をもち、位相関係が確立し
た書き込み側の基準信号７と読み出しクロック４に対し
て周波数同期が取れた書き込みクロック８により書き込
み制御信号９と書き込みアドレス10を出力する回路であ
る。
次に第１図及び第２図のタイミングチャートを用いて動
作を説明する。今前述の出力信号列２のＮ倍の周期のＮ
＝２として、連続信号列から高速のバースト信号列へフ
レーム変換する場合を例にとり説明する。
作を説明する。今前述の出力信号列２のＮ倍の周期のＮ
＝２として、連続信号列から高速のバースト信号列へフ
レーム変換する場合を例にとり説明する。
前述のようにデュアルポートRAMは書き込み読み出しが
独立に実行できる。したがってメモリセルに順次書き込
まれた信号、または、フレーム変換すべき信号のみ書き
込まれた信号等をフレーム変換則に基づいて読み出し順
序を任意に設定して読み出しフレーム変換することがで
きる。
独立に実行できる。したがってメモリセルに順次書き込
まれた信号、または、フレーム変換すべき信号のみ書き
込まれた信号等をフレーム変換則に基づいて読み出し順
序を任意に設定して読み出しフレーム変換することがで
きる。
第２図に示すように、書き込み側の基準信号７は各周期
の書き込み開始の基準となるパルスを出力する。このパ
ルスにより書き込み期間を設定する書き込みアドレス10
を出力する。Ｎ＝２の場合、書き込みアドレス10は１周
期を“0"と“1"の２つの論理レベルに分割し、この２つ
の論理レベルにしたがい２つの別のメモリ部に書き込み
アドレスを指定する。次に読み出し側を第ｎ周期につき
説明すると、書き込みアドレス10の“0"レベルで書き込
まれた信号は図の矢印に示す読み出しアドレス６の“0"
レベルにおいて読み出される。
の書き込み開始の基準となるパルスを出力する。このパ
ルスにより書き込み期間を設定する書き込みアドレス10
を出力する。Ｎ＝２の場合、書き込みアドレス10は１周
期を“0"と“1"の２つの論理レベルに分割し、この２つ
の論理レベルにしたがい２つの別のメモリ部に書き込み
アドレスを指定する。次に読み出し側を第ｎ周期につき
説明すると、書き込みアドレス10の“0"レベルで書き込
まれた信号は図の矢印に示す読み出しアドレス６の“0"
レベルにおいて読み出される。
すなわち、書き込みアドレス10の最上位（Most Signal
Bit以下MSB）が論理レベル“0"の時に書き込まれた入力
信号列１は、読み出しアドレス６のMSBの論理レベル
“0"で、かつ、読み出し制御信号５の論理レベル“0"の
時にフレーム変換則に従いバースト状に読み出される。
同様に第ｎ同期の書き込みアドレス10のMSBが論理レベ
ル“1"の時に書き込まれた入力信号列１は、第ｎ＋１周
期の読み出しアドレス６のMSBが論理レベル“1"で、か
つ、読み出し制御信号の論理レベル“0"の時に、フレー
ム変換則に従いバースト状に読み出される。読み出し側
の基準信号３に対して書き込み側の基準信号７の位相関
係は確立されており、かつ、読み出しクロック４に対し
て書き込みクロック８は周波数同期が取られているので
書き込みアドレス10のMSBが論理レベル“0"から論理レ
ベル“1"又は論理レベル“1"から論理レベル“0"へ変化
する時間軸の位置では読み出し制御信号５により読み出
し制御は行なわない。このようにデュアルポートRAMを
使用することにより書き込み・読み出しを１フレーム内
で同時に行うことができ、また、制御回路が簡単な回路
で構成できる。
Bit以下MSB）が論理レベル“0"の時に書き込まれた入力
信号列１は、読み出しアドレス６のMSBの論理レベル
“0"で、かつ、読み出し制御信号５の論理レベル“0"の
時にフレーム変換則に従いバースト状に読み出される。
同様に第ｎ同期の書き込みアドレス10のMSBが論理レベ
ル“1"の時に書き込まれた入力信号列１は、第ｎ＋１周
期の読み出しアドレス６のMSBが論理レベル“1"で、か
つ、読み出し制御信号の論理レベル“0"の時に、フレー
ム変換則に従いバースト状に読み出される。読み出し側
の基準信号３に対して書き込み側の基準信号７の位相関
係は確立されており、かつ、読み出しクロック４に対し
て書き込みクロック８は周波数同期が取られているので
書き込みアドレス10のMSBが論理レベル“0"から論理レ
ベル“1"又は論理レベル“1"から論理レベル“0"へ変化
する時間軸の位置では読み出し制御信号５により読み出
し制御は行なわない。このようにデュアルポートRAMを
使用することにより書き込み・読み出しを１フレーム内
で同時に行うことができ、また、制御回路が簡単な回路
で構成できる。
本実施例では、書き込み側は順次書き込み、読み出し側
は任意に読み出す場合としたが、書き込み側でフレーム
変換則に従った読み出し側でそれを順次読み出す場合に
ついても同様に説明できることは、本実施例より明らか
である。又、本実施例では連続信号列から高速のバース
ト信号列へフレーム変換する場合としたが、逆に高速の
バースト信号列から低速の連続信号列へフレーム変換す
る場合について同様に説明できることは、本実施例より
明らかである。
は任意に読み出す場合としたが、書き込み側でフレーム
変換則に従った読み出し側でそれを順次読み出す場合に
ついても同様に説明できることは、本実施例より明らか
である。又、本実施例では連続信号列から高速のバース
ト信号列へフレーム変換する場合としたが、逆に高速の
バースト信号列から低速の連続信号列へフレーム変換す
る場合について同様に説明できることは、本実施例より
明らかである。
以上説明したように本発明は、フレーム変換回路にデュ
アルポートRAMを用いることにより読み出しと書き込み
が同時に併行して行うことができるので、RAMは１つで
すみ従来のように２つのRAMを読み出しと書き込みのた
びごとに切替えを必要としないため回路が簡単となる効
果がある。さらに、種々のフレーム変換則に対して柔軟
に対応できる効果がある。
アルポートRAMを用いることにより読み出しと書き込み
が同時に併行して行うことができるので、RAMは１つで
すみ従来のように２つのRAMを読み出しと書き込みのた
びごとに切替えを必要としないため回路が簡単となる効
果がある。さらに、種々のフレーム変換則に対して柔軟
に対応できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は本実
施例の動作を説明するタイミングチャート、第３図は従
来のフレーム変換回路のブロック図である。 101……デュアルポートRAM、102……読み出し制御回
路、103……書き込み制御回路、201−1,2……RAM、202
−1,2……バッファ、203……選択回路、204−1,2……切
替回路、205……読み出しアドレス発生回路、206……書
き込みアドレス発生回路、207……制御回路、208……反
転ゲート。
施例の動作を説明するタイミングチャート、第３図は従
来のフレーム変換回路のブロック図である。 101……デュアルポートRAM、102……読み出し制御回
路、103……書き込み制御回路、201−1,2……RAM、202
−1,2……バッファ、203……選択回路、204−1,2……切
替回路、205……読み出しアドレス発生回路、206……書
き込みアドレス発生回路、207……制御回路、208……反
転ゲート。
Claims (1)
- 【請求項１】速度の異なる入力信号列と出力信号列との
間を外部から与えられるフレーム変換則により変換する
フレーム変換回路において、 前記入力信号列に対応する入力ポートと前記出力信号列
に対応する出力ポートとを有するデュアルポートRAM
と、 前記入力信号列を外部から与えられるフレーム変換則の
信号により前記デュアルポートRAMに書き込む書き込み
制御回路と、 前記デュアルポートRAMから前記書き込み制御回路の書
き込みの動作時間と同じ時間に外部から与えられるフレ
ーム変換則の信号により前記出力信号列を読み出す読み
出し制御回路とを有することを特徴とするフレーム変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269704A JPH0750876B2 (ja) | 1988-10-25 | 1988-10-25 | フレーム変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269704A JPH0750876B2 (ja) | 1988-10-25 | 1988-10-25 | フレーム変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02114732A JPH02114732A (ja) | 1990-04-26 |
| JPH0750876B2 true JPH0750876B2 (ja) | 1995-05-31 |
Family
ID=17476024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63269704A Expired - Lifetime JPH0750876B2 (ja) | 1988-10-25 | 1988-10-25 | フレーム変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750876B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2758175B2 (ja) * | 1988-11-01 | 1998-05-28 | 株式会社東芝 | 多重化フレーム変換回路 |
| JPH04302554A (ja) * | 1991-03-29 | 1992-10-26 | Anritsu Corp | パルス列変換装置 |
| JPH1168797A (ja) | 1997-08-26 | 1999-03-09 | Nec Corp | 可変長セル対応位相乗換装置 |
-
1988
- 1988-10-25 JP JP63269704A patent/JPH0750876B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02114732A (ja) | 1990-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2827867B2 (ja) | マトリックス表示装置のデータドライバ | |
| JPH11191292A (ja) | 半導体記憶装置およびそのバーストアドレスカウンタ | |
| KR20070108293A (ko) | 반도체기억장치 | |
| JPH0785547B2 (ja) | フレーム変換器 | |
| JPS61148692A (ja) | 記憶装置 | |
| JP2576366B2 (ja) | 可変遅延バッファ回路 | |
| JPH11185477A (ja) | タイミング信号生成回路 | |
| JP3169639B2 (ja) | 半導体記憶装置 | |
| KR20000044591A (ko) | 디디알 에스디램에서의 데이터 우선 순위 결정 장치 | |
| JPH0750876B2 (ja) | フレーム変換回路 | |
| JP3097301B2 (ja) | 半導体メモリ装置 | |
| JP3679025B2 (ja) | 映像信号処理装置 | |
| JP2504143B2 (ja) | フレ―ム変換回路 | |
| JPH04360425A (ja) | 半導体記憶装置 | |
| KR100263636B1 (ko) | 고속다이나믹램제어장치및방법 | |
| SU928635A1 (ru) | Преобразователь кода во временной интервал | |
| JP3255429B2 (ja) | メモリ・インタフェース回路 | |
| JPH01208791A (ja) | 半導体記憶回路 | |
| JPH1027493A (ja) | アナログ信号遅延回路 | |
| US5297100A (en) | Address control system for a RAM in a digital audio set | |
| JPS5863283A (ja) | 順序変換回路 | |
| JPS62194797A (ja) | 多元時間スイツチ | |
| JPS63136814A (ja) | デイジタル遅延回路 | |
| JPS61243527A (ja) | ビツトバツフア回路 | |
| JPH08101789A (ja) | 非同期メモリ回路装置 |