JPS5863283A - 順序変換回路 - Google Patents
順序変換回路Info
- Publication number
- JPS5863283A JPS5863283A JP16196381A JP16196381A JPS5863283A JP S5863283 A JPS5863283 A JP S5863283A JP 16196381 A JP16196381 A JP 16196381A JP 16196381 A JP16196381 A JP 16196381A JP S5863283 A JPS5863283 A JP S5863283A
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- JP
- Japan
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- address
- memory
- buffer memory
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- order
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、主として、多周波信号受信器等の入力信号を
一時蓄え、該受信器の内部処理に適した順序とタイミン
グで読み出すような順序変換回路に関する。
一時蓄え、該受信器の内部処理に適した順序とタイミン
グで読み出すような順序変換回路に関する。
ディジタル交換層における多周波信号受信器への入力信
号は１時分割通話路スイッチから供給され、その入力順
序とタイミングは、ハイウェイのフレーム構成から決ま
る。このため、入力信号は、多周波信号受信器の処理に
都合の良い一定間隔で回線番号順に入力されるとは限ら
ず、順序とタイミングを変換する必要がある。
号は１時分割通話路スイッチから供給され、その入力順
序とタイミングは、ハイウェイのフレーム構成から決ま
る。このため、入力信号は、多周波信号受信器の処理に
都合の良い一定間隔で回線番号順に入力されるとは限ら
ず、順序とタイミングを変換する必要がある。
従来、入力信号の順序と出力信号の順序を変換する回路
は、後に詳述するが、制御カラ／りと、書き込みアドレ
ス及び読み出しアドレスのいずれか一方を蓄積する制御
メモリと、前記制御カウンタの出力と前記制御メモリの
出力との一方を選択するセレクタと、該セレクタの出力
によってアドレスを制御され、入力信号を一時＠債する
バッファメモリとから構成されていた。
は、後に詳述するが、制御カラ／りと、書き込みアドレ
ス及び読み出しアドレスのいずれか一方を蓄積する制御
メモリと、前記制御カウンタの出力と前記制御メモリの
出力との一方を選択するセレクタと、該セレクタの出力
によってアドレスを制御され、入力信号を一時＠債する
バッファメモリとから構成されていた。
本発明の目的は、この従来の構成からセレクタを省くこ
とができる順序変換回路を提供することにある。
とができる順序変換回路を提供することにある。
本発明によれば、情報を一時蓄えるバックアメモリを備
え、該バッファメモリへ情報を書き込んだ順序とは異な
る順序で該バックアメモリから情報を読み出す順序変換
回路において、前記バッファメモリへの情報の書き込み
タイミング及び前記バッファメモリからの情報の読み出
しタイミングに、それぞれ、カラ／り出力値における異
なる値を対応させた制御カウンタと。
え、該バッファメモリへ情報を書き込んだ順序とは異な
る順序で該バックアメモリから情報を読み出す順序変換
回路において、前記バッファメモリへの情報の書き込み
タイミング及び前記バッファメモリからの情報の読み出
しタイミングに、それぞれ、カラ／り出力値における異
なる値を対応させた制御カウンタと。
該カウンタの出力値をアドレス入力として受け。
前記書き込みタイミングに対応した前記カラ／り出力値
のアドレスには前記バッファメモリに対する書き込みア
ドレスが格納され、前記読み出しタイミングに対応した
前記カウンタ出力値のアドレスには前記バッファメモリ
に対する読み出しアドレスが格納され、前記カウンタ出
力値に応じて前記書き込みアドレス又は前記読み出しア
ドレスを前記バッファメモリに与えるアドレス制御メモ
リとを有し、該アドレス制御メモリには、前記バッファ
メモリへ情報を書き込んだ順序とは異なる順序で該バッ
ファメモリから情報を読み出せるように、前記書き込み
アドレス及び前記読み出しアドレスが格納されているこ
とを特徴とする順序変換回路が得られる。
のアドレスには前記バッファメモリに対する書き込みア
ドレスが格納され、前記読み出しタイミングに対応した
前記カウンタ出力値のアドレスには前記バッファメモリ
に対する読み出しアドレスが格納され、前記カウンタ出
力値に応じて前記書き込みアドレス又は前記読み出しア
ドレスを前記バッファメモリに与えるアドレス制御メモ
リとを有し、該アドレス制御メモリには、前記バッファ
メモリへ情報を書き込んだ順序とは異なる順序で該バッ
ファメモリから情報を読み出せるように、前記書き込み
アドレス及び前記読み出しアドレスが格納されているこ
とを特徴とする順序変換回路が得られる。
以下２図面を参照４して本発明の詳細な説明する。
□ ・ 第１図は前述した従来の順序変換回路を示すブロック図
である。制御カウンタ１の出力は。
□ ・ 第１図は前述した従来の順序変換回路を示すブロック図
である。制御カウンタ１の出力は。
書き込みアドレス及び読み出しアドレスのいずれか一方
を蓄積する制御メモリ２とセレクタ６とに入力される。
を蓄積する制御メモリ２とセレクタ６とに入力される。
制御メモリ２の出力はセレクタ６のもう一方の入力に入
力される。セレクタ６の出力は、入力信号１０を一時蓄
積するバッファメモリ４のアドレスとしてバッファメモ
リ４に供給される。バッファメモリ４の出力信号１１が
順序変換された出力となる。制御メモリ２には、ランダ
ム書き込みシーケンシャル読み出しの場合にはバッファ
メモリ４の書き込みア′ドレスが、シーケンシャル書き
込みランダム読み出しの場合にはバッファメモリ４の読
み出しアドレスが格納される。
力される。セレクタ６の出力は、入力信号１０を一時蓄
積するバッファメモリ４のアドレスとしてバッファメモ
リ４に供給される。バッファメモリ４の出力信号１１が
順序変換された出力となる。制御メモリ２には、ランダ
ム書き込みシーケンシャル読み出しの場合にはバッファ
メモリ４の書き込みア′ドレスが、シーケンシャル書き
込みランダム読み出しの場合にはバッファメモリ４の読
み出しアドレスが格納される。
第２図は、第１図に示した従来の順序変換回路の動作を
説明するタイムチャートであり、入力信号１０がＡ、Ｂ
、Ｃ，Ｄの順に入力されるとき。
説明するタイムチャートであり、入力信号１０がＡ、Ｂ
、Ｃ，Ｄの順に入力されるとき。
出力信号１１をり、 Ｃ，Ｂ、 Ａの順に、シーケンシ
ャル書き込みランダム読み出しで変換する例を示す。書
き込みのタイミングｔＷＫは、セレクタ３は、制御カウ
ンタ１を選択し、 Ａ、Ｂ、Ｃ，Ｄは。
ャル書き込みランダム読み出しで変換する例を示す。書
き込みのタイミングｔＷＫは、セレクタ３は、制御カウ
ンタ１を選択し、 Ａ、Ｂ、Ｃ，Ｄは。
バッファメモリ４のアドレス０，１，２．３に、それぞ
れ書き込まれる。制御メモリ２のアドレス０．１，２．
５に、データとして３，２，１．０をそれぞれ書いてお
く。読み出しのタイミングｔ には。
れ書き込まれる。制御メモリ２のアドレス０．１，２．
５に、データとして３，２，１．０をそれぞれ書いてお
く。読み出しのタイミングｔ には。
セレクタ３は制御メモリ２を選択しているカーら。
バッファメモリ４のア・ドレスハ３，２，１，０（７）
Ｉ＠に変化し、 Ｄ、Ｃ，Ｂ、Ａの順に読み出すこと力
；できる。
Ｉ＠に変化し、 Ｄ、Ｃ，Ｂ、Ａの順に読み出すこと力
；できる。
第２図に従えば、制御カウンターの出力力二〇の間に、
情報Ａをノ（ラフアメモリ４の０番地に書き込み、バッ
ファメモリ４０６番地の情報Ｄ（既に書き込まれている
）を読み出す。続いて。
情報Ａをノ（ラフアメモリ４の０番地に書き込み、バッ
ファメモリ４０６番地の情報Ｄ（既に書き込まれている
）を読み出す。続いて。
制御カウンターの出力が１の間に、情報Ｂをノ（ラフア
メモリ４の１番地に書き込み、）（ラフアメモリ４の２
番地の情報Ｃ（既に書き込まれている）を読み出す。そ
の後も同様に、制御カウンターの出力が２の間に、情報
Ｃをノ（ラフアメモリ４の２番地に書き込みそして）く
ラフアメモリ４の１番地の情報Ｂを読み出し、続いて、
ｆｌｔｌＪ御カウンターの出力が３の間に、情報りを
・くノファメモリ４の３番地に書き込みそしてバッファ
メモリ４の０番地の情報Ａを読み出す。
メモリ４の１番地に書き込み、）（ラフアメモリ４の２
番地の情報Ｃ（既に書き込まれている）を読み出す。そ
の後も同様に、制御カウンターの出力が２の間に、情報
Ｃをノ（ラフアメモリ４の２番地に書き込みそして）く
ラフアメモリ４の１番地の情報Ｂを読み出し、続いて、
ｆｌｔｌＪ御カウンターの出力が３の間に、情報りを
・くノファメモリ４の３番地に書き込みそしてバッファ
メモリ４の０番地の情報Ａを読み出す。
第２図の場合、制御カウンタ１は、バッファメモリ４へ
の情報（例えばＡ）の書き込みタイミングｔＷ及びバッ
クアメモリ４がらの情報（例えばＤ）の読み出しタイミ
ングｔｒに、同一のカウンタ１の出力値（例えば０）を
対応させたものである。即ち、制御カウンタ１の１つの
出力値に対して１回の書き込みタイミングＴＷ及び１回
の読み出し５タイミングＴｒが対応しているのである。
の情報（例えばＡ）の書き込みタイミングｔＷ及びバッ
クアメモリ４がらの情報（例えばＤ）の読み出しタイミ
ングｔｒに、同一のカウンタ１の出力値（例えば０）を
対応させたものである。即ち、制御カウンタ１の１つの
出力値に対して１回の書き込みタイミングＴＷ及び１回
の読み出し５タイミングＴｒが対応しているのである。
第３図は本発明の一実施例を示すブロック図である。第
６図において、制御カウンタ５は。
６図において、制御カウンタ５は。
第４図から明らかなように、バッファメモリ４への情報
（例えばＡ）の書き込みタイミングｔｗ及びバッファメ
モリ４からの情報（例えばＤ）の読み出しタイミングｔ
ｒに、それぞれ、カウンタ出力値における異なる値（例
えば、０と１）を対応させたものである。この点が、第
１図及び第２図の従来例と大きく異なる点の−っである
。
（例えばＡ）の書き込みタイミングｔｗ及びバッファメ
モリ４からの情報（例えばＤ）の読み出しタイミングｔ
ｒに、それぞれ、カウンタ出力値における異なる値（例
えば、０と１）を対応させたものである。この点が、第
１図及び第２図の従来例と大きく異なる点の−っである
。
制御カウンタ５の出力はアドレス制御メモリ６に入力さ
れ、アドレス制御メモリ６の出力は入力信号１０を一時
蓄積するバックアメモリ４のアドレスとしてバッファメ
モリ４に供給されバッファメモリ４の出力杉が順序変換
された出力信号月となる。
れ、アドレス制御メモリ６の出力は入力信号１０を一時
蓄積するバックアメモリ４のアドレスとしてバッファメ
モリ４に供給されバッファメモリ４の出力杉が順序変換
された出力信号月となる。
アドレス制御メモリ６には、ランダム書き込みシーケン
シャル読み出しの場合も、シーケンシャル書き込みラン
ダム読み出しの場合も、バッファメモリ４の書き込み及
び読み出し両方のアドレスを書いておく。この点も、第
１図及び第２図の従来例と大きく異なる点の一つである
。
シャル読み出しの場合も、シーケンシャル書き込みラン
ダム読み出しの場合も、バッファメモリ４の書き込み及
び読み出し両方のアドレスを書いておく。この点も、第
１図及び第２図の従来例と大きく異なる点の一つである
。
そして、それぞれ書き込み、読み出しのタイミングにア
ドレス制御メモリ６から読み出せば。
ドレス制御メモリ６から読み出せば。
従来の方法による第１図のセレクタ乙の出力と同じもの
が得られ、同ヒ動作をさせることができる。
が得られ、同ヒ動作をさせることができる。
第４図は第６図に示しだ本発明の一実施例の動作を説明
するタイムチャートであシ、第２図と同様に、入力信号
１ｏがＡ、 Ｂ、 Ｃ，Ｄの順に入力されるとき、出力
信号１１をり、Ｃ，Ｂ、Ａの順に、シーケンシャル書き
込みランダム読み出しで変換する例を示す。
するタイムチャートであシ、第２図と同様に、入力信号
１ｏがＡ、 Ｂ、 Ｃ，Ｄの順に入力されるとき、出力
信号１１をり、Ｃ，Ｂ、Ａの順に、シーケンシャル書き
込みランダム読み出しで変換する例を示す。
アドレス制御メモリ６の゛アドレス０．２．４．６にデ
ータ０，１，２．３をそれぞれ書いておくと。
ータ０，１，２．３をそれぞれ書いておくと。
書き込みのタイミングｔｗには、バッファメモリ４のア
トＬ／ス０，１，２．３に入力Ａ、Ｊｃ、Ｉ）カそれぞ
れ書かれる。また、アドレス制御メモリ６ノ７ ）’
Ｖス１＋ ３１５．７ Ｋ、データ３，２，１．Ｏ’ｉ
それぞれ書いておくと、読み出しのタイミングｔｒには
、バッファメモリ４のアドレスは、６゜２．１．０の順
に変化し、 Ｄ、Ｃ，Ｂ、Ａノ順に読み出すことができ
る。
トＬ／ス０，１，２．３に入力Ａ、Ｊｃ、Ｉ）カそれぞ
れ書かれる。また、アドレス制御メモリ６ノ７ ）’
Ｖス１＋ ３１５．７ Ｋ、データ３，２，１．Ｏ’ｉ
それぞれ書いておくと、読み出しのタイミングｔｒには
、バッファメモリ４のアドレスは、６゜２．１．０の順
に変化し、 Ｄ、Ｃ，Ｂ、Ａノ順に読み出すことができ
る。
つまり、第４図では、アドレス制御メモリ〆には、 ０
，２，４．６番地に、バッファメモリ４に対する書き込
みアドレスを、 ０，１，２．３という順に格納して
おき、また、 １，３，５．７番地に。
，２，４．６番地に、バッファメモリ４に対する書き込
みアドレスを、 ０，１，２．３という順に格納して
おき、また、 １，３，５．７番地に。
バッファメモリ４に対する読み出しアドレスを。
３．２，１．０という順に格納しておく。
そして、制御カウンタ５の出力が０の時に。
情報Ａをバッファメモリ４の０番地に書き込む。
次に、制御カウンタ５の出力が１の時に、バッファメモ
リ４の３番地の情報Ｄ（既に書き込まれている）を読み
出す。続いて、制御カウンタ５の出力が２の時に情報Ｂ
をバックアメモリ４の１番地に書き込み１次に制御カウ
ンタ５の出力が６の時にバッファメモリ４の２番地の情
報Ｃ（既に書き込まれている）を読み出す。その後も同
様に、制御カウンタ５の出力が４の時に情報Ｃをバッフ
ァメモリ４の２番地に書き込み。
リ４の３番地の情報Ｄ（既に書き込まれている）を読み
出す。続いて、制御カウンタ５の出力が２の時に情報Ｂ
をバックアメモリ４の１番地に書き込み１次に制御カウ
ンタ５の出力が６の時にバッファメモリ４の２番地の情
報Ｃ（既に書き込まれている）を読み出す。その後も同
様に、制御カウンタ５の出力が４の時に情報Ｃをバッフ
ァメモリ４の２番地に書き込み。
制御カウンタ５の出力が５の時にバッファメモリ４の１
番地の情報Ｂを読み出し、制御カウンタ５の出力が６の
時に情報りをバックアメモリ４の６番地に書き込み、制
御カウンタ５の出力が７の時にバッファメモリ４の０番
地の情報Ａ全貌み出す。
番地の情報Ｂを読み出し、制御カウンタ５の出力が６の
時に情報りをバックアメモリ４の６番地に書き込み、制
御カウンタ５の出力が７の時にバッファメモリ４の０番
地の情報Ａ全貌み出す。
このように、第３図に示した本発明の一実施例の構成で
、第１図に示した従来の構成の場合と同じ機能を果すこ
とができる。
、第１図に示した従来の構成の場合と同じ機能を果すこ
とができる。
本発明によれば９以上説明したように、従来の構成から
セレクタを省くことができる順序変換回路が得られ、順
序変換回路のハード量を小さくできる効果がある。
セレクタを省くことができる順序変換回路が得られ、順
序変換回路のハード量を小さくできる効果がある。
なお１本発明は、上述した実施例に限定されるものでは
なく、特許請求の範囲の範囲内において行われる種々の
変形や変更をも含むものであることはもちろんである。
なく、特許請求の範囲の範囲内において行われる種々の
変形や変更をも含むものであることはもちろんである。
第１図は従来の順序変換回路を示すブロック図、第２図
は第１図のタイムチャート図、第６図は本発明の一実施
例による順序変換回路を示すブロック図、第４図は第３
図のタイムチャート図である。 １及び５・・・制御カウンタ、２・・・制御メモリ。 ６・・・セレクタ、４・・・バックアメモリ、６・・・
アドレス制御メモリ、１０・・・入力信号、１１・・・
出力信号・ 昭
１代理人 （５，８４１）弁理士芦 １）坦（旦。 第２図 第４図 ハ゛ツファ几り４アドレス １２２１
０町間 第１頁の続き ■出 願 人 株式会社日立製作所 東京都千代田区丸の内−丁目５ 番１号 ■出 願 人 富士通株式会社 川崎市中原区上小田中１０１５番地
は第１図のタイムチャート図、第６図は本発明の一実施
例による順序変換回路を示すブロック図、第４図は第３
図のタイムチャート図である。 １及び５・・・制御カウンタ、２・・・制御メモリ。 ６・・・セレクタ、４・・・バックアメモリ、６・・・
アドレス制御メモリ、１０・・・入力信号、１１・・・
出力信号・ 昭
１代理人 （５，８４１）弁理士芦 １）坦（旦。 第２図 第４図 ハ゛ツファ几り４アドレス １２２１
０町間 第１頁の続き ■出 願 人 株式会社日立製作所 東京都千代田区丸の内−丁目５ 番１号 ■出 願 人 富士通株式会社 川崎市中原区上小田中１０１５番地
Claims (1)
- 【特許請求の範囲】 １、情報を一時蓄えるバッファメモリを備え、該バッフ
ァメモリへ情報を書き込んだ順序とは異なる順序で該バ
ッファメモリから情報を読み出す順序変換回路において
、前記バッファメモリへの情報の書き込みタイミング及
び前記バッファメモリからの情報の読み出しタイミング
に。 それぞれ、カラ／り出力値における異なる値を対応させ
た制御カウンタと、該カウンタの出力値をアドレス入力
として受け、前記書き込みタイミングに対応した前記カ
ウンタ出力値のアドレスには前記バッファメモリに対す
る書き込みアドレスが格納され、前記読み出しタイミン
グに対応した前記カウンタ出力値のアドレスには前記バ
ッファメモリに対する読み出しアドレスが格納され、前
記カウンタ出力値に応じて前記書き込みアドレス又は前
記読み出しアドレスを前記バッファメモリに与えるアド
レス制御メモリとを有し、該アドレス制御メモリには、
前記バッファメモリへ情報を書き込んだ順序とは異なる
順序で該バッファメモリから情報を読み出せるように、
前記書き込みアドレス及び前記読み出しアドレスが格納
されていることを特徴とする順序変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16196381A JPS5863283A (ja) | 1981-10-13 | 1981-10-13 | 順序変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16196381A JPS5863283A (ja) | 1981-10-13 | 1981-10-13 | 順序変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5863283A true JPS5863283A (ja) | 1983-04-15 |
| JPS614238B2 JPS614238B2 (ja) | 1986-02-07 |
Family
ID=15745394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16196381A Granted JPS5863283A (ja) | 1981-10-13 | 1981-10-13 | 順序変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5863283A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0910012A2 (de) * | 1997-10-17 | 1999-04-21 | Elsa AG | Verfahren zur Abspeicherung von Daten in einem Speicher mit wahlfreiem Schreibzugriff und sequentiellem Lesezugriff |
| US7216214B2 (en) * | 1998-09-14 | 2007-05-08 | The Massachusetts Institute Of Technology | System and method for re-ordering memory references for access to memory |
-
1981
- 1981-10-13 JP JP16196381A patent/JPS5863283A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0910012A2 (de) * | 1997-10-17 | 1999-04-21 | Elsa AG | Verfahren zur Abspeicherung von Daten in einem Speicher mit wahlfreiem Schreibzugriff und sequentiellem Lesezugriff |
| EP0910012A3 (de) * | 1997-10-17 | 2000-09-20 | Elsa AG | Verfahren zur Abspeicherung von Daten in einem Speicher mit wahlfreiem Schreibzugriff und sequentiellem Lesezugriff |
| US7216214B2 (en) * | 1998-09-14 | 2007-05-08 | The Massachusetts Institute Of Technology | System and method for re-ordering memory references for access to memory |
| US7707384B1 (en) | 1998-09-14 | 2010-04-27 | The Massachusetts Institute of Technology University | System and method for re-ordering memory references for access to memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS614238B2 (ja) | 1986-02-07 |
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