JPS5863283A - 順序変換回路 - Google Patents
順序変換回路Info
- Publication number
- JPS5863283A JPS5863283A JP16196381A JP16196381A JPS5863283A JP S5863283 A JPS5863283 A JP S5863283A JP 16196381 A JP16196381 A JP 16196381A JP 16196381 A JP16196381 A JP 16196381A JP S5863283 A JPS5863283 A JP S5863283A
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- JP
- Japan
- Prior art keywords
- address
- memory
- buffer memory
- information
- order
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、主として、多周波信号受信器等の入力信号を
一時蓄え、該受信器の内部処理に適した順序とタイミン
グで読み出すような順序変換回路に関する。
一時蓄え、該受信器の内部処理に適した順序とタイミン
グで読み出すような順序変換回路に関する。
ディジタル交換層における多周波信号受信器への入力信
号は1時分割通話路スイッチから供給され、その入力順
序とタイミングは、ハイウェイのフレーム構成から決ま
る。このため、入力信号は、多周波信号受信器の処理に
都合の良い一定間隔で回線番号順に入力されるとは限ら
ず、順序とタイミングを変換する必要がある。
号は1時分割通話路スイッチから供給され、その入力順
序とタイミングは、ハイウェイのフレーム構成から決ま
る。このため、入力信号は、多周波信号受信器の処理に
都合の良い一定間隔で回線番号順に入力されるとは限ら
ず、順序とタイミングを変換する必要がある。
従来、入力信号の順序と出力信号の順序を変換する回路
は、後に詳述するが、制御カラ/りと、書き込みアドレ
ス及び読み出しアドレスのいずれか一方を蓄積する制御
メモリと、前記制御カウンタの出力と前記制御メモリの
出力との一方を選択するセレクタと、該セレクタの出力
によってアドレスを制御され、入力信号を一時@債する
バッファメモリとから構成されていた。
は、後に詳述するが、制御カラ/りと、書き込みアドレ
ス及び読み出しアドレスのいずれか一方を蓄積する制御
メモリと、前記制御カウンタの出力と前記制御メモリの
出力との一方を選択するセレクタと、該セレクタの出力
によってアドレスを制御され、入力信号を一時@債する
バッファメモリとから構成されていた。
本発明の目的は、この従来の構成からセレクタを省くこ
とができる順序変換回路を提供することにある。
とができる順序変換回路を提供することにある。
本発明によれば、情報を一時蓄えるバックアメモリを備
え、該バッファメモリへ情報を書き込んだ順序とは異な
る順序で該バックアメモリから情報を読み出す順序変換
回路において、前記バッファメモリへの情報の書き込み
タイミング及び前記バッファメモリからの情報の読み出
しタイミングに、それぞれ、カラ/り出力値における異
なる値を対応させた制御カウンタと。
え、該バッファメモリへ情報を書き込んだ順序とは異な
る順序で該バックアメモリから情報を読み出す順序変換
回路において、前記バッファメモリへの情報の書き込み
タイミング及び前記バッファメモリからの情報の読み出
しタイミングに、それぞれ、カラ/り出力値における異
なる値を対応させた制御カウンタと。
該カウンタの出力値をアドレス入力として受け。
前記書き込みタイミングに対応した前記カラ/り出力値
のアドレスには前記バッファメモリに対する書き込みア
ドレスが格納され、前記読み出しタイミングに対応した
前記カウンタ出力値のアドレスには前記バッファメモリ
に対する読み出しアドレスが格納され、前記カウンタ出
力値に応じて前記書き込みアドレス又は前記読み出しア
ドレスを前記バッファメモリに与えるアドレス制御メモ
リとを有し、該アドレス制御メモリには、前記バッファ
メモリへ情報を書き込んだ順序とは異なる順序で該バッ
ファメモリから情報を読み出せるように、前記書き込み
アドレス及び前記読み出しアドレスが格納されているこ
とを特徴とする順序変換回路が得られる。
のアドレスには前記バッファメモリに対する書き込みア
ドレスが格納され、前記読み出しタイミングに対応した
前記カウンタ出力値のアドレスには前記バッファメモリ
に対する読み出しアドレスが格納され、前記カウンタ出
力値に応じて前記書き込みアドレス又は前記読み出しア
ドレスを前記バッファメモリに与えるアドレス制御メモ
リとを有し、該アドレス制御メモリには、前記バッファ
メモリへ情報を書き込んだ順序とは異なる順序で該バッ
ファメモリから情報を読み出せるように、前記書き込み
アドレス及び前記読み出しアドレスが格納されているこ
とを特徴とする順序変換回路が得られる。
以下2図面を参照4して本発明の詳細な説明する。
□ ・ 第1図は前述した従来の順序変換回路を示すブロック図
である。制御カウンタ1の出力は。
□ ・ 第1図は前述した従来の順序変換回路を示すブロック図
である。制御カウンタ1の出力は。
書き込みアドレス及び読み出しアドレスのいずれか一方
を蓄積する制御メモリ2とセレクタ6とに入力される。
を蓄積する制御メモリ2とセレクタ6とに入力される。
制御メモリ2の出力はセレクタ6のもう一方の入力に入
力される。セレクタ6の出力は、入力信号10を一時蓄
積するバッファメモリ4のアドレスとしてバッファメモ
リ4に供給される。バッファメモリ4の出力信号11が
順序変換された出力となる。制御メモリ2には、ランダ
ム書き込みシーケンシャル読み出しの場合にはバッファ
メモリ4の書き込みア′ドレスが、シーケンシャル書き
込みランダム読み出しの場合にはバッファメモリ4の読
み出しアドレスが格納される。
力される。セレクタ6の出力は、入力信号10を一時蓄
積するバッファメモリ4のアドレスとしてバッファメモ
リ4に供給される。バッファメモリ4の出力信号11が
順序変換された出力となる。制御メモリ2には、ランダ
ム書き込みシーケンシャル読み出しの場合にはバッファ
メモリ4の書き込みア′ドレスが、シーケンシャル書き
込みランダム読み出しの場合にはバッファメモリ4の読
み出しアドレスが格納される。
第2図は、第1図に示した従来の順序変換回路の動作を
説明するタイムチャートであり、入力信号10がA、B
、C,Dの順に入力されるとき。
説明するタイムチャートであり、入力信号10がA、B
、C,Dの順に入力されるとき。
出力信号11をり、 C,B、 Aの順に、シーケンシ
ャル書き込みランダム読み出しで変換する例を示す。書
き込みのタイミングtWKは、セレクタ3は、制御カウ
ンタ1を選択し、 A、B、C,Dは。
ャル書き込みランダム読み出しで変換する例を示す。書
き込みのタイミングtWKは、セレクタ3は、制御カウ
ンタ1を選択し、 A、B、C,Dは。
バッファメモリ4のアドレス0,1,2.3に、それぞ
れ書き込まれる。制御メモリ2のアドレス0.1,2.
5に、データとして3,2,1.0をそれぞれ書いてお
く。読み出しのタイミングt には。
れ書き込まれる。制御メモリ2のアドレス0.1,2.
5に、データとして3,2,1.0をそれぞれ書いてお
く。読み出しのタイミングt には。
セレクタ3は制御メモリ2を選択しているカーら。
バッファメモリ4のア・ドレスハ3,2,1,0(7)
I@に変化し、 D、C,B、Aの順に読み出すこと力
;できる。
I@に変化し、 D、C,B、Aの順に読み出すこと力
;できる。
第2図に従えば、制御カウンターの出力力二〇の間に、
情報Aをノ(ラフアメモリ4の0番地に書き込み、バッ
ファメモリ406番地の情報D(既に書き込まれている
)を読み出す。続いて。
情報Aをノ(ラフアメモリ4の0番地に書き込み、バッ
ファメモリ406番地の情報D(既に書き込まれている
)を読み出す。続いて。
制御カウンターの出力が1の間に、情報Bをノ(ラフア
メモリ4の1番地に書き込み、)(ラフアメモリ4の2
番地の情報C(既に書き込まれている)を読み出す。そ
の後も同様に、制御カウンターの出力が2の間に、情報
Cをノ(ラフアメモリ4の2番地に書き込みそして)く
ラフアメモリ4の1番地の情報Bを読み出し、続いて、
fltlJ御カウンターの出力が3の間に、情報りを
・くノファメモリ4の3番地に書き込みそしてバッファ
メモリ4の0番地の情報Aを読み出す。
メモリ4の1番地に書き込み、)(ラフアメモリ4の2
番地の情報C(既に書き込まれている)を読み出す。そ
の後も同様に、制御カウンターの出力が2の間に、情報
Cをノ(ラフアメモリ4の2番地に書き込みそして)く
ラフアメモリ4の1番地の情報Bを読み出し、続いて、
fltlJ御カウンターの出力が3の間に、情報りを
・くノファメモリ4の3番地に書き込みそしてバッファ
メモリ4の0番地の情報Aを読み出す。
第2図の場合、制御カウンタ1は、バッファメモリ4へ
の情報(例えばA)の書き込みタイミングtW及びバッ
クアメモリ4がらの情報(例えばD)の読み出しタイミ
ングtrに、同一のカウンタ1の出力値(例えば0)を
対応させたものである。即ち、制御カウンタ1の1つの
出力値に対して1回の書き込みタイミングTW及び1回
の読み出し5タイミングTrが対応しているのである。
の情報(例えばA)の書き込みタイミングtW及びバッ
クアメモリ4がらの情報(例えばD)の読み出しタイミ
ングtrに、同一のカウンタ1の出力値(例えば0)を
対応させたものである。即ち、制御カウンタ1の1つの
出力値に対して1回の書き込みタイミングTW及び1回
の読み出し5タイミングTrが対応しているのである。
第3図は本発明の一実施例を示すブロック図である。第
6図において、制御カウンタ5は。
6図において、制御カウンタ5は。
第4図から明らかなように、バッファメモリ4への情報
(例えばA)の書き込みタイミングtw及びバッファメ
モリ4からの情報(例えばD)の読み出しタイミングt
rに、それぞれ、カウンタ出力値における異なる値(例
えば、0と1)を対応させたものである。この点が、第
1図及び第2図の従来例と大きく異なる点の−っである
。
(例えばA)の書き込みタイミングtw及びバッファメ
モリ4からの情報(例えばD)の読み出しタイミングt
rに、それぞれ、カウンタ出力値における異なる値(例
えば、0と1)を対応させたものである。この点が、第
1図及び第2図の従来例と大きく異なる点の−っである
。
制御カウンタ5の出力はアドレス制御メモリ6に入力さ
れ、アドレス制御メモリ6の出力は入力信号10を一時
蓄積するバックアメモリ4のアドレスとしてバッファメ
モリ4に供給されバッファメモリ4の出力杉が順序変換
された出力信号月となる。
れ、アドレス制御メモリ6の出力は入力信号10を一時
蓄積するバックアメモリ4のアドレスとしてバッファメ
モリ4に供給されバッファメモリ4の出力杉が順序変換
された出力信号月となる。
アドレス制御メモリ6には、ランダム書き込みシーケン
シャル読み出しの場合も、シーケンシャル書き込みラン
ダム読み出しの場合も、バッファメモリ4の書き込み及
び読み出し両方のアドレスを書いておく。この点も、第
1図及び第2図の従来例と大きく異なる点の一つである
。
シャル読み出しの場合も、シーケンシャル書き込みラン
ダム読み出しの場合も、バッファメモリ4の書き込み及
び読み出し両方のアドレスを書いておく。この点も、第
1図及び第2図の従来例と大きく異なる点の一つである
。
そして、それぞれ書き込み、読み出しのタイミングにア
ドレス制御メモリ6から読み出せば。
ドレス制御メモリ6から読み出せば。
従来の方法による第1図のセレクタ乙の出力と同じもの
が得られ、同ヒ動作をさせることができる。
が得られ、同ヒ動作をさせることができる。
第4図は第6図に示しだ本発明の一実施例の動作を説明
するタイムチャートであシ、第2図と同様に、入力信号
1oがA、 B、 C,Dの順に入力されるとき、出力
信号11をり、C,B、Aの順に、シーケンシャル書き
込みランダム読み出しで変換する例を示す。
するタイムチャートであシ、第2図と同様に、入力信号
1oがA、 B、 C,Dの順に入力されるとき、出力
信号11をり、C,B、Aの順に、シーケンシャル書き
込みランダム読み出しで変換する例を示す。
アドレス制御メモリ6の゛アドレス0.2.4.6にデ
ータ0,1,2.3をそれぞれ書いておくと。
ータ0,1,2.3をそれぞれ書いておくと。
書き込みのタイミングtwには、バッファメモリ4のア
トL/ス0,1,2.3に入力A、Jc、I)カそれぞ
れ書かれる。また、アドレス制御メモリ6ノ7 )’
Vス1+ 315.7 K、データ3,2,1.O’i
それぞれ書いておくと、読み出しのタイミングtrには
、バッファメモリ4のアドレスは、6゜2.1.0の順
に変化し、 D、C,B、Aノ順に読み出すことができ
る。
トL/ス0,1,2.3に入力A、Jc、I)カそれぞ
れ書かれる。また、アドレス制御メモリ6ノ7 )’
Vス1+ 315.7 K、データ3,2,1.O’i
それぞれ書いておくと、読み出しのタイミングtrには
、バッファメモリ4のアドレスは、6゜2.1.0の順
に変化し、 D、C,B、Aノ順に読み出すことができ
る。
つまり、第4図では、アドレス制御メモリ〆には、 0
,2,4.6番地に、バッファメモリ4に対する書き込
みアドレスを、 0,1,2.3という順に格納して
おき、また、 1,3,5.7番地に。
,2,4.6番地に、バッファメモリ4に対する書き込
みアドレスを、 0,1,2.3という順に格納して
おき、また、 1,3,5.7番地に。
バッファメモリ4に対する読み出しアドレスを。
3.2,1.0という順に格納しておく。
そして、制御カウンタ5の出力が0の時に。
情報Aをバッファメモリ4の0番地に書き込む。
次に、制御カウンタ5の出力が1の時に、バッファメモ
リ4の3番地の情報D(既に書き込まれている)を読み
出す。続いて、制御カウンタ5の出力が2の時に情報B
をバックアメモリ4の1番地に書き込み1次に制御カウ
ンタ5の出力が6の時にバッファメモリ4の2番地の情
報C(既に書き込まれている)を読み出す。その後も同
様に、制御カウンタ5の出力が4の時に情報Cをバッフ
ァメモリ4の2番地に書き込み。
リ4の3番地の情報D(既に書き込まれている)を読み
出す。続いて、制御カウンタ5の出力が2の時に情報B
をバックアメモリ4の1番地に書き込み1次に制御カウ
ンタ5の出力が6の時にバッファメモリ4の2番地の情
報C(既に書き込まれている)を読み出す。その後も同
様に、制御カウンタ5の出力が4の時に情報Cをバッフ
ァメモリ4の2番地に書き込み。
制御カウンタ5の出力が5の時にバッファメモリ4の1
番地の情報Bを読み出し、制御カウンタ5の出力が6の
時に情報りをバックアメモリ4の6番地に書き込み、制
御カウンタ5の出力が7の時にバッファメモリ4の0番
地の情報A全貌み出す。
番地の情報Bを読み出し、制御カウンタ5の出力が6の
時に情報りをバックアメモリ4の6番地に書き込み、制
御カウンタ5の出力が7の時にバッファメモリ4の0番
地の情報A全貌み出す。
このように、第3図に示した本発明の一実施例の構成で
、第1図に示した従来の構成の場合と同じ機能を果すこ
とができる。
、第1図に示した従来の構成の場合と同じ機能を果すこ
とができる。
本発明によれば9以上説明したように、従来の構成から
セレクタを省くことができる順序変換回路が得られ、順
序変換回路のハード量を小さくできる効果がある。
セレクタを省くことができる順序変換回路が得られ、順
序変換回路のハード量を小さくできる効果がある。
なお1本発明は、上述した実施例に限定されるものでは
なく、特許請求の範囲の範囲内において行われる種々の
変形や変更をも含むものであることはもちろんである。
なく、特許請求の範囲の範囲内において行われる種々の
変形や変更をも含むものであることはもちろんである。
第1図は従来の順序変換回路を示すブロック図、第2図
は第1図のタイムチャート図、第6図は本発明の一実施
例による順序変換回路を示すブロック図、第4図は第3
図のタイムチャート図である。 1及び5・・・制御カウンタ、2・・・制御メモリ。 6・・・セレクタ、4・・・バックアメモリ、6・・・
アドレス制御メモリ、10・・・入力信号、11・・・
出力信号・ 昭
1代理人 (5,841)弁理士芦 1)坦(旦。 第2図 第4図 ハ゛ツファ几り4アドレス 1221
0町間 第1頁の続き ■出 願 人 株式会社日立製作所 東京都千代田区丸の内−丁目5 番1号 ■出 願 人 富士通株式会社 川崎市中原区上小田中1015番地
は第1図のタイムチャート図、第6図は本発明の一実施
例による順序変換回路を示すブロック図、第4図は第3
図のタイムチャート図である。 1及び5・・・制御カウンタ、2・・・制御メモリ。 6・・・セレクタ、4・・・バックアメモリ、6・・・
アドレス制御メモリ、10・・・入力信号、11・・・
出力信号・ 昭
1代理人 (5,841)弁理士芦 1)坦(旦。 第2図 第4図 ハ゛ツファ几り4アドレス 1221
0町間 第1頁の続き ■出 願 人 株式会社日立製作所 東京都千代田区丸の内−丁目5 番1号 ■出 願 人 富士通株式会社 川崎市中原区上小田中1015番地
Claims (1)
- 【特許請求の範囲】 1、情報を一時蓄えるバッファメモリを備え、該バッフ
ァメモリへ情報を書き込んだ順序とは異なる順序で該バ
ッファメモリから情報を読み出す順序変換回路において
、前記バッファメモリへの情報の書き込みタイミング及
び前記バッファメモリからの情報の読み出しタイミング
に。 それぞれ、カラ/り出力値における異なる値を対応させ
た制御カウンタと、該カウンタの出力値をアドレス入力
として受け、前記書き込みタイミングに対応した前記カ
ウンタ出力値のアドレスには前記バッファメモリに対す
る書き込みアドレスが格納され、前記読み出しタイミン
グに対応した前記カウンタ出力値のアドレスには前記バ
ッファメモリに対する読み出しアドレスが格納され、前
記カウンタ出力値に応じて前記書き込みアドレス又は前
記読み出しアドレスを前記バッファメモリに与えるアド
レス制御メモリとを有し、該アドレス制御メモリには、
前記バッファメモリへ情報を書き込んだ順序とは異なる
順序で該バッファメモリから情報を読み出せるように、
前記書き込みアドレス及び前記読み出しアドレスが格納
されていることを特徴とする順序変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16196381A JPS5863283A (ja) | 1981-10-13 | 1981-10-13 | 順序変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16196381A JPS5863283A (ja) | 1981-10-13 | 1981-10-13 | 順序変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5863283A true JPS5863283A (ja) | 1983-04-15 |
JPS614238B2 JPS614238B2 (ja) | 1986-02-07 |
Family
ID=15745394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16196381A Granted JPS5863283A (ja) | 1981-10-13 | 1981-10-13 | 順序変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5863283A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0910012A2 (de) * | 1997-10-17 | 1999-04-21 | Elsa AG | Verfahren zur Abspeicherung von Daten in einem Speicher mit wahlfreiem Schreibzugriff und sequentiellem Lesezugriff |
US7216214B2 (en) * | 1998-09-14 | 2007-05-08 | The Massachusetts Institute Of Technology | System and method for re-ordering memory references for access to memory |
-
1981
- 1981-10-13 JP JP16196381A patent/JPS5863283A/ja active Granted
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0910012A2 (de) * | 1997-10-17 | 1999-04-21 | Elsa AG | Verfahren zur Abspeicherung von Daten in einem Speicher mit wahlfreiem Schreibzugriff und sequentiellem Lesezugriff |
EP0910012A3 (de) * | 1997-10-17 | 2000-09-20 | Elsa AG | Verfahren zur Abspeicherung von Daten in einem Speicher mit wahlfreiem Schreibzugriff und sequentiellem Lesezugriff |
US7216214B2 (en) * | 1998-09-14 | 2007-05-08 | The Massachusetts Institute Of Technology | System and method for re-ordering memory references for access to memory |
US7707384B1 (en) | 1998-09-14 | 2010-04-27 | The Massachusetts Institute of Technology University | System and method for re-ordering memory references for access to memory |
Also Published As
Publication number | Publication date |
---|---|
JPS614238B2 (ja) | 1986-02-07 |
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