JPS62194797A - 多元時間スイツチ - Google Patents
多元時間スイツチInfo
- Publication number
- JPS62194797A JPS62194797A JP3701086A JP3701086A JPS62194797A JP S62194797 A JPS62194797 A JP S62194797A JP 3701086 A JP3701086 A JP 3701086A JP 3701086 A JP3701086 A JP 3701086A JP S62194797 A JPS62194797 A JP S62194797A
- Authority
- JP
- Japan
- Prior art keywords
- data
- frame
- time switch
- time
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 19
- 230000001360 synchronised effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004321 preservation Methods 0.000 description 2
- MOVRNJGDXREIBM-UHFFFAOYSA-N aid-1 Chemical compound O=C1NC(=O)C(C)=CN1C1OC(COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C(NC(=O)C(C)=C2)=O)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C(NC(=O)C(C)=C2)=O)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C(NC(=O)C(C)=C2)=O)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)CO)C(O)C1 MOVRNJGDXREIBM-UHFFFAOYSA-N 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、時分割交換機に関し、特に複合トラヒックを
扱う多元時間スイッチに関する。
扱う多元時間スイッチに関する。
時分割交換を行なう際に、１フレーム上のタイムスロッ
ト番号が時間軸上を昇るべき順に並んでいるとして、任
意フレーム上の任意のタイムスロット番号のデータを自
タイムスロット番号より大きな番号のタイムスロットに
置換する場合、同一フレーム上の該当スロットに置換す
ることが可能であるが、自タイムスロフト番号より小さ
な番号のタイムスロットに置換する場合、同一フレーム
上の該当タイムスロットへの１４換可能な時刻が過ぎて
いるため、後続フレーム上の該当タイムスロットにｔａ
換することになる。第１（１は正の整ａ）フレーム上の
タイムスロット番号ｍ及びｎ（ｍ。
ト番号が時間軸上を昇るべき順に並んでいるとして、任
意フレーム上の任意のタイムスロット番号のデータを自
タイムスロット番号より大きな番号のタイムスロットに
置換する場合、同一フレーム上の該当スロットに置換す
ることが可能であるが、自タイムスロフト番号より小さ
な番号のタイムスロットに置換する場合、同一フレーム
上の該当タイムスロットへの１４換可能な時刻が過ぎて
いるため、後続フレーム上の該当タイムスロットにｔａ
換することになる。第１（１は正の整ａ）フレーム上の
タイムスロット番号ｍ及びｎ（ｍ。
ｎは共に正の脩敢でｍ（ｎの関係にある）のデータを各
タイムスロット番号ｍ−１，ｎ＋ｊ（ｉ、ｊは共に正の
督数）に置換する場合は、第４図に示すように ｇｌフ
レーム上のタイムスロット番号ｎのデータは同一フレー
ム上のタイムスロット番号ｎ＋ｊに置換されるが、第ｔ
フレーム上のタイムスロット番号ｍのデータは後続の第
ｔ＋１フレームのタイムスロット番号ｍ −ｉに置換さ
れるのでデータの順序が逆転する。同一フレームの複数
タイムスロットにわたる一連のデータが一つの意味をな
す場合に対し”Ｃ上記の欠点を解決するため、従来は第
３図に示すように１フレームの全タイムスロット上のデ
ータを蓄積可能なメモリを並列に二面３１．３２と、フ
レーム毎に一面が入力、他の而が出力されるような選択
回路３４及び制御メモリ３３から構成さＩＬる方式をと
り、任意フレームの全タイムスロット上のデータを一方
の面のメモリに高積し、次に後続するフレームの全タイ
ムスロット上のデータを他方の面のメモリに蓄積する間
に制御部からの指示により先の面のメモリからデータを
取り出し、必要なタイムスロット上の１４撲を行なって
いた。こ几により同一フレーム上の複数タイムスロット
上の一連のデータの順序性は確保さｎる。
タイムスロット番号ｍ−１，ｎ＋ｊ（ｉ、ｊは共に正の
督数）に置換する場合は、第４図に示すように ｇｌフ
レーム上のタイムスロット番号ｎのデータは同一フレー
ム上のタイムスロット番号ｎ＋ｊに置換されるが、第ｔ
フレーム上のタイムスロット番号ｍのデータは後続の第
ｔ＋１フレームのタイムスロット番号ｍ −ｉに置換さ
れるのでデータの順序が逆転する。同一フレームの複数
タイムスロットにわたる一連のデータが一つの意味をな
す場合に対し”Ｃ上記の欠点を解決するため、従来は第
３図に示すように１フレームの全タイムスロット上のデ
ータを蓄積可能なメモリを並列に二面３１．３２と、フ
レーム毎に一面が入力、他の而が出力されるような選択
回路３４及び制御メモリ３３から構成さＩＬる方式をと
り、任意フレームの全タイムスロット上のデータを一方
の面のメモリに高積し、次に後続するフレームの全タイ
ムスロット上のデータを他方の面のメモリに蓄積する間
に制御部からの指示により先の面のメモリからデータを
取り出し、必要なタイムスロット上の１４撲を行なって
いた。こ几により同一フレーム上の複数タイムスロット
上の一連のデータの順序性は確保さｎる。
上述の従来方式では、すべてのフレームの全タイムスロ
ット上のデータを必ず一時的に時間スイッチが有するメ
モリに蓄積し、次フレームで読み出すため、タイムスロ
ットの順序性を保存する必要のない５４ ｋｂｐａの帯
域幅の呼に対しても必ず１フレーム以上２フレーム以内
の方式的遅延が生じるという問題点がある。
ット上のデータを必ず一時的に時間スイッチが有するメ
モリに蓄積し、次フレームで読み出すため、タイムスロ
ットの順序性を保存する必要のない５４ ｋｂｐａの帯
域幅の呼に対しても必ず１フレーム以上２フレーム以内
の方式的遅延が生じるという問題点がある。
本発明の多元時間スイッチは、２面の時間スイッチと２
フレーム周期のタイミング回路と２面の時間スイッチの
出力を選択する選択回路と、２面の時間スイッチの書き
込み制御回路を有している。
フレーム周期のタイミング回路と２面の時間スイッチの
出力を選択する選択回路と、２面の時間スイッチの書き
込み制御回路を有している。
次に本発明について図面を参照して説明する。
第１図を参照すれば、本発明の一実施例は、二面の時間
スイッチ、時間スイッチ１１時間スイッチ２と、その出
力を選択するための選択回路４、時間スイッチよりのデ
ータ読み出しを制御する制御メモリ６、時間スイッチの
入力タイムスロット及び出力タイムスロットを指定する
ために使用する２フレーム周期のカウンタ７、前記カウ
ンタ７の値により時間スイッチの書き込み制御情報を出
力する書込制御メモリ５、および前記書き込み制御メモ
リ５の出力に同期して書き込みを制御する書き込み制御
回路３により構成される。
スイッチ、時間スイッチ１１時間スイッチ２と、その出
力を選択するための選択回路４、時間スイッチよりのデ
ータ読み出しを制御する制御メモリ６、時間スイッチの
入力タイムスロット及び出力タイムスロットを指定する
ために使用する２フレーム周期のカウンタ７、前記カウ
ンタ７の値により時間スイッチの書き込み制御情報を出
力する書込制御メモリ５、および前記書き込み制御メモ
リ５の出力に同期して書き込みを制御する書き込み制御
回路３により構成される。
時間スイッチへの入力情報は、時間スイッチｌおよび時
間スイッチ２の両方に与えられ、２フレーム周期のカウ
ンタ７に同期して時間スイッチへの書き込みが行なわれ
る。書込制御メモリ５は、前記カウンタ７のタイムスロ
ット番号に合せてそのタイムスロットデータが、順序性
の要求されるデータであるか順序性の要求されないデー
タであるかを示す書き込み制御信号を出力する。書き込
み制御回路３は、書込制御メモリ５の出力と２フＶ−ム
周期のカウンタ７の示すフレーム番号により、フレーム
番号０でｊｉＩ序性の要求されるデータは、時間スイッ
チ１へ７レーム１で順序性の要求されるデータは、時間
スイッチ２へ順序性の要求されないデータは、毎フレー
ム両方の時間スイッチ１，２への書き込みを行なう。時
間スイッチに書き込塘几たデータは、カウンタ７のタイ
ムスロットに合せて制御メモリ６より出力さｎるアドレ
スにもとづき時間スイッチよね出力される。時間スイッ
チより出力されたデータは、選択助１路４によりカウン
タ７のフレーム番号に合わせてフレーム０では、時間ス
イッチ２の出力がフレーム１では、時間スイッチ１の出
力が選択される。
間スイッチ２の両方に与えられ、２フレーム周期のカウ
ンタ７に同期して時間スイッチへの書き込みが行なわれ
る。書込制御メモリ５は、前記カウンタ７のタイムスロ
ット番号に合せてそのタイムスロットデータが、順序性
の要求されるデータであるか順序性の要求されないデー
タであるかを示す書き込み制御信号を出力する。書き込
み制御回路３は、書込制御メモリ５の出力と２フＶ−ム
周期のカウンタ７の示すフレーム番号により、フレーム
番号０でｊｉＩ序性の要求されるデータは、時間スイッ
チ１へ７レーム１で順序性の要求されるデータは、時間
スイッチ２へ順序性の要求されないデータは、毎フレー
ム両方の時間スイッチ１，２への書き込みを行なう。時
間スイッチに書き込塘几たデータは、カウンタ７のタイ
ムスロットに合せて制御メモリ６より出力さｎるアドレ
スにもとづき時間スイッチよね出力される。時間スイッ
チより出力されたデータは、選択助１路４によりカウン
タ７のフレーム番号に合わせてフレーム０では、時間ス
イッチ２の出力がフレーム１では、時間スイッチ１の出
力が選択される。
第２図ｔま、この時間スイッチのデータの流れを示すタ
イミングチャートである。時間スイッチの入力信号のう
ち、ａは順序性の要求さｎるもの、ｂは順序性の要求さ
れないものを示している。。
イミングチャートである。時間スイッチの入力信号のう
ち、ａは順序性の要求さｎるもの、ｂは順序性の要求さ
れないものを示している。。
カウンタ７の示すフレーム番号が０の時点における、時
間スイッチへの入力信号のフレームを７し−ムをフレー
ムｔとし、入力タイムスロットをｍ、。
間スイッチへの入力信号のフレームを７し−ムをフレー
ムｔとし、入力タイムスロットをｍ、。
ｍ、 、 ｍ、出力タイムスロットを”ｌ ＋ Ｊ ＋
”３ とし、ｍ、をｎ 、 ヘｍ ２をｎ２へｍ、を
ｎ、へ出力するものとする。（ｔ、ｍｌ、ｍｚ、ｍ８．
ｎ、、ｎ、、ｎ３は正の整数でｎ＋＜”＋＜ｍｚ＜”ｓ
＜ｎ２＜ｎａの関係にある。）フレームＬ上のデータａ
Ｉ ＋ ａ２は時間スイッチ１に、データｂ、は時間ス
イッチ１ｇｔ、び時間スイッチ２０両方に書き込まれる
ｃＪフレームｚ＋を上のデータａ！＋ａ４は、時間スイ
ッチ２に、データｂ。
”３ とし、ｍ、をｎ 、 ヘｍ ２をｎ２へｍ、を
ｎ、へ出力するものとする。（ｔ、ｍｌ、ｍｚ、ｍ８．
ｎ、、ｎ、、ｎ３は正の整数でｎ＋＜”＋＜ｍｚ＜”ｓ
＜ｎ２＜ｎａの関係にある。）フレームＬ上のデータａ
Ｉ ＋ ａ２は時間スイッチ１に、データｂ、は時間ス
イッチ１ｇｔ、び時間スイッチ２０両方に書き込まれる
ｃＪフレームｚ＋を上のデータａ！＋ａ４は、時間スイ
ッチ２に、データｂ。
は時間スイッチｌ及び時間スイッチ２の両方に書き込ま
れる。時間スイッチ１、時間スイッチ２は、カウンタの
タイムスロットに合わせて制御メモリによって示される
アドレスのデータを出力する。
れる。時間スイッチ１、時間スイッチ２は、カウンタの
タイムスロットに合わせて制御メモリによって示される
アドレスのデータを出力する。
タイムスロットの位相関係により、データａ、は、時間
スイッチ１のフレーム／、＋１及びフレームＬ＋２へ、
データａ２はフレームを及びフレームｔ＋１へ、データ
ａ、は時間スイッチ２のフレームｔ＋１及びフレームｔ
＋２へ、データａ４はフレームｔ＋１及びフレームｔ＋
２へ出力さ几、データｂ、 、 ｂ、 、 ｂ、は、時
間スイッチ１及び時間スイッチ２のフレームｔ 、 ｔ
＋１．１＋２へそれぞれ出力される。
スイッチ１のフレーム／、＋１及びフレームＬ＋２へ、
データａ２はフレームを及びフレームｔ＋１へ、データ
ａ、は時間スイッチ２のフレームｔ＋１及びフレームｔ
＋２へ、データａ４はフレームｔ＋１及びフレームｔ＋
２へ出力さ几、データｂ、 、 ｂ、 、 ｂ、は、時
間スイッチ１及び時間スイッチ２のフレームｔ 、 ｔ
＋１．１＋２へそれぞれ出力される。
時間スイッチ１及び時間スイッチ２の出力は、カウンタ
７のフレーム首号に合わせて選択回路４によりフレーム
番号Ｏすなわちフレームｔでは時間スイッチ２の出力が
選択さ几、フレーム番号１すなわちフレームｔ＋１では
時間スイッチ１の出力が選択され、時間スイッチの出力
には、データａ□＋ ”ｔ ＋ ”Ｍ・・・・・・の順
序性の要求されるデータに対しては順序性を保証し、デ
ータｂ、 、 ｂ２・・・・・・の順序性の要求されな
いデータに対しては、１フレーム以下の遅延で出力きれ
る。
７のフレーム首号に合わせて選択回路４によりフレーム
番号Ｏすなわちフレームｔでは時間スイッチ２の出力が
選択さ几、フレーム番号１すなわちフレームｔ＋１では
時間スイッチ１の出力が選択され、時間スイッチの出力
には、データａ□＋ ”ｔ ＋ ”Ｍ・・・・・・の順
序性の要求されるデータに対しては順序性を保証し、デ
ータｂ、 、 ｂ２・・・・・・の順序性の要求されな
いデータに対しては、１フレーム以下の遅延で出力きれ
る。
以上説明したように本発明は、二面の時間スイッチと、
その出力を選択する選択回路と、順序性の要求されるデ
ータは片面づつ時間スイッチに書き込み、ａ浮性の要求
されないデータは、両面のメモリに同時に書き込む書き
込み制御回路とを備えることにより、複数のタイムスロ
ットにわたって順序性の保存の必要なデータｔよ、順序
性を保存し、順序性の保存の必要なないデータは交換遅
延を必要最小限におさえることのできる効果がある。
その出力を選択する選択回路と、順序性の要求されるデ
ータは片面づつ時間スイッチに書き込み、ａ浮性の要求
されないデータは、両面のメモリに同時に書き込む書き
込み制御回路とを備えることにより、複数のタイムスロ
ットにわたって順序性の保存の必要なデータｔよ、順序
性を保存し、順序性の保存の必要なないデータは交換遅
延を必要最小限におさえることのできる効果がある。
第１図は本発明の一実施例を示すブロック図、縞２図は
第１図の実施例におけるタイミングチャート、第３図は
従来の一例を示すブロック図、第４図は一面構成のタイ
ムスイッチのタイミングチャートである。 １・・・・・・時間スイッチ、２・・・・・・時間スイ
ッチ、３・・・・・・書き込み制御回路、４・・・・・
・選択回路、５・・・・・・暑き込み制御メモリ、６・
・・・・・制御メモリ、７・・・・・・カウンタ。 代理人 弁珪士 内 原 ｔ？’ 、、。 ′！５ ｌ 図 茅３図
第１図の実施例におけるタイミングチャート、第３図は
従来の一例を示すブロック図、第４図は一面構成のタイ
ムスイッチのタイミングチャートである。 １・・・・・・時間スイッチ、２・・・・・・時間スイ
ッチ、３・・・・・・書き込み制御回路、４・・・・・
・選択回路、５・・・・・・暑き込み制御メモリ、６・
・・・・・制御メモリ、７・・・・・・カウンタ。 代理人 弁珪士 内 原 ｔ？’ 、、。 ′！５ ｌ 図 茅３図
Claims (1)
- 時分割交換機における多元時間スイッチにおいて、第１
の時間スイッチと、第２の時間スイッチと、２フレーム
周期のカウンタと、該カウンタ出力に同期し、始めのフ
レームでは、第２の時間スイッチから読み出されたデー
タを選択し、次のフレームでは、第１の１時間スイッチ
から読み出されたデータを選択する選択回路と、順序性
の要求されるデータの入ったタイムスロットか順序性の
要求されないデータの入ったタイムスロットかを示す制
御データを保持する書き込み制御メモリと、該書き込み
制御メモリのデータにもとずき順序性の要求されるデー
タは、該カウンタの出力に同期し始めのフレームでは、
第１の１時間スイッチに書き込み、次のフレームでは、
第２の時間スイッチに書き込み、順序性の要求されない
データは、各フレームで第１の時間スイッチ第２の時間
スイッチ両方に書き込む書き込み制御回路を備えたこと
を特徴とする多元時間スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3701086A JPS62194797A (ja) | 1986-02-20 | 1986-02-20 | 多元時間スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3701086A JPS62194797A (ja) | 1986-02-20 | 1986-02-20 | 多元時間スイツチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62194797A true JPS62194797A (ja) | 1987-08-27 |
Family
ID=12485709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3701086A Pending JPS62194797A (ja) | 1986-02-20 | 1986-02-20 | 多元時間スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62194797A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03181289A (ja) * | 1989-12-08 | 1991-08-07 | Matsushita Electric Ind Co Ltd | 時分割交換装置 |
| JPH03181298A (ja) * | 1989-12-08 | 1991-08-07 | Matsushita Electric Ind Co Ltd | 時分割交換装置 |
| JPH07115694A (ja) * | 1993-10-18 | 1995-05-02 | Nec Corp | 時分割ディジタル交換スイッチとその交換方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434607A (en) * | 1977-08-22 | 1979-03-14 | Nec Corp | Multiple channel device |
-
1986
- 1986-02-20 JP JP3701086A patent/JPS62194797A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434607A (en) * | 1977-08-22 | 1979-03-14 | Nec Corp | Multiple channel device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03181289A (ja) * | 1989-12-08 | 1991-08-07 | Matsushita Electric Ind Co Ltd | 時分割交換装置 |
| JPH03181298A (ja) * | 1989-12-08 | 1991-08-07 | Matsushita Electric Ind Co Ltd | 時分割交換装置 |
| JPH07115694A (ja) * | 1993-10-18 | 1995-05-02 | Nec Corp | 時分割ディジタル交換スイッチとその交換方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6364674A (ja) | 信号処理装置 | |
| JPS62194797A (ja) | 多元時間スイツチ | |
| JPH01176197A (ja) | 時分割多元交換方式 | |
| JP2725700B2 (ja) | 時分割多元交換方式 | |
| JPH0278398A (ja) | タイムスロット入替回路 | |
| JPS6243888A (ja) | デユアルポ−トメモリ | |
| KR0148182B1 (ko) | 쿼드러플뱅크 메모리 제어장치 | |
| SU983748A1 (ru) | Устройство дл регистрации информации | |
| JP2969645B2 (ja) | タイムスロット入替回路 | |
| JP2710463B2 (ja) | 半導体記憶装置 | |
| JPH0750876B2 (ja) | フレーム変換回路 | |
| JPH027150A (ja) | メモリ面切替え制御方式 | |
| JPS6236933A (ja) | フレ−ム位相補正回路 | |
| JPS59224944A (ja) | デ−タ転送方式 | |
| JPH0831269B2 (ja) | デ−タ選択回路 | |
| JPS61280194A (ja) | 保持メモリ制御方式 | |
| JPH04120645A (ja) | バストレース制御方式 | |
| JPH03123300A (ja) | 時間スイッチデータメモリの初期化回路 | |
| JPH024070A (ja) | 通信データ行先制御方式 | |
| JPH0359893A (ja) | ランダムアクセスメモリをもちいたシフトレジスタ | |
| JPH04145747A (ja) | 並列信号処理回路 | |
| JPS63263998A (ja) | デイジタルタイムスイツチ | |
| JPH03143139A (ja) | パケットスイツチ | |
| JPS61102895A (ja) | メモリ制御回路 | |
| JPS63201810A (ja) | 情報処理システムの時刻方式 |