JPS59224944A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS59224944A JPS59224944A JP9887383A JP9887383A JPS59224944A JP S59224944 A JPS59224944 A JP S59224944A JP 9887383 A JP9887383 A JP 9887383A JP 9887383 A JP9887383 A JP 9887383A JP S59224944 A JPS59224944 A JP S59224944A
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- JP
- Japan
- Prior art keywords
- data
- frame
- buffer memory
- read
- common
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は送・受信装置間においてフレーム周期同期デー
タ全転送する方式１Ｃ関し、と＜ｒｃ複数キャラクタニ
ジなる可変長のフレームデータの転送方式に関するもの
である。
タ全転送する方式１Ｃ関し、と＜ｒｃ複数キャラクタニ
ジなる可変長のフレームデータの転送方式に関するもの
である。
複数キャラクタからなるブロックデータ転送方式におい
ては送・受信装置間の転送速度の違い等ＶＣより、送信
側と受信側の間にデータ記憶回路（以下バッファメモリ
と略す）が一般に用いらｈる。
ては送・受信装置間の転送速度の違い等ＶＣより、送信
側と受信側の間にデータ記憶回路（以下バッファメモリ
と略す）が一般に用いらｈる。
複数キャラクタで構成される従来のデータ転送方式全第
１図に示す。図においてｌは送信装置、２はバッファメ
モリ、３に受信装置、４は制御回路である。
１図に示す。図においてｌは送信装置、２はバッファメ
モリ、３に受信装置、４は制御回路である。
送信装置ｌから出力される可変長フレームデータは、フ
レーム周期ごとに順次バッファメモリ２ｖｃ曹き込まｈ
、受信装置３にバッファメモリ２からフレームデータ全
順次読み出す。制御回路４は送信装置ｌおよび受信装置
３から信号全入力しバッファメモリ２の誓キ込み、読み
出しのアドレス制御、タイミング制御を行う。このよう
に、データ全順次バッファメモリ２に書き込んでいる為
、次の様な欠点があった。フレームデータが毎フレーム
周期必ず送出される第一のデータと、毎フレーム周期で
はないが、必要に応じて第一のデータに付加される第二
のデータとで構成さね、送信装置ｌのフレームデータ書
き込み順序と受信装置３の読み出し順序が異なる場合、
たとえば受信装置３が、第一のデータ全受信してからｌ
フレーム周期前の第二のチータケ読み出す等の場合、制
御回路４ｒてデータ読み出し時、読み出しアドレスが連
続とならず、データの同各に対応して制御が必要となる
。
レーム周期ごとに順次バッファメモリ２ｖｃ曹き込まｈ
、受信装置３にバッファメモリ２からフレームデータ全
順次読み出す。制御回路４は送信装置ｌおよび受信装置
３から信号全入力しバッファメモリ２の誓キ込み、読み
出しのアドレス制御、タイミング制御を行う。このよう
に、データ全順次バッファメモリ２に書き込んでいる為
、次の様な欠点があった。フレームデータが毎フレーム
周期必ず送出される第一のデータと、毎フレーム周期で
はないが、必要に応じて第一のデータに付加される第二
のデータとで構成さね、送信装置ｌのフレームデータ書
き込み順序と受信装置３の読み出し順序が異なる場合、
たとえば受信装置３が、第一のデータ全受信してからｌ
フレーム周期前の第二のチータケ読み出す等の場合、制
御回路４ｒてデータ読み出し時、読み出しアドレスが連
続とならず、データの同各に対応して制御が必要となる
。
第３図はフレームデータの構成図である。図において３
１Ｕ送信装置がバッファメモＩＪ Ｉ／Ｃ書き込むフレ
ームデータ、３２に受信装置がバッファメモリから読み
出すフレームデータ全示す。図において、データ１１＋
テータ２１はそｈぞれ第一お工ひ第二のデータ？示し、
ｌはフレーム番号（ｉ＝１゜２、・・・ｎ）ｔ−示す。
１Ｕ送信装置がバッファメモＩＪ Ｉ／Ｃ書き込むフレ
ームデータ、３２に受信装置がバッファメモリから読み
出すフレームデータ全示す。図において、データ１１＋
テータ２１はそｈぞれ第一お工ひ第二のデータ？示し、
ｌはフレーム番号（ｉ＝１゜２、・・・ｎ）ｔ−示す。
データ１．に毎フレーム周期に必ず送出さね、データ２
！は毎フレーム周期ではないが、必要屹応じてデータ１
．に付加される。
！は毎フレーム周期ではないが、必要屹応じてデータ１
．に付加される。
この様に、可変長フレームデータの転送方式において、
データの読み出し順序が書き込み順序と異なる場合、読
み出しアドレスの不連続な制御全行う複雑な回路全必要
とする欠点があった。
データの読み出し順序が書き込み順序と異なる場合、読
み出しアドレスの不連続な制御全行う複雑な回路全必要
とする欠点があった。
本発明の目的はこの欠点を除去したフレーム可変長のデ
ータ転送方式金提供すること／ｃ、ある。
ータ転送方式金提供すること／ｃ、ある。
本発明のデータ転送方式は、送信装置から出力されるフ
レームデータのうちフレーム共通の第一のデータは第一
の記憶装置に、それ以外の第２のデータは第二の記憶装
置に切替えらｈて入力され、連続な読み出しアドレス１
こエリ前記第一お工び第二の記憶装置からそわ−それ前
記第一および第二のチータケ読み出し、このデータを切
替えて受信装置に入力することを特徴とする。
レームデータのうちフレーム共通の第一のデータは第一
の記憶装置に、それ以外の第２のデータは第二の記憶装
置に切替えらｈて入力され、連続な読み出しアドレス１
こエリ前記第一お工び第二の記憶装置からそわ−それ前
記第一および第二のチータケ読み出し、このデータを切
替えて受信装置に入力することを特徴とする。
次に、本発明について第２図全参照し、詳細に説明する
。第２崗は本発明のデータ転送制御回路の実′ＩＭｆＩ
Ｉを示す。第２１厄おいて、送信装置ｌから出力される
フレームデータは、フレーム共通の第一のデータはバッ
ファメモリ２に、それ以外の第２のデータはバッフアメ
モリ２′足、入カデータ切替器５によ！ｌｌ切替えられ
で入力される。制御装量４′は送信装置ｌから出力され
る第１と第２のデータの種別を示す信号によＶ切替器５
の切替全制御し、データを順次バッファメモリ２．２’
［フレームデータを入力させる。
。第２崗は本発明のデータ転送制御回路の実′ＩＭｆＩ
Ｉを示す。第２１厄おいて、送信装置ｌから出力される
フレームデータは、フレーム共通の第一のデータはバッ
ファメモリ２に、それ以外の第２のデータはバッフアメ
モリ２′足、入カデータ切替器５によ！ｌｌ切替えられ
で入力される。制御装量４′は送信装置ｌから出力され
る第１と第２のデータの種別を示す信号によＶ切替器５
の切替全制御し、データを順次バッファメモリ２．２’
［フレームデータを入力させる。
受信装置３は第一と第二のデータの要求信号全制御回路
４′へ出力し、制御回路４′は要求信号ケもとに、出力
データ切替器６を経て、第一お工び第二のデータを順次
受信装置３へ供給する。この場合、フレーム共通データ
部と、そわ以外のデータ部のバッファメモリは別個のた
め、読み出し時、フレーム共通データ部とそわ以外のデ
ータ部の読み出し順序が異なる場合（おいても、バック
アメモリ２または２′の読み出しアドレスは連続に生成
可能で、不連続な制御は不要となり、順次読み出せる。
４′へ出力し、制御回路４′は要求信号ケもとに、出力
データ切替器６を経て、第一お工び第二のデータを順次
受信装置３へ供給する。この場合、フレーム共通データ
部と、そわ以外のデータ部のバッファメモリは別個のた
め、読み出し時、フレーム共通データ部とそわ以外のデ
ータ部の読み出し順序が異なる場合（おいても、バック
アメモリ２または２′の読み出しアドレスは連続に生成
可能で、不連続な制御は不要となり、順次読み出せる。
以上のように、本発明では可変長なフレームデータのデ
ータ転送方式においてデータの読み出し順序が異なる場
合でも、アドレスの不連続な制御が不要となり、容易に
連続に行えるという効果がある。
ータ転送方式においてデータの読み出し順序が異なる場
合でも、アドレスの不連続な制御が不要となり、容易に
連続に行えるという効果がある。
第１図に従来のデータ転送万式會示すブロック５−
図、第２図は本発明のデータ転送方式の一実施例を示す
ブロック図、第３図はフレームデータを示す構成図であ
る。 ｌ・・・送信装置、２，２′・・・バッファメモリ、３
・・・受信装置、４，４′・・・制御回路、５・・・入
カテータ切６一 第１図 ５ ２ に 第３図 ′夕２゜
ブロック図、第３図はフレームデータを示す構成図であ
る。 ｌ・・・送信装置、２，２′・・・バッファメモリ、３
・・・受信装置、４，４′・・・制御回路、５・・・入
カテータ切６一 第１図 ５ ２ に 第３図 ′夕２゜
Claims (1)
- 送信装置から出力されるフレームデータのうちフレーム
共通の第一のデータは第一の記憶装置に、そわ以外の第
２のデータは第二の記憶装置に切替えられて入力され、
連続な読み出しアドレスにより前記第一お工び第二の記
憶装置からそれぞわ前記第一お工ひ第二のデータ會読み
出し、このデータを切替えて受信装置に入力すること全
特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9887383A JPS59224944A (ja) | 1983-06-03 | 1983-06-03 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9887383A JPS59224944A (ja) | 1983-06-03 | 1983-06-03 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224944A true JPS59224944A (ja) | 1984-12-17 |
Family
ID=14231294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9887383A Pending JPS59224944A (ja) | 1983-06-03 | 1983-06-03 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224944A (ja) |
-
1983
- 1983-06-03 JP JP9887383A patent/JPS59224944A/ja active Pending
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