KR0148182B1 - 쿼드러플뱅크 메모리 제어장치 - Google Patents

쿼드러플뱅크 메모리 제어장치

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KR0148182B1 KR1019950012477A KR19950012477A KR0148182B1 KR 0148182 B1 KR0148182 B1 KR 0148182B1 KR 1019950012477 A KR1019950012477 A KR 1019950012477A KR 19950012477 A KR19950012477 A KR 19950012477A KR 0148182 B1 KR0148182 B1 KR 0148182B1
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Abstract

본 발명의 메모리 제어장치는 외부로부터 입력되는 디지탈데이타를 4개의 메모리뱅크에 일련의 순서에 따라 블록단위로 기록하고, 기록된 데이타를 기록동작과 일정한 시간 간격을 유지하며 기록한 순서대로 읽어내도록 제어한다. 이때 블록내의 데이타는 기록 및 읽기 어드레스를 통해 원하는 순서로 재배열된다. 따라서, 데이타의 기록 및 출력이 빠르게 이루어지는 고주파 회로에서 메모리뱅크의 상태를 전환할 때 버퍼동작의 지연으로 인해 발생하는 데이타의 손실을 방지함과 동시에, 블록내 데이타의 자유로운 재배열을 용이하고 정확하게 수행할 수 있는 효과를 제공한다.

Description

쿼드러플(Quadruple)뱅크 메모리 제어장치
제1도는 종래의 더블뱅크 메모리 제어장치를 나타낸 구성도,
제2도는 제1도의 장치에서 네개의 데이타마다 뱅크전환을 하는 경우에 대한 각 구성의 제어 타이밍도,
제3도는 본 발명의 바람직한 실시예에 따른 쿼드러플(Quadruple)뱅크 메모리 제어장치를 나타낸 구성도,
제4도는 제3도 장치에서 네개의 데이타마다 뱅크전환을 하는 경우에 대한 각 구성의 제어 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
20 : 메모리제어부 21, 22, 23, 24 : 메모리뱅크
BUF1~BUF4: 버퍼 BUF1-en~BUF4-en : 버퍼인에이블신호
OE1~OE4: 출력인에이블신호
WE1~WE4: 기록인에이블신호
본 발명은 뱅크전환을 통해 디지탈데이타의 기록 및 출력을 제어하는 메모리 제어장치에 관한 것으로서, 특히 4개의 메모리뱅크를 이용하여 데이타의 기록 및 출력동작이 연속적으로 이루어지도록 함으로써, 고주파 회로의 고속동작시에도 데이타의 기록 및 읽기동작을 용이하게할 수 있는 쿼드러플(Quadruple)뱅크 메모리 제어장치에 관한 것이다.
제1도는 종래의 더블뱅크 시스템에 의한 메모리 제어장치를 나타낸 구성도이다. 메모리제어부(10)는 제1도 장치의 동작을 제어하기 위한 제어신호를 발생한다. 메모리제어부(10)는 또한 외부로부터 입력되는 디지탈데이타를 일정단위로 분할하고, 분할된 데이타를 두개의 메모리뱅트(11, 12)로 출력한다. 메모리뱅크들(11, 12)은 전술한 제어신호의 제어에 의해 입력되는 데이타를 기록하고, 기록된 데이타를 출력한다.
제1도 장치에서, 외부로부터 전송되어 오는 디지탈데이타는 데이타입력단(Din)을 통해 메모리제어부(10)로 입력된다. 이때, 메모리제어부(10)는 제1도 장치의 동작을 제어하기 위하여 기록어드레스신호, 출력어드레스신호, 버퍼인에이블신호(BUF-en), 기록인에이블신호(WE) 및 출력인에이블신호(OE)를 적절한 타이밍에 맞추어 발생한다. 데이타입력단(Din)을 통해 입력되는 디지탈데이타는 원하는 크기의 블록단위로 분할되고, 분할된 데이타는 블록단위로 제 1버퍼(BUF1) 및 제 2버퍼(BUF2)에 교번적으로 입력된다.
예를들어 네개의 데이타를 하나의 블록단위로 하여 동작하는 경우에, 메모리제어부(10)에 입력되는 데이타 중에서 최초의 4개데이타(1~4)는 제 1버퍼(BUF1)로 입력된다. 이때, 전술한 기록어드레스신호 및 기록인에이블신호(WE1)는 제 1메모리뱅크(11)로 입력되고, 버퍼인에이블신호(BUF1-en)는 제 1버퍼(BUF1)로 입력된다. 제 1버퍼(BUF1)는 버퍼인에이블신호(BUF1-en)가 인가되면 인에이블상태가 되어 데이타입력단(Din)으로부터 인가되는 최초의 4개 데이타(1~4)를 출력한다. 제 1메모리뱅크(11)는 기록인에이블신호(WE1)에 의해 기록상태가 되어, 제 1버퍼(BUF1)로부터 입력되는 4개데이타(1~4)를 지정된 어드레스에 저장한다. 한편, 두번째로 입력되는 4개데이타(5~8)는 제 2버퍼(BUF2)로 입력된다. 이때, 기록인어드레스신호 및 기록인에이블신호(WE2)는 제 2메모리뱅크(12)로 입력되고, 버퍼인에이블신호(BUF2-en)는 제 2버퍼(BUF2)로 입력된다. 또한, 읽기어드레스신호 및 출력인에이블신호(OE1)는 제 1메모리뱅크(11)로 입력된다.제 2버퍼(BUF2)는 버퍼인에이블신호(BUF2-en)가 인가되면 인에이블상태가 되어 두번째로 입력된 4개데이타(5~8)를 출력한다. 여기서, 제 2버퍼(BUF2)와 제 1버퍼(BUF1)는 상반된 상태를 갖는다. 즉, 제 1버퍼(BUF1)가 인에이블상태이면 제 2버퍼(BUF2)는 디스에이블상태가 되고, 제 1버퍼(BUF1)가 디스에이블상태이면 제 2버퍼(BUF2)는 인에이블상태가 된다. 제 2메모리뱅크(12)는 기록인에이블신호(WE2)에 의해 기록상태가 되어, 제 2버퍼(BUF2)로부터 입력되는 4개데이타(5~8)를 지정된 어드레스에 저장한다. 이때, 제 1메모리뱅크(11)는 출력인에이블신호(OE1)에 의해 읽기상태가 되어, 저장하고 있던 4개데이타(1~4)를 출력한다. 여기서, 제 2메모리뱅크(12)와 제 1메모리뱅크(11)는 상반된 동작을 한다. 즉, 제 1메모리뱅크(11)가 읽기상태이면 제 2메모리뱅크(12)는 기록상태가 되고 이때 제 1버퍼(BUF1)는 디스에이블상태가 되어 제 1메모리뱅크(11)에서 출력되는 데이타와의 충돌이 일어나지 않도록 한다. 반대로, 제 1메모리뱅크(11)가 기록상태이면 제 2메모리뱅크(12)는 읽기상태가 되고 이때 제 2버퍼(BUF2)가 디스에이블상태가 되어 제 2메모리(12)에서 출력되는 데이타와의 충돌이 일어나지 않도록 한다. 그런 다음, 세번째로 입력되는 4개데이타(9~12)는 다시 제 1버퍼(BUF1)로 입력되어 동일한 방법으로 기록되고 출력된다.
이와 같은 과정을 반복하여 시행하면, 입력되는 디지탈데이타는 임의의 갯수의 데이타단위로 뱅크전환하여 기록과 출력을 반복할 수 있다.
하지만, 이와 같이 구성된 종래의 더블뱅크 메모리 제어장치는 빠르게 동작하는 고주파회로에서 뱅크전환이 자주 발생하는 경우에는 데이타의 일부가 손실될 가능성이 있었다. 즉, 어떤 메모리뱅크에서 데이타의 기록동작이 끝나고 읽기동작을 수행하기 위하여 뱅크전환을 하는 경우에, 버퍼가 인에이블상태에서 디스에이블상태로 되기까지 소요되는 시간(보통 반 클럭구간)동안 데이타가 계속 메모리뱅크로 입력되므로 입력되는 데이타와 출력데이타간의 충돌이 발생한다. 마찬가지로, 어떤 메모리뱅크에서 읽기동작이 끝나고 기록동작을 수행하기 위하여 뱅크전환을 하는 경우에도 버퍼가 디스에이블상태에서 인에이상태로 되기까지 소요되는 시간동안 데이타의 출력이 계속되므로 기록되기 위한 최초의 데이타는 버퍼지연시간만큼 잠식된다.
이와 같은 종래의 더블뱅크 메모리 제어장치의 문제점을 제2도는 참조하여 좀더 구체적으로 설명한다.
제2도는 제1도의 장치에서 네개의 데이타마다 뱅크전환을 하는 경우에 대한 각 구성의 제어 타이밍도이다. 제2도에서, 기록인에이블신호(WE1, WE2)의 다운엣지(Down edge)에서 메모리뱅크들은 기록상태(write bank)가 되고, 출력인에이블신호(OE1, OE2)가 로우인 구간동안 메모리뱅크들은 읽기상태(read bank)가 된다. 기록인에이블신호(WE1, WE2) 및 출력인에이블신호(OE1, OE2)는 두개의 메모리뱅크에 교번적으로 입력된다. 한편, 버퍼인에이블신호(BUF-en)가 하이인 구간동안 해당 버퍼는 인에이블상태가 되고, 로우가 되면 해당 버퍼는 디스에이블상태가 된다. 이때, 버퍼인에이블신호는 두개의 버퍼에 교번적으로 입력된다.
네개의 데이타마다 뱅크전환을 하는 경우에, 최초의 버퍼인에이블신호(BUF1-en)는 제 1버퍼(BUF1)로 입력된다. 제 1버퍼(BUF1)는 버퍼인에이블신호(BUF1-en)가 인가되면 인에이블상태가 된다. 이때, 제 1버퍼(BUF1)가 인에이블상태로 전환되기 위해서는 일정의 시간(제2도에서는 반 클럭시간; 이하, 버퍼지연시간 이라 함)이 소요되므로, 제 1버퍼(BUF1)로부터 출력되는 데이타( [O] A)는 버퍼지연시간(도면의 빗금부분)만큼 지연된 상태로 제 1메모리뱅크(11)로 출력된다. 따라서, 첫번째 데이타는 기록되기에 충분한 시간동안 안정된 데이타값 상태로 제 1메모리뱅크(11)에 인가되지 못하는 경우가 발생한다. 이런 경우, 첫번째 데이타가 기록될 어드레스에 원하는 데이타값이 정확히 기록되었는지를 알 수 없게 된다. 이때, 정확한 데이타값이 기록되도록 하기 위해서는 기록인에이블신호(WE1)를 원래의 주기보다 좁혀서 안정된 데이타영역내에 정확히 위치시켜야 하므로, 기록인에이블신호(WE1)의 타이밍 조절이 매우 까다롭게 된다. 한편, 네개의 데이타(1~4)가 모두 출력된 후에도 제 1버퍼(BUF1)가 디스에이블상태로 되기까지 지연되는 반 클럭 구간만큼 다섯번째의 데이타가 제 1메모리뱅크(11)로 계속 출력된다. 이때, 출력인에이블신호(OE1)는 정상적으로 제 1메모리뱅크(11)에 입력되므로, 제 1메모리뱅크(11)로부터 읽혀지는 데이타( [I] A)중에서 첫번째 데이타는 제 1버퍼(BUF1)로부터 입력되는 다섯번째 데이타와 충돌하게 된다. 데이타의 충돌이 발생하면 충돌구간의 데이타(도면의 X부분)는 제 1버퍼(BUF1)가 디스에이블상태가 되어 제 1메모리뱅크(11)로의 데이타 입력이 중단될 때까지 판독이 불가능하게 된다. 이와 같은 데이타의 충돌은 메모리뱅크를 전환할 때마다 발생한다. 또한, 충돌구간에서 벗어나 출력되는 데이타도 전술한 바와 같은 기록시의 데이타값의 불안정성 때문에 신뢰할 수 없는 데이타(도면의 ?표부분)이다. 따라서, 제2도에 도시된 바와 같이 메모리뱅크의 전환이 3번 이루어진 경우에는 12개의 출력데이타(out data)중에서 3개의 데이타(1, 5, 9번째 데이타)의 판독이 불가능하게 된다.
따라서, 이와 같은 문제점을 해결하기 위한 본 발명의 목적은 입력되는 데이타를 4개의 메모리뱅크에 일련의 순서에 따라 블록단위로 기록하고, 기록된 데이타를 순차적으로 출력하도록 함으로써, 메모리뱅크의 전환시에 버퍼지연으로 인해 발생하는 데이타의 손실을 방지하도록 한 쿼드러플뱅크 메모리 제어장치를 제공함에 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 쿼드러플뱅크 메모리 제어장치는 디지탈데이타를 메모리뱅크에 저장하고, 저장한 데이타를 일정단위로 읽어내도록 제어하는 메모리 제어장치에 있어서, 4개의 메모리뱅크들, 및 입력되는 디지탈데이타를 전술한 4개의 메모리뱅크에 일련의 순서에 따라 순차적으로 기록하고, 기록된 순서대로 기록된 데이타를 읽어내도록 4개의 메모리뱅크들을 제어하는 메모리제어부를 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 기술하도록 한다.
제3도는 본 발명의 바람직한 실시예에 따른 쿼드러플(Quadruple)뱅크 메모리 제어장치를 나타낸 구성도이다. 제3도 장치에서, 메모리제어부(20)는 4개의 버퍼(BUF1~BUF4)를 구비하고 있다. 메모리제어부(20)에 입력되는 디지탈데이타는 일정단위로 분할되어 제 1버퍼(BUF1) 내지 제 4버퍼(BUF4)에 입력된다. 메모리제어부(20)는 또한 제3도 장치의 동작을 제어하기 위하여 어드레스신호, 기록인에이블신호(WE), 출력인에이블신호(OE), 및 버퍼인에이블신호(BUF-en)를 적절한 타이밍에 맞추어 발생한다. 제 1버퍼(BUF1) 내지 제 4버퍼(BUF4)는 버퍼인에이블신호(BUF-en)가 인가되면 인에이블상태가 되어 제 1메모리뱅크(21) 내지 제 4메모리뱅크(24)로 데이타를 출력한다. 제 1메모리뱅크(21) 내지 제 4메모리뱅크(24)는 전술한 기록인에이블신호(WE)가 인가되면 기록상태가 되어 입력되는 데이타를 기록하고, 출력인에이블신호(OE)가 인가되면 읽기상태가 되어 기록된 데이타를 메모리제어부(20)로 출력한다.
이와 같이 구성된 본 발명에 따른 쿼드러플뱅크 메모리 제어장치의 동작을 제3도 및 제4도를 참조하여 구체적으로 설명한다.
제3도에서, 외부로부터 전송되어 오는 디지탈데이타는 데이타입력단(Din)을 통해 메모리제어부(20)로 입력된다. 동작이 시작되면, 메모리제어부(20)는 입력된 데이타를 메모리뱅크(21,22,23,24)에 기록하기 위하여 어드레스신호, 버퍼인에이블신호(BUF-en), 및 기록인에이블신호(WE)를 발생한다. 이때, 버퍼인에이블신호(BUF-en)는 버퍼의 동작지연으로 인해 데이타가 손실되는 것을 방지하기 위하여 유효데이타가 전송되기 한 클럭전에 미리 발생된다. 입력되는 데이타를 정해진 크기의 데이타블록단위로 제 1버퍼(BUF1) 내지 제 4버퍼(BUF4)에 교번적으로 입력된다. 4개의 버퍼(BUF1~BUF4)들은 전술한 버퍼인에이블신호가 인가되면 인에이블상태가 되어 입력된 데이타를 대응하는 메모리뱅크를 출력한다.
제4도는 제3도 장치에서 네개의 데이타마다 뱅크전환을 하는 경우에 대한 각 구성의 제어 타이밍도이다. 제4도에서, 입력데이타(in data)는 4개의 메모리뱅크에 교번적으로 기록된다. 데이타의 기록은 제 1메모리뱅크(21)→제 2메모리뱅크(22)→제 3메모리뱅크(23)→제 4메모리뱅크(24)→제 1 메모리뱅크(21)→ㆍㆍㆍ의 순서로 4개데이타 단위로 이루어진다.(write bank). 또한, 기록된 데이타를 읽는 동작은 제 2메모리뱅크(22)에 대한 데이타의 기록동작이 끝나고 제 3메모리뱅크(23)의 기록동작이 시작되는 주기( OE1의 다운엣지)에서 시작된다. 이때, 데이타를 읽어내는 순서는 기록되는 순서와 동일한 술서로 이루어진다. 즉, 읽기동작은 기록동작에 비해 두번의 뱅크전환기간 만큼 뒤떨어져서 기록되는 뱅크순서와 동일한 순서로 반복순환 된다(read bank).
4개의 메모리뱅크(21,22,23,24)에 기록동작 및 읽기동작이 이루어지는 타이밍이 [표1]에 나타나 있다.
[표1]에 나타난 바와 같이 메모리뱅크의 상태전환이 이루어지면, 메모리뱅크의 기록상태와 읽기상태 사이에 한번의 뱅크전환기간 만큼의 여유시간이 확보되므로, 메모리뱅크에 입력되는 데이타( [O] A)와 출력데이타( [I] A)사이의 충돌을 방지 할 수 있다. 이때, 제 1메모리뱅크(21)와 제 2메모리뱅크(22), 제 3메모리뱅크(23)와 제 4메모리뱅크(24)는 기록 및 출력동작이 상반되는 경우가 없으므로, 어드레스신호의 출력을 공유할 수 있다. 따라서, 전술한 어드레스신호는 두개의 메모리뱅크단위로 상반된 상태를 갖는다. 즉, 기록어드레스신호가 제 1메모리뱅크(21) 및 제 2메모리뱅크(22)로 입력되면, 읽기어드레스신호는 제 3메모리뱅크(23) 및 제 4메모리뱅크(24)로 입력되고 반대로, 읽기어드레스신호가 제 1메모리뱅크(21) 및 제 2메모리뱅크(22)로 입력되면 쓰기어드레스신호는 제 3메모리뱅크(23) 및 제 4메모리뱅크(24)로 입력된다.
제3도 및 제4도에서, 제 1버퍼에 대한 버퍼인에이블신호(BUFen)는 첫번째 데이타가 전송되기 한 클럭 전에 발생된다. 따라서, 최초에 입력되는 데이타는 종래의 더블뱅크시스템에서 처럼 제 1버퍼(BUF)가 인에이블되는 기간 동안 출력이 지연되는 일 없이 정상적으로 한클럭 주기만큼 제 1메모리뱅크(21)로 출력된다( [O] A). 제 1메모리뱅크(21)는 전술한 기록인에이블신호(WE)에 의해 기록상태가 되어 제 1버퍼(BUF)로부터 입력되는 데이타를 저장한다. 제 1버퍼(BUF)는 4번째 데이타가 출력되면 디스에이블상태가 된다. 이때, 제 1버퍼(BUF)가 디스에이블상태로 전환되는 반 클럭구간동안 다섯번째의 데이타가 제 1메모리뱅크(21)로 입력되지만, 제 1메모리뱅크(21)는 읽기상태가 아니므로 다섯번째 데이타와 출력데이타 사이의 충돌은 일어나지 않는다. 한편, 제 2버퍼(BUF)에 대한 버퍼인에이블신호(BUF-en)도 한 클럭 미리 발생하므로, 제 2버퍼(BUF)는 다섯번째 데이타가 입력되기 한 클럭 전에 인에이블상태가 된다. 따라서, 두번째로 입력되는 데이타블록(5~8)의 첫번째데이타(5)도 출력이 지연되지 않고 곧바로 제 2메모리뱅크(22)로 출력된다( [O] B). 이때, 제 2버퍼에 대한 버퍼인에이블신호(BUF-en)는 제 1버퍼에 대한 버퍼인에이블신호(BUF-en)와 한 클럭구간만큼 중첩된다. 제 2메모리뱅크(22)는 전술한 기록인에이블신호(WE)에 의해 기록상태가 되어 제 2버퍼(BUF)로부터 입력되는 4개데이타(5~8)를 저장한다. 제 2버퍼(BUF)는 8번째의 데이타가 출력되면 디스에이블상태가 된다.
한편, 기록된 데이타를 읽는 동작은 전술한 바와 같이 제 2메모리뱅크(22)에 대한 데이타의 기록동작이 끝나고 제 3메모리뱅크(23)의 기록동작이 시작되는 타이밍에 시작된다. 제 1메모리뱅크(21)는 출력인에블신호(OE)가 인가되면 읽기상태가 되어 저장하고 있던 4개 데이타(1~4)를 출력한다( [I] A). 제 1메모리뱅크(21)의 읽기동작이 끝나면 제 2메모리뱅크(22), 제 3메모리뱅크(23)의 차례로 읽기동작을 수행한다( [I] B, [I] C). 이와 같은 방법으로 데이타의 기록동작 및 읽기동작을 수행하면 버퍼상태의 전환동작시에 발생하는 지연시간으로 인해 발생하는 데이타의 손실을 방지할 수 있다.
만일 3개의 메모리뱅크를 사용하여 같은 원리로 동작을 시키면, 어떤 메모리뱅크가 읽기상태에서 기록상태로 전환하고자 하는 경우 여유시간 없이 바로 뱅크전환이 이루어져야 한다. 따라서, 3개의 메모리뱅크를 이용한 메모리 제어장치는 더블뱅크 시스템과 마찬가지로 데이타 사이의 충돌로 인한 데이타의 손실을 방지할 수 없다. 3개의 메모리뱅크를 사용하여 기록동작 및 읽기동작이 이루어지는 타이머의 일 예가 [표2]에 나타나 있다.
[표2]에서, 메모리뱅크들이 읽기상태에서 기록상태로 전환되는 사이에 여유시간이 없음을 알수있다.
상술한 바와 같이, 본 발명에 따른 쿼드러플뱅크 메모리 제어장치는 4개의 메모리뱅크를 이용하여 순차적으로 데이타의 기록동작 및 출력동작을 수행하도록 함으로써, 까다로운 기록인에이블신호의 타이밍조절이 필요 없게 되고, 메모리뱅크의 상태전환시에 버퍼의 느린동작으로 인해 발생하는 데이타의 손실을 방지할 수 있다. 또한, 소규모의 데이타블록에 대하여 기록어드레스와 읽기어드레스를 원하는 대로 지정하여 끊임없이 기록 및 읽기동작을 수행할 수 있으므로, 안정성 확보가 필요한 고주파 회로에서 블록내 데이타의 자유로운 재배열을 용이하고 확실하게 할 수 있는 효과를 제공한다.

Claims (7)

  1. 디지탈데이타를 메모리뱅크에 저장하고, 저장한 데이타를 일정단위로 읽어내도록 제어하는 메모리 제어장치에 있어서, 4개의 메모리뱅크들; 및 입력되는 디지탈데이타를 상기 4개의 메모리뱅크에 일련의 순서에 따라 순차적으로 기록하고, 상기 기록된 순서대로 기록된 데이타를 읽어내도록 상기 4개의 메모리뱅크들을 제어하는 메모리제어부를 포함하는 쿼드러플뱅크 메모리 제어장치.
  2. 제1항에 있어서, 상기 메모리제어부는 데이타의 기록 및 출력을 위한 어드레스신호를 발생하여, 상기 4개의 메모리뱅크로 출력하는 수단; 상기 4개의 메모리뱅크에 각각 연결되어 상기 메모리뱅크로 데이타를 출력하는 4개의 버퍼; 상기 4개의 버퍼를 구동하기 위한 버퍼인에이블신호를 발생하는 수단; 및 상기 4개의 메모리뱅크들의 상태전환을 위하여 기록인에이블신호 및 출력인에에블신호를 발생하는 수단을 포함하는 것을 특징으로 하는 쿼드러플뱅크 메모리 제어장치.
  3. 제2항에 있어서, 상기 어드레스신호는 두개의 메모리뱅크씩 공유되도록 두개의 메모리뱅크단위로 출력되는 것을 특징으로 하는 쿼드러플뱅크 메모리 제어장치.
  4. 제2항에 있어서, 상기 버퍼인에이블신호는 상기 4개의 버퍼에 순차적으로 입력되는 것을 특징으로 하는 쿼드러플뱅크 메모리 제어장치.
  5. 제2항 또는 제4항에 있어서, 상기 버퍼인에이블신호는 상기 데이타의 기록인에이블신호보다 한 클럭 타이밍 만큼 빨리 발생하는 것을 특징으로 하는 쿼드러플뱅크 메모리 제어장치.
  6. 제2항에 있어서, 상기 기록인에이블신호 및 상기 츨력인에이블신호는 상기 4개의 메모리뱅크에 순차적으로 입력되는 것을 특징으로 하는 쿼드러플뱅크 메모리 제어장치.
  7. 제6항에 있어서, 상기 출력인에이블신호는 상기 기록인에이블신호보다 두번의 뱅크전환 기간만큼 뒤떨어져서 해당하는 메모리뱅크에 입력되는 것을 특징으로 하는 쿼드러플뱅크 메모리 제어장치.
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