JPS6316329A - 演算装置のデ−タ送出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算装置のデータ送出回路に関する。

〔従来の技術〕

従来、この種の演算装置のデータ送出回路は、データを
一時保持する主レジスタと、この主レジスタへのデータ
の書込みを制御する書込み制御回路と、この主レジスタ
に保持さｎているデータを読み出しクロックに同期して
外部へデータを出力する出力ゲート回路とからなり、主
レジスタに保持さｎているデータのみが出力さ汎る。

第３図に示す従来の演算装置のデータ送出回路の動作に
ついて説明する。

内部データバス１上の信号Ｄ１の中のデータｄ１は、主
レジスタ書込み指令信号ｇ′　によって書込み制御信号
回路４から送出される主レジスタ書込み制御信号ａ′　
を受けて、内部データバス１を介して主レジスタ２に入
力しそこで一時保持された後出力ゲート回路７へ転送さ
ｎ１読出しクロック入力端子８に印加される読出しクロ
ック信号ｃｋに同期して、出力ゲート回路７より出力端
子９へ出力さ九る。

〔発明が解決しようとする問題点〕

上述した従来の演算装置のデータ送出回路は、データを
一時保持する主レジスタを１組しか有していないため、
主レジスタへのデータ書込み直後に読出しクロックが印
加された場合はそのデータが出力さ几るが、そのデータ
が出力さ′ｒＬ、′ｆｃ後主レジスタへの出力データ書
込みが行われていない場合に次の読出しクロックが印加
さ几た場合の出力データは、以前のデータが再び出力さ
八る。

そのため実時間で入力されるデータに対するオーバーサ
ンプリング処理を行うシステム、すなわち実時間で属人
入力されるデータの間にデータ′″０”を複数回挿入す
ることによって見かけ上ｌサンプリング周波数を上げ、
それらのデータに対して演算処理を行うシステムを構成
し、その演算結果を更に他の同様システム、を構成する
演算回路に伝達する場合にはその演算結果を伝達する時
刻毎、すなわち見かけ上上げたサンプリング周波数の逆
数の時間毎に上記主レジスタに対し新らしいデータを等
込む必要があり極めて高速な処理全必要とする欠点があ
った。

本発明の目的は、演算結果を伝達する時刻毎に主レジス
タに対して新らしいデータを書込む必要がなく高速な処
理を必要としない演算装置のデータ送出回路を提供する
ことにある。

し問題点を解決するための手段〕 不発明の演算装置のデータ送出回路は、外部より入力さ
九るクロックに同期して予め内部あるいは外部のメモリ
に格納してあるプログラムを解読処理する演算装置にお
いて、データを一時保持する主レジスタと、予備データ
を保持する副レジスタと、前記２組のレジスタからの出
力前記データ及び予備データを選択信号に対応して選択
するためのマルチプレクサと、該マルチプレクサにより
選択された前記データ又は前記予備データを読出しクロ
ックに同期して外部へ出力する出力ゲートータの書込み
を制御する書込み制御回路と、前記主レジスタへのデー
タ書込み後り最初の前記読出しクロック入力時にのみ前
記主レジスタからの前記データを選択しその他の場合は
前記副レジスタからの前記予備データを選択する前記選
択信号マルチプレクサに与える出力選択回路とを有して
いる。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の主な信号のタイミング図を示す。

この実施例におけるクロックに同期して予め内部あるい
は外部の記憶装置に格納してあるプログラムを解読処理
する演算装置は、第１の書込み制御信号ａを受けて内部
データバス１を介して送らｎてくるデーメｄ１ｔ−一時
保持する主レジスタ２と、第２の書込み制御信号ｂ２受
は内部データバス１を介して送られてくる予備データｄ
２を保持する副レジスタ３と、主レジスタ２が第１の書
込み制御信号ａを受信後すぐ後のレジスタ書込み終了信
号Ｃ１を受けてからその次のすぐ後の読出しロック信号
ｃｋの立上り時のレジスタ切換え信号Ｃｚｔ受ける間の
み主レジスタ２からのデータｄ１を選択し、初期設定時
及びメレジスタ切換え信号Ｃｚｔ−受けてから主レジス
タ２への次のデータｄｌ出す出力選択回路５と、主レジ
スタ２からのデータｄ１及び副レジスタ３からの予備デ
ータｄｚ　’ｔ”受信後選択信号Ｓを受けてデータｄ１
又は予備データｄｚ　ｋ出力するマルチプレクサ６と、
マルチプレクサ６からのデータｄｌ又は予備データｄ２
を読出しクロック信号ｃｋによって出力する出力ゲート
回路７と、第１の指令信号ｇｘを受けて解読して第１の
書込み制御信号ａ又は第２の書込み制御信号すを送出し
、第１の書込み制御信号ａを送出後、第２の指令信号ｇ
ｚ　ｔ”受けて解読してレジスタ書込み終了信号Ｃ１ｋ
送出し、第２の指令信号ｇ２を受けてからレジスタ書込
み終了信号Ｃ１送出後のすぐあとの読出しクロック信号
ｃｋの立上ジ時にレジスタ切換え信号Ｃ２を送出する書
込み制御回路４とを有している。

次に第１図の実施例の動作を第２図の実施例の主な信号
のタイミング図を用いて説明する。

まず初期設定において、内部データバス上の信号Ｄ１か
ら予備データｄ２を副レジスタ３へ書込むために第１の
指令信号ｇ１を受けた書込み制御回路４は、その信号ｇ
１を解読して第２の書込み制御信号すを副レジスタ３に
送ジ、予備データｄ２は副レジスタ３に書込まれ保持さ
れる。初期設定においては出力選択回路５からの選択信
号Ｓは“１１に設定されており、マルチプレクサ６から
は予備データｄ２である副レジスタ出力信号ｆが出力さ
れ、その信号ｆは出力ゲート回路７で読出しクロック信
号ｃｋに同期し、出力データＤ２として出力ゲート回路
７から予備データｄ２が出力さ几る。

次に、内部データバス１上番でデータｄ１が送出されて
第１の指令信号ｇ１を受けた書込み制御回路４は、その
信号ｇｘ　ｆｔ解読して第１の書込み制御信号ａを主レ
ジスタ２に送ジ、データｄ２は主レジスタ２に賽込まｎ
一時保持される。

次にこの第１の書込み制御信号ａを送出後、第２の指令
信号ｇ２を受けた書込み制御回路４は出力選択回路５ヘ
レジスタ書込み終了信号Ｃ１ｋ送る。この信号Ｃ１によ
りて出力選択回路５からの選択信号Ｓは１０ｍとな９マ
ルチプレクサ６１・らはデータｄ１に一時保持している
主レジスタ２からの主レジスタ出力信号ｅが出力さ九、
レジスタ書込み終了信号Ｃ１の送出全基点としての第１
回目の読出しクロック信号ｃｋ　Ｋ同期して出力ゲート
回路７から出力データＤ２としてデータｄｌが出力され
る。

次に第２の指令信号ｇｚ金受信後、この第１回目の胱出
しクロック信号ｃｋの立上り時点に書込み制＠信号４よ
ジレジスタ切換え信号Ｃ２が出力選択回路５に送られ、
レジスタ切換え信号Ｃ２によって出力選択回路５からの
選択信号Ｓは１１″となりマルチプレクサ６からは予備
データｄ２が保持されている副レジスタ３からの副レジ
スタ出力信号ｆの出力に切換わる。従って続く次の第２
回目の読出しクロックパルス信号ｃｋでは、それに同期
して出力ゲート回路７がら予備データｄ２が出力データ
Ｄ２として出力さ几る。即ち、レジスタ書込み終了信号
Ｃ１送出を基点として第１回目ノ読出しクロックパルス
信号Ｃｋの時のみしかデータｄ０は出力データＤ２とな
らない。

その後新らしいデータｄ１が内部データノ（ス１になけ
れば続く第３回目以降の読出しクロノクツくルス信号ｃ
ｋにおいても、出力ゲート回路７からは常に予備データ
ｄ２が読出しクロックツくルス信号ｃｋに同期して出力
されるが、新らしいデータｄ工が内部データバス１上に
現われ、その新らしいデータｄｘｔ−出力データＤ２と
したい場合は、上述の主レジスタ２へのデータｄ１の書
込み制御動作と同じ手順で動作が行われる。この場合で
もレジスタ書込み終了信号Ｃ１送出毎にそれを基点とし
た第１回目の読出しクロック信号ｃｋの時しかデータｄ
１は出力データＤ２とならない。

〔発明の効果〕

以上説明したようにＩ本発明は、データと予備データを
セルそれ一時保持する主レジスタと副レジスタの２組の
レジスタとそれらの出力側に設けたマルチプレクサで主
レジスタへのデータ書グ込み後のすぐ後の読出しクロッ
ク時にのみ主レジスタのデータが選択さ几その他の場合
は常に副レジスタの予備データが選択さ九るようにする
ことにより、オーバー・サンプリング処理２行うシステ
ムにおいては予め副レジスタに例１えば１０”の予備デ
ータに！き込んでおくことによって正規のデータ出力時
以外は常に′″０″が出力ζ扛るので、主レジスタへの
データ書込みはオーバーサンプル処理する以前のサンプ
リング間隔で行えば良く、高速な処理が不要となる効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の主な信号のタイミング図、第３図は従
来の演算装置のデータ送出回路の一例を示すブロック図
である。 ｌ・・・・・・内部データバス、２・・・・・・主レジ
スタ、３・・・・・・副レジスタ、４・・−・−・書込
み制御回路、５・・・・・・出力選択回路、６・・−・
−マルチプレクサ、７・−・・・−出力ゲート回路、８
・・・・・・読出しクロック信号入力端子、９・・・・
−・出力端子、ａ・・・・−・第１の書込み制御信号、
ａＩ　＋＋＋・・−生レジスタ書込み信号、ｂ・・・・
−第２の書込み制御信号、Ｃ１・−・・・・レジスタ書
込み終了信号、Ｃ２・・・・・−レジスメ切換え信号、
ｃｋ・・・・・・読出しクロック信号、ｄｌ・−・・・
・データ、ｄｌ・−・・・・予備データ、Ｄｌ・・−・
・・内部データバス上の信号、Ｄ２・・・−・出力デー
タ、ｅ−・−・主レジスタ出力信号、ｆ・−・・−・副
レジスタ出力信号、ｇｘ・・・・−＠１の指令信号、ｇ
２・−・・・・第２の指令信号、ｇ′・・・・−・主し
ジススタ書込み指令Ｇ号。 釦田′閂“Ｌｌｐ゛−″ Ｙづ回 たＺご

Claims (1)

【特許請求の範囲】
1. 外部より入力されるクロックに同期して予め内部あるい
   は外部のメモリに格納してあるプログラムを解読処理す
   る演算装置において、データを一時保持する主レジスタ
   と、予備データを保持する副レジスタと、前記２組のレ
   ジスタからの出力前記データ及び予備データを選択信号
   に対応して選択するためのマルチプレクサと該マルチプ
   レクサにより選択された前記データ又は前記予備データ
   を読出しクロックに同期して外部へ出力する出力ゲート
   回路と、前記レジスタ、前記副レジスタに対してプログ
   ラムによって選択的に前記データ又は前記予備データの
   書込みを制御する書込み制御回路と、前記主レジスタへ
   のデータ書込み後最初の前記読出しクロック入力時にの
   み前記主レジスタからの前記データを選択しその他の場
   合は前記副レジスタからの前記予備データを選択する前
   記選択信号を前記マルチプレクサに与える出力選択回路
   とを有することを特徴とする演算装置のデータ送出回路
   。