JPH02153451A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPH02153451A JPH02153451A JP30720888A JP30720888A JPH02153451A JP H02153451 A JPH02153451 A JP H02153451A JP 30720888 A JP30720888 A JP 30720888A JP 30720888 A JP30720888 A JP 30720888A JP H02153451 A JPH02153451 A JP H02153451A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- bits
- attachment
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000872 buffer Substances 0.000 description 48
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 206010011878 Deafness Diseases 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［ＩＩ！要］
アドレスとデータのバスを共通化したバス構成で、バス
のビット幅を越えるアドレスおよびデータを転送する際
のバス制御方式に関し、アドレスあるいはデータを複数
個に分割して転送することにより共通バスの信号線を減
少させるバス制御方式およびアドレスの送出順序を入れ
換えることにより１回の転送サイクルのサイクル数を減
少させるバス方式を実現することを目的とし、（ａ＋ｄ
）×ｎビットの情報を転送する場合、アドレスとデータ
の共通バスをｎビット幅とし、アドレスおよびデータを
それぞれｎビットのブロックに分割してアドレスについ
てはａ回、データについてはｄ回転送し、 更にサイクル数を減少させる場合には、アタッチメント
内アドレス、アタッチメントアドレスそしてデータの順
に転送するように構成する。
のビット幅を越えるアドレスおよびデータを転送する際
のバス制御方式に関し、アドレスあるいはデータを複数
個に分割して転送することにより共通バスの信号線を減
少させるバス制御方式およびアドレスの送出順序を入れ
換えることにより１回の転送サイクルのサイクル数を減
少させるバス方式を実現することを目的とし、（ａ＋ｄ
）×ｎビットの情報を転送する場合、アドレスとデータ
の共通バスをｎビット幅とし、アドレスおよびデータを
それぞれｎビットのブロックに分割してアドレスについ
てはａ回、データについてはｄ回転送し、 更にサイクル数を減少させる場合には、アタッチメント
内アドレス、アタッチメントアドレスそしてデータの順
に転送するように構成する。
［産業上の利用分野］
本発明は、アドレスとデータのバスを共通化したバス構
成で、バスのビット幅を越えるアドレスおよびデータを
転送する際のバス制御方式に関する。
成で、バスのビット幅を越えるアドレスおよびデータを
転送する際のバス制御方式に関する。
［従来の技術］
第４図に示すようにアドレスバスＡＢＵＳとデータバス
ＤＢＵＳを介してプロセッサ部Ｐと複数のアタッチメン
トＡＴＴ （１１〜＃ｍ）が接続された従来のデータ処
理装置において、プロセッサＰとアタッチメントＡＴＴ
との間でデータを転送する場合、アタッチメントを指定
するアタッチメントアドレスと、アタッチメント内のレ
ジスタ等を指定するアタッチメントアドレスを専用のア
ドレスバスを介して送出し、このアドレスに基づいて指
定アタッチメント内の指定レジスタ等との間で、アドレ
スバスＡＢＵＳとは別のデータ専用バスＤＢＵＳを用い
、第５図に示すようにアドレスバスでアドレスを与えて
はデータバスでデータを与えるというシーケンスにより
データの授受を行なっている。
ＤＢＵＳを介してプロセッサ部Ｐと複数のアタッチメン
トＡＴＴ （１１〜＃ｍ）が接続された従来のデータ処
理装置において、プロセッサＰとアタッチメントＡＴＴ
との間でデータを転送する場合、アタッチメントを指定
するアタッチメントアドレスと、アタッチメント内のレ
ジスタ等を指定するアタッチメントアドレスを専用のア
ドレスバスを介して送出し、このアドレスに基づいて指
定アタッチメント内の指定レジスタ等との間で、アドレ
スバスＡＢＵＳとは別のデータ専用バスＤＢＵＳを用い
、第５図に示すようにアドレスバスでアドレスを与えて
はデータバスでデータを与えるというシーケンスにより
データの授受を行なっている。
この場合、アドレスとデータ用に別々のバスを持つため
、それぞれのビット数が増加すると、バスの信号線が増
大し実装上装置が大型化するという欠点があった。
、それぞれのビット数が増加すると、バスの信号線が増
大し実装上装置が大型化するという欠点があった。
このため、第６図に示すようにアドレスバスとデータバ
スを共通化し、第７図に示すように１つの共通バス上に
時分割でアドレスとデータを転送するようにして、バス
の信号線を減少させる方式が採用されてきた。
スを共通化し、第７図に示すように１つの共通バス上に
時分割でアドレスとデータを転送するようにして、バス
の信号線を減少させる方式が採用されてきた。
［発明が解決しようとする課題］
しかしながら、このような方式においては、バスのビッ
ト幅をアドレスあるいはデータの最大ビット幅に合わせ
ているため、次のような問題点があった。すなわち、例
えばアドレスが１６ビツト、データが８ビツトであるよ
うな場合には、共通バスとして１６ビツト幅のバスを設
け、データはそのうちの８ビツト分の信号線にデータを
乗せている。このような従来の方式でも、ビット幅が増
加するにつれ、信号線も増加し、システム内の配線領域
が増大してしまうという欠点が残る。
ト幅をアドレスあるいはデータの最大ビット幅に合わせ
ているため、次のような問題点があった。すなわち、例
えばアドレスが１６ビツト、データが８ビツトであるよ
うな場合には、共通バスとして１６ビツト幅のバスを設
け、データはそのうちの８ビツト分の信号線にデータを
乗せている。このような従来の方式でも、ビット幅が増
加するにつれ、信号線も増加し、システム内の配線領域
が増大してしまうという欠点が残る。
近年、装置の小型化が図られているが、信号線数の増大
により配線領域の不足、ＬＳＩ素子の実装面積の増大等
が支障となりつつある。
により配線領域の不足、ＬＳＩ素子の実装面積の増大等
が支障となりつつある。
一方、共通バスでアタッチメントのレジスタ等の読み出
しを同期式転送で行なう場合第８図に示すようなタイミ
ングで動作するが、アタッチメント内部の制御デイレイ
、回路構成上の制約等により、クロックサイクルアップ
に伴ってアタッチメント内アドレス送出サイクルの次の
サイクル（この場合は第３サイクル）の前縁から読み出
しデータをバス上に送出することか困難になって来てい
る。これに対処するために、読み出しが可能になるまで
の時間調整用にダミーサイクルを設けるという方法を採
る場合がある。しかしながら、１回のデータ転送に伴う
サイクル数が増加し、１回のアクセス時間が増大すると
共にバスの占有時間も増え、他のアタッチメントのバス
使用が阻害され、バスの有効利用がなされなくなるとい
う問題があった。
しを同期式転送で行なう場合第８図に示すようなタイミ
ングで動作するが、アタッチメント内部の制御デイレイ
、回路構成上の制約等により、クロックサイクルアップ
に伴ってアタッチメント内アドレス送出サイクルの次の
サイクル（この場合は第３サイクル）の前縁から読み出
しデータをバス上に送出することか困難になって来てい
る。これに対処するために、読み出しが可能になるまで
の時間調整用にダミーサイクルを設けるという方法を採
る場合がある。しかしながら、１回のデータ転送に伴う
サイクル数が増加し、１回のアクセス時間が増大すると
共にバスの占有時間も増え、他のアタッチメントのバス
使用が阻害され、バスの有効利用がなされなくなるとい
う問題があった。
本発明における第１の発明の目的は、このような点に鑑
み、共通バスの信号線が更に減少できるようなバス制御
方式を提供することにある。
み、共通バスの信号線が更に減少できるようなバス制御
方式を提供することにある。
本発明における第２の発明の目的は、読み出し可能な時
間調整用のサイクルを無くし、アクセス時間の短縮およ
びバスの有効利用を図り得るバス制御方式を提供するこ
とにある。
間調整用のサイクルを無くし、アクセス時間の短縮およ
びバスの有効利用を図り得るバス制御方式を提供するこ
とにある。
［課題を解決するための手段］
第１の発明では、ａ×ｎのアドレスビット数とｄ×ｎの
データビット数でなる（ａ＋ｄ）×ｎビットの情報を転
送する場合、アドレスとデータの共通バスをｎビット幅
としくすなわち、０本の信号線とし）、アドレスおよび
データをそれぞれｎビットのブロックに分割してアドレ
スについてはａ回、データについてはｄ回転送する。
データビット数でなる（ａ＋ｄ）×ｎビットの情報を転
送する場合、アドレスとデータの共通バスをｎビット幅
としくすなわち、０本の信号線とし）、アドレスおよび
データをそれぞれｎビットのブロックに分割してアドレ
スについてはａ回、データについてはｄ回転送する。
第２の発明では、ａ、×ｎビットのアタッチメントアド
レスビット数とａ２ ×ｎビットのアタッチメント内ア
ドレスビット数とｄ×ｎビットのデータビット数でなる
（ａ、＋ａ２ ＋ｄ）×ｎビットの情報を（ａ＋ ＋ａ
２）×ｎビットのアドレスビット数をプロセッサからア
タッチメントへ転送し、ｄ×ｎビットのデータビット数
をアタッチメントからプロセッサに転送する場合、アド
レスとデータの共通バスをｎビット幅としくすなわち、
０本の信号線とし）、アタッチメント内アドレス、アタ
ッチメントアドレスおよびデータをそれぞれｎビットの
ブロックに分割し、アタッチメント内アドレス、アタッ
チメントアドレスそしてデータの順に、アタッチメント
内アドレスについては８２回、アタッチメントアドレス
については８１回そしてデータについてはｄ回転送する
。
レスビット数とａ２ ×ｎビットのアタッチメント内ア
ドレスビット数とｄ×ｎビットのデータビット数でなる
（ａ、＋ａ２ ＋ｄ）×ｎビットの情報を（ａ＋ ＋ａ
２）×ｎビットのアドレスビット数をプロセッサからア
タッチメントへ転送し、ｄ×ｎビットのデータビット数
をアタッチメントからプロセッサに転送する場合、アド
レスとデータの共通バスをｎビット幅としくすなわち、
０本の信号線とし）、アタッチメント内アドレス、アタ
ッチメントアドレスおよびデータをそれぞれｎビットの
ブロックに分割し、アタッチメント内アドレス、アタッ
チメントアドレスそしてデータの順に、アタッチメント
内アドレスについては８２回、アタッチメントアドレス
については８１回そしてデータについてはｄ回転送する
。
［作用］
第１の発明では、（ａ十ｄ）×ｎビットのアドレスおよ
びデータをｎビット幅の共通バスを使用し、第１図に示
すようにアドレス８回、データをｄ回に分けて転送する
。
びデータをｎビット幅の共通バスを使用し、第１図に示
すようにアドレス８回、データをｄ回に分けて転送する
。
このようなバス制御により、バスのビット幅を減少させ
ることができる。
ることができる。
第２の発明では、第２図に示すように（第２図ではａ、
−１，ａ、−１，ｄ−２の場合である）第１サイクルか
らアタッチメント内のレジスタアドレスを送出すると、
アタッチメントのアドレスラッチが第１サイクルの後縁
でレジスタアドレスをラッチしアタッチメント内のレジ
スタを指定する。これを受けて、レジスタの値がマルチ
プレクサを経由して出力され、第２サイクルの後縁で出
力データバッファに保持される。そして第３サイクルの
前縁から共通バス上にリード（ｒｅａｄ）データが出力
される。
−１，ａ、−１，ｄ−２の場合である）第１サイクルか
らアタッチメント内のレジスタアドレスを送出すると、
アタッチメントのアドレスラッチが第１サイクルの後縁
でレジスタアドレスをラッチしアタッチメント内のレジ
スタを指定する。これを受けて、レジスタの値がマルチ
プレクサを経由して出力され、第２サイクルの後縁で出
力データバッファに保持される。そして第３サイクルの
前縁から共通バス上にリード（ｒｅａｄ）データが出力
される。
このようなバス制御により、アタッチメント内アドレス
を指定してからデータがバス上に送出されるまでのタイ
ムラグを吸収し、アドレス送出サイクルとデータ転送サ
イクル間の待ち時間を減少させることができる。
を指定してからデータがバス上に送出されるまでのタイ
ムラグを吸収し、アドレス送出サイクルとデータ転送サ
イクル間の待ち時間を減少させることができる。
［実施例］
第３図は本発明の方式を実施するためのバス制御回路の
一実施例構成図で、共通バスが８ビット幅、アドレスが
１６ビツト幅、データが１６ビツト幅であり、１回のア
クセスが４サイクルで行なわれる場合の回路構成図であ
る。
一実施例構成図で、共通バスが８ビット幅、アドレスが
１６ビツト幅、データが１６ビツト幅であり、１回のア
クセスが４サイクルで行なわれる場合の回路構成図であ
る。
図において、１００はプロセッサ側回路、２００は共通
バス、３００はアタッチメント側回路である。
バス、３００はアタッチメント側回路である。
プロセッサ側回路１００において、１１０は３個のフリ
ップフロップＦＦを従属接続してなるステージ回路で、
初段のＦＦはインバータ１１１を介して与えられるクロ
ックＣＬＯＣＫの到来により人力信号（この場合はアク
セス要求としてのアドレスストローブ信号ＡＳ）がセッ
トされ、次段のＦＦは次に到来するクロックにより初段
のＦＦの出力がセットされる。最終段のＦＦは同様にそ
の次に到来するクロックにより前段の出力でセットされ
る。
ップフロップＦＦを従属接続してなるステージ回路で、
初段のＦＦはインバータ１１１を介して与えられるクロ
ックＣＬＯＣＫの到来により人力信号（この場合はアク
セス要求としてのアドレスストローブ信号ＡＳ）がセッ
トされ、次段のＦＦは次に到来するクロックにより初段
のＦＦの出力がセットされる。最終段のＦＦは同様にそ
の次に到来するクロックにより前段の出力でセットされ
る。
１１２はＮＯＲゲートで、アドレスストローブＡＳと初
段のＦＦの出力５ＳＴ２を受け、いずれかがアクティブ
のとき、すなわち第１のサイクルかまたは第２サイクル
のときアクティブな出力を送出する。このアクティブな
信号により出力バッファ１１５が駆動され、内部回路１
１４のアドレス出力が共通バス２００に送出される。
段のＦＦの出力５ＳＴ２を受け、いずれかがアクティブ
のとき、すなわち第１のサイクルかまたは第２サイクル
のときアクティブな出力を送出する。このアクティブな
信号により出力バッファ１１５が駆動され、内部回路１
１４のアドレス出力が共通バス２００に送出される。
１１３はオア・アンド・インバータで、第２段目のＦＦ
の出力５ＳＴ３か第３段目のＦＦの出力５ＳＴ４がアク
ティブであって、すなわち第３サイクルか第４サイクル
であって、ライト信号Ｗｒｉｔｅがアクティブのときに
、その出力がアクテイブとなる。出力がアクティブとな
ると出力バッファ１１６が駆動され、内部回路１１４が
出力するデータが出力バッファ１１６を介して共通バス
２００に送出される。
の出力５ＳＴ３か第３段目のＦＦの出力５ＳＴ４がアク
ティブであって、すなわち第３サイクルか第４サイクル
であって、ライト信号Ｗｒｉｔｅがアクティブのときに
、その出力がアクテイブとなる。出力がアクティブとな
ると出力バッファ１１６が駆動され、内部回路１１４が
出力するデータが出力バッファ１１６を介して共通バス
２００に送出される。
１１７はデータバッファで、１６ビツトの人力データの
内の上位８ビツトのデータを取り込むＢＵＦＦＥＲ（Ｈ
）と下位８ビツトのデータを取り込むＢＵＦＦＥＲ（Ｌ
）より構成されている。このデータバッファ１１７がデ
ータを取り込むタイミングはＮＡＮＤゲート１１８の出
力がＬＯＷになる立ち下がりの時点である。
内の上位８ビツトのデータを取り込むＢＵＦＦＥＲ（Ｈ
）と下位８ビツトのデータを取り込むＢＵＦＦＥＲ（Ｌ
）より構成されている。このデータバッファ１１７がデ
ータを取り込むタイミングはＮＡＮＤゲート１１８の出
力がＬＯＷになる立ち下がりの時点である。
ＮＡＮＤゲート１１８は、クロックＣＬＯＣＫと第３段
目のＦＦの出力５ＳＴ４を受け、両者がアクティブ（Ｈ
Ｉ ＧＨ）の時、すなわち第４サイクルにおいてクロッ
クがＨＩＧＨの時、その出力がＬＯＷとなる。
目のＦＦの出力５ＳＴ４を受け、両者がアクティブ（Ｈ
Ｉ ＧＨ）の時、すなわち第４サイクルにおいてクロッ
クがＨＩＧＨの時、その出力がＬＯＷとなる。
１１９はマルチプレクサで、データバッファＢＵＦＦＥ
Ｒ（Ｈ）とＢＵＦＦＥＲ（Ｌ）の出力を択一的に選択し
て出力することができるように構成されている。この出
力は内部回路１１４に取り込まれる。内部回路１１４は
またアドレス生成回路１２０から出力されるアドレスを
取り込む。アドレス生成回路１２０はアタッチメントに
与えるアドレスを生成するものである。
Ｒ（Ｈ）とＢＵＦＦＥＲ（Ｌ）の出力を択一的に選択し
て出力することができるように構成されている。この出
力は内部回路１１４に取り込まれる。内部回路１１４は
またアドレス生成回路１２０から出力されるアドレスを
取り込む。アドレス生成回路１２０はアタッチメントに
与えるアドレスを生成するものである。
１２１．１２２はアタッチメントから読み取ったデータ
を一時的に蓄えるデータバッファで、データの上位８ビ
ツトがＢＵＦＦＥＲ（Ｈ）１２１に、下位８ビツトがＢ
ＵＦＦＥＲ（Ｌ）１２２に取り込まれる。取り込むタイ
ミングはＮＡＮＤゲート１２３，１２４の出力がＬＯＷ
になる立ち下がりのタイミングである。
を一時的に蓄えるデータバッファで、データの上位８ビ
ツトがＢＵＦＦＥＲ（Ｈ）１２１に、下位８ビツトがＢ
ＵＦＦＥＲ（Ｌ）１２２に取り込まれる。取り込むタイ
ミングはＮＡＮＤゲート１２３，１２４の出力がＬＯＷ
になる立ち下がりのタイミングである。
ＮＡＮＤゲート１２３の出力は、インバータ１２５で反
転されたライト信号ＷｒｉｔｅがＨＩＧＨで（すなわち
、リード状態のとき）、かつ第３サイクルのときにＬＯ
Ｗとなる。ＮＡＮＤゲート１２４の出力は、リード状態
で第４サイクルのときにＬＯＷとなる。
転されたライト信号ＷｒｉｔｅがＨＩＧＨで（すなわち
、リード状態のとき）、かつ第３サイクルのときにＬＯ
Ｗとなる。ＮＡＮＤゲート１２４の出力は、リード状態
で第４サイクルのときにＬＯＷとなる。
アタッチメント側回路３００において、３１０はプロセ
ッサ側回路のステージ回路と同様の機能を有する３個の
フリップフロップＦＦを従属接続してなるステージ回路
である。
ッサ側回路のステージ回路と同様の機能を有する３個の
フリップフロップＦＦを従属接続してなるステージ回路
である。
３１５はレジスタアドレスラッチで、共通バス２００よ
り送られるレジスタアドレスをラッチするもので、ラッ
チのタイミングはＮＡＮＤゲート３１４の出力がＬＯＷ
に立ち下がるタイミングである。ＮＡＮＤゲート３１４
の出力は、アドレスストローブ信号ＡＳとクロックＣＬ
ＯＣＫが共にＨＩＧＨのときＬＯＷとなる。したがって
、レジスタアドレスラッチ３１５は第１サイクルで共通
バス上のアドレスデータをラッチする。
り送られるレジスタアドレスをラッチするもので、ラッ
チのタイミングはＮＡＮＤゲート３１４の出力がＬＯＷ
に立ち下がるタイミングである。ＮＡＮＤゲート３１４
の出力は、アドレスストローブ信号ＡＳとクロックＣＬ
ＯＣＫが共にＨＩＧＨのときＬＯＷとなる。したがって
、レジスタアドレスラッチ３１５は第１サイクルで共通
バス上のアドレスデータをラッチする。
３１６は自アタッチメントセレクト判定回路で、共通バ
ス上のデータを常時受付るようになっていて自アタッチ
メントを指示するアドレスの到来を判定する機能を有し
、自アタッチメントが指示された場合には５ＥＬＥＣＴ
信号をＨＩＧＨにしてＪＫフリップフロップＦＦ３１７
に与える。このＪＫＦＦ３１７は、ＮＡＮＤゲート３１
８においてステージ回路３１０の初段のＦＦの出力Ｒ５
Ｔ２によりゲートされたアタッチメント側クロックによ
り（すなわち、第２サイクルのクロックにより）入力Ｊ
、にの信号がセットされる。
ス上のデータを常時受付るようになっていて自アタッチ
メントを指示するアドレスの到来を判定する機能を有し
、自アタッチメントが指示された場合には５ＥＬＥＣＴ
信号をＨＩＧＨにしてＪＫフリップフロップＦＦ３１７
に与える。このＪＫＦＦ３１７は、ＮＡＮＤゲート３１
８においてステージ回路３１０の初段のＦＦの出力Ｒ５
Ｔ２によりゲートされたアタッチメント側クロックによ
り（すなわち、第２サイクルのクロックにより）入力Ｊ
、にの信号がセットされる。
３１９．３２０は共通バス２００上のデータを取り込む
データバッファＢＵＦＦＥＲ（Ｈ）、ＢＵＦＦＥＲ（Ｌ
）で、ＢＵＦＦＥＲ（Ｈ）は１６ビツトのデータの上位
８ビツトのデータを、ＢＵＦＦＥＲ（Ｌ）は下位８ビツ
トを取り込むバッファである。ＢＵＦＦＥＲ（Ｈ）がデ
ータを取り込むタイミングはＮＡＮＤゲート３２１の出
力がＬＯＷとなるタイミング、ＢＵＦＦＥＲ（Ｌ）がデ
ータを取り込むタイミングはＮＡＮＤゲート３２２の出
力がＬＯＷとなるタイミングである。
データバッファＢＵＦＦＥＲ（Ｈ）、ＢＵＦＦＥＲ（Ｌ
）で、ＢＵＦＦＥＲ（Ｈ）は１６ビツトのデータの上位
８ビツトのデータを、ＢＵＦＦＥＲ（Ｌ）は下位８ビツ
トを取り込むバッファである。ＢＵＦＦＥＲ（Ｈ）がデ
ータを取り込むタイミングはＮＡＮＤゲート３２１の出
力がＬＯＷとなるタイミング、ＢＵＦＦＥＲ（Ｌ）がデ
ータを取り込むタイミングはＮＡＮＤゲート３２２の出
力がＬＯＷとなるタイミングである。
３２３はレジスタ群で、１６ビツト構成のレジスタを複
数個有し、入力されるＢＵＦＦＥＲ（Ｈ）およびＢＵＦ
ＦＥＲ（Ｌ）を上位８ビツトおよび下位８ビツトに取り
込む。このときのアドレス（レジスタのアドレス）はデ
コーダ３２４より与えられる。
数個有し、入力されるＢＵＦＦＥＲ（Ｈ）およびＢＵＦ
ＦＥＲ（Ｌ）を上位８ビツトおよび下位８ビツトに取り
込む。このときのアドレス（レジスタのアドレス）はデ
コーダ３２４より与えられる。
デコーダ３２４はレジスタアドレスラッチ３１５の出力
をデコードする。
をデコードする。
レジスタ群３２３の内容を読み出すときは、デコーグ３
２４より出力されるアドレスで指定されるレジスタの内
容を上位８ビツト下位８ビットに分割して出力し、マル
チプレクサ３２５により択一的に選択しそれぞれデータ
バッファＢＵＦＦＥＲ（Ｈ）３２６とＢＵＦＦＥＲ（Ｌ
）３２７に入力する。
２４より出力されるアドレスで指定されるレジスタの内
容を上位８ビツト下位８ビットに分割して出力し、マル
チプレクサ３２５により択一的に選択しそれぞれデータ
バッファＢＵＦＦＥＲ（Ｈ）３２６とＢＵＦＦＥＲ（Ｌ
）３２７に入力する。
ＢＵＦＦＥＲ（Ｈ）３２６およびＢＵＦＦＥＲ（Ｌ）３
２７は、ＮＡＮＤゲート３２８の出力の立ち下がりでデ
ータを取り込む。ＮＡＮＤゲート３２８の出力は、イン
バータ３１３の出力がＨＩＧＨで（すなわち、リード状
態のとき）かつステージ回路３１０の初段のＦＦの出力
がＨＩＧＨのとき（すなわち、第２サイクルにおいて）
ＬＯＷとなる。
２７は、ＮＡＮＤゲート３２８の出力の立ち下がりでデ
ータを取り込む。ＮＡＮＤゲート３２８の出力は、イン
バータ３１３の出力がＨＩＧＨで（すなわち、リード状
態のとき）かつステージ回路３１０の初段のＦＦの出力
がＨＩＧＨのとき（すなわち、第２サイクルにおいて）
ＬＯＷとなる。
ＢＵＦＦＥＲ（Ｈ）３２６とＢＵＦＦＥＲ（Ｌ）３２７
の出力は、マルチプレクサ３２９に導かれ、第３サイク
ルのときＢＵＦＦＥＲ（Ｈ）３２６の出力が選択出力さ
れ、第４サイクルのときＢＵＦＦＥＲ（Ｌ）３２７の出
力が選択出力される。なお、マルチプレクサ３２９の出
力は共通バス２００へ出力されるが、出力するかどうか
は出力バッファ３３０により制御される。バッファ３３
０はオア・アンド・インバータ３１２の出力により駆動
される。オア・アンド・インバータ３１２の出力は、自
アタッチメントがセレクトされかつリード状態において
第３サイクルか第４サイクルのときにのみＬＯＷとなる
。したがって、このときのみ出力バッファ３３０が駆動
されＯＮ状態となり、マルチプレクサ３２９の出力が共
通バス２００に出力される。
の出力は、マルチプレクサ３２９に導かれ、第３サイク
ルのときＢＵＦＦＥＲ（Ｈ）３２６の出力が選択出力さ
れ、第４サイクルのときＢＵＦＦＥＲ（Ｌ）３２７の出
力が選択出力される。なお、マルチプレクサ３２９の出
力は共通バス２００へ出力されるが、出力するかどうか
は出力バッファ３３０により制御される。バッファ３３
０はオア・アンド・インバータ３１２の出力により駆動
される。オア・アンド・インバータ３１２の出力は、自
アタッチメントがセレクトされかつリード状態において
第３サイクルか第４サイクルのときにのみＬＯＷとなる
。したがって、このときのみ出力バッファ３３０が駆動
されＯＮ状態となり、マルチプレクサ３２９の出力が共
通バス２００に出力される。
このような構成における動作を次に説明する。
ここでは、共通バスが８ビツト幅、転送するアドレスは
１６ビツト、データが１６ビツトで、１回のアクセスが
４サイクルでなされる場合を例にとる。
１６ビツト、データが１６ビツトで、１回のアクセスが
４サイクルでなされる場合を例にとる。
プロセッサ側回路１００は、データ転送が必要となると
、アドレスストローブＡｓを出力し、アタッチメントに
アクセスの開始を通知すると共にＮＯＲゲート１１２を
介したアドレスストローブＡＳにより出力バッファ１１
５をＯＮ状態にする。
、アドレスストローブＡｓを出力し、アタッチメントに
アクセスの開始を通知すると共にＮＯＲゲート１１２を
介したアドレスストローブＡＳにより出力バッファ１１
５をＯＮ状態にする。
同時にアドレス生成回路１２０より発生したアドレス（
レジスタアドレス）を内部回路１１４経由で共通バス２
００上に送出する。
レジスタアドレス）を内部回路１１４経由で共通バス２
００上に送出する。
アタッチメント側回路３００は、ＡＳを受けてステージ
回路３１０を動かすと共に共通バス２００上に送出され
ているレジスタアドレスをレジスタアドレスラッチ３１
５にラッチする。
回路３１０を動かすと共に共通バス２００上に送出され
ているレジスタアドレスをレジスタアドレスラッチ３１
５にラッチする。
次の第２サイクルに移ると、プロセッサ側の初段のＦＦ
の出力がＨＩＧＨになってバッファ１１５をＯＮ状態に
し、アドレス生成回路１２０より出力されるアタッチメ
ントアドレスを内部回路１１４経由で共通バス２００に
送出する。
の出力がＨＩＧＨになってバッファ１１５をＯＮ状態に
し、アドレス生成回路１２０より出力されるアタッチメ
ントアドレスを内部回路１１４経由で共通バス２００に
送出する。
アタッチメント側回路３００は、自アタッチメントがセ
レクトされたか否かを常時監視しており（レジスタアド
レスラッチ３１５に取り込んでいて）、アタッチメント
アドレスが送出されている第２サイクルの後縁でセレク
トか非セレクトかの情報をＪＫフリップフロップ３１７
に保持する。
レクトされたか否かを常時監視しており（レジスタアド
レスラッチ３１５に取り込んでいて）、アタッチメント
アドレスが送出されている第２サイクルの後縁でセレク
トか非セレクトかの情報をＪＫフリップフロップ３１７
に保持する。
第３サイクルになると、ライト動作の場合はライト信号
（Ｗｒｉｔｅ）がＨＩＧＨとなり、データ出力用バッフ
ァ１１６をイネーブルにして（ＯＮ状聾にして’） 、
ＢＵＦＦＥＲ１）１１７より取り込んだ上位８ビツトの
データをマルチプレクサ１１９および内部回路１１４経
由で共通バス２００上に送出する。
（Ｗｒｉｔｅ）がＨＩＧＨとなり、データ出力用バッフ
ァ１１６をイネーブルにして（ＯＮ状聾にして’） 、
ＢＵＦＦＥＲ１）１１７より取り込んだ上位８ビツトの
データをマルチプレクサ１１９および内部回路１１４経
由で共通バス２００上に送出する。
アタッチメント側は、Ｗｒｉｔｅ信号がＨＩＧＨで、第
３サイクルのとき（Ｒ３Ｔ３がＨＩＧＨのとき）、Ｗｒ
ｉｔｅデータバッフｙＢＵＦＦＥＲ（Ｈ）３１９に共通
バス上の前記データ（上位８ビツトのデータ）を取り込
む。
３サイクルのとき（Ｒ３Ｔ３がＨＩＧＨのとき）、Ｗｒ
ｉｔｅデータバッフｙＢＵＦＦＥＲ（Ｈ）３１９に共通
バス上の前記データ（上位８ビツトのデータ）を取り込
む。
第４サイクルでは、第３サイクルの場合と同様に、プロ
セッサ側からデータの下位８ビツトを共通バスに送出し
、アタッチメント側はＢＵＦＦＥＲ（Ｌ）３２０にこれ
を取り込む。アタッチメント側ではこのようにして取り
込んだ各８ビツトのデータを内部レジスタ群３２３に１
６ビツトのデータとしてセットする。
セッサ側からデータの下位８ビツトを共通バスに送出し
、アタッチメント側はＢＵＦＦＥＲ（Ｌ）３２０にこれ
を取り込む。アタッチメント側ではこのようにして取り
込んだ各８ビツトのデータを内部レジスタ群３２３に１
６ビツトのデータとしてセットする。
以上のようにしてＷｒｉｔｅ動作は終了する。
リード動作時、アタッチメント部３００ではＷｒｉｔｅ
信号がＬＯＷでかつ第２サイクルの時に、マルチプレク
サ３２５でセレクトされたレジスタ群３２３のり−ドデ
ータをＢＵＦＦＥＲ（Ｈ）３２６およびＢＵＦＦＥＲ（
Ｌ）３２７にセットしておく。そして第３サイクルで、
ＢＵＦＦＥＲ（Ｈ）３２６の値（データの上位８ビツト
）をマルチプレクサ３２９でセレクトして出力すると共
に出力バッファ３３０をＯＮ状態にして共通バス２００
上に送出し、プロセッサ側ではこれをＢＵＦＦＥＲ（Ｈ
）１２１に取り込む。
信号がＬＯＷでかつ第２サイクルの時に、マルチプレク
サ３２５でセレクトされたレジスタ群３２３のり−ドデ
ータをＢＵＦＦＥＲ（Ｈ）３２６およびＢＵＦＦＥＲ（
Ｌ）３２７にセットしておく。そして第３サイクルで、
ＢＵＦＦＥＲ（Ｈ）３２６の値（データの上位８ビツト
）をマルチプレクサ３２９でセレクトして出力すると共
に出力バッファ３３０をＯＮ状態にして共通バス２００
上に送出し、プロセッサ側ではこれをＢＵＦＦＥＲ（Ｈ
）１２１に取り込む。
同様にして、第４サイクルでは、ＢＵＦＦＥＲ（Ｌ）３
２７の値（データの下位８ビツト）を共通バス２００上
に送出し、プロセッサ側ではこれをＢＵＦＦＥＲ（Ｌ）
１２２に取り込む。
２７の値（データの下位８ビツト）を共通バス２００上
に送出し、プロセッサ側ではこれをＢＵＦＦＥＲ（Ｌ）
１２２に取り込む。
このようにしてリード動作は終了する。
以上のようなデータの転送により、特にアタッチメント
側のデータをプロセッサ側に転送する場合は、アタッチ
メントアドレスを受けた次のサイクル、すなわち第３サ
イクルから直ちにデータを転送することができ、データ
リード時のデータ待ち時間を削減することができる。
側のデータをプロセッサ側に転送する場合は、アタッチ
メントアドレスを受けた次のサイクル、すなわち第３サ
イクルから直ちにデータを転送することができ、データ
リード時のデータ待ち時間を削減することができる。
なお、実施例ではデータを上位８ビツト、下位８ビツト
の順に転送する場合を例にとって示しであるが、その順
序はこれに限らず、逆の順序にしてもよい。
の順に転送する場合を例にとって示しであるが、その順
序はこれに限らず、逆の順序にしてもよい。
［発明の効果コ
以上説明したように、まず第１の発明によれば、明らか
にバスの信号線本数を低減することが可能となり、プリ
ント板上の配線領域の削減、更にＬＳＩ等のピン数減少
によりＬＳＩの実装面積の削減が可能となり、全体とし
て実装効率の向上およびコストダウン等に効果を発揮す
る。
にバスの信号線本数を低減することが可能となり、プリ
ント板上の配線領域の削減、更にＬＳＩ等のピン数減少
によりＬＳＩの実装面積の削減が可能となり、全体とし
て実装効率の向上およびコストダウン等に効果を発揮す
る。
また第２の発明によれば、第１の発明の効果に加えて、
データリード時のデータ待ち時間が削減でき、アクセス
速度の向上とバス利用の効率化が図れるという効果を発
揮する。
データリード時のデータ待ち時間が削減でき、アクセス
速度の向上とバス利用の効率化が図れるという効果を発
揮する。
第１図は本発明の第１の発明におけるデータ転送に係る
タイムチャート、 第２図は本発明の第２の発明におけるデータ転送に係る
タイムチャート、 第３図は本発明の方式を実施するためのバス制御回路の
一実施例構成図、 第４図は従来のデータ処理装置の一例を示す構成図、 第５図は第４図の装置の動作シーケンスを示す図、 第６図は従来の他のデータ処理装置の一例を示す構成図
、 第７図は第６図の装置の動作シーケンスを示す図、 第８図は従来装置においてアタッチメントからの読み出
しを同期式転送で行なう場合のタイムチャートである。 第３図において、 １００はプロセッサ側回路、 ２００は共通バス、 ３００はアタッチメント側回路、 １１０はステージ回路、 １１４は内部回路、 １７はマルチプレクサ、 １７．１２１，１２２はバッファ、 ２０はアドレス生成回路、 １０はステージ回路、 １５はレジスタアドレスラッチ、 １６は自アタッチメントセレクト判定回路、１９．３２
０，３２６，３２７はバッファ、２３はレジスタ群、 ２４はデコーダ、 ２５．３２９はマルチプレクサである。
タイムチャート、 第２図は本発明の第２の発明におけるデータ転送に係る
タイムチャート、 第３図は本発明の方式を実施するためのバス制御回路の
一実施例構成図、 第４図は従来のデータ処理装置の一例を示す構成図、 第５図は第４図の装置の動作シーケンスを示す図、 第６図は従来の他のデータ処理装置の一例を示す構成図
、 第７図は第６図の装置の動作シーケンスを示す図、 第８図は従来装置においてアタッチメントからの読み出
しを同期式転送で行なう場合のタイムチャートである。 第３図において、 １００はプロセッサ側回路、 ２００は共通バス、 ３００はアタッチメント側回路、 １１０はステージ回路、 １１４は内部回路、 １７はマルチプレクサ、 １７．１２１，１２２はバッファ、 ２０はアドレス生成回路、 １０はステージ回路、 １５はレジスタアドレスラッチ、 １６は自アタッチメントセレクト判定回路、１９．３２
０，３２６，３２７はバッファ、２３はレジスタ群、 ２４はデコーダ、 ２５．３２９はマルチプレクサである。
Claims (2)
- （１）アドレスとデータをバスを介して転送するデータ
処理装置において、 ａ×ｎのアドレスビット数とｄ×ｎのデー タビット数でなる（ａ＋ｄ）×ｎビットの情報を転送す
る場合、アドレスとデータの共通バスをｎビット幅とし
、アドレスおよびデータをそれぞれｎビットのブロック
に分割してアドレスについてはａ回、データについては
ｄ回転送するようにしたことを特徴とするバス制御方式
。 - （２）アドレスとデータをバスを介して転送するデータ
処理装置において、 ａ＿１×ｎビットのアタッチメントアドレスビット数と
ａ＿２×ｎビットのアタッチメント内アドレスビット数
とｄ×ｎビットのデータビット数でなる（ａ＿１＋ａ＿
２＋ｄ）×ｎビットの情報をアタッチメントからプロセ
ッサ側へ転送する場合、アドレスとデータの共通バスを
ｎビット幅とし、アタッチメント内アドレス、アタッチ
メントアドレスおよびデータをそれぞれｎビットのブロ
ックに分割し、アタッチメント内アドレス、アタッチメ
ントアドレスそしてデータの順に、アタッチメント内ア
ドレスについてはａ＿２回、アタッチメントアドレスに
ついてはａ＿１回そしてデータについてはｄ回転送する
ようにしたことを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307208A JP2536912B2 (ja) | 1988-12-05 | 1988-12-05 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307208A JP2536912B2 (ja) | 1988-12-05 | 1988-12-05 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153451A true JPH02153451A (ja) | 1990-06-13 |
| JP2536912B2 JP2536912B2 (ja) | 1996-09-25 |
Family
ID=17966342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63307208A Expired - Fee Related JP2536912B2 (ja) | 1988-12-05 | 1988-12-05 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536912B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011257928A (ja) * | 2010-06-08 | 2011-12-22 | Yokogawa Electric Corp | モジュール |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533140A (en) * | 1976-06-30 | 1978-01-12 | Fujitsu Ltd | Data transfer system |
| JPS5720979A (en) * | 1980-07-15 | 1982-02-03 | Nec Corp | Memory control system |
| JPS62229455A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 拡張ユニツトアクセス方式 |
-
1988
- 1988-12-05 JP JP63307208A patent/JP2536912B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533140A (en) * | 1976-06-30 | 1978-01-12 | Fujitsu Ltd | Data transfer system |
| JPS5720979A (en) * | 1980-07-15 | 1982-02-03 | Nec Corp | Memory control system |
| JPS62229455A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 拡張ユニツトアクセス方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011257928A (ja) * | 2010-06-08 | 2011-12-22 | Yokogawa Electric Corp | モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2536912B2 (ja) | 1996-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0550775B2 (ja) | ||
| JP2527458B2 (ja) | デ―タ転送制御装置 | |
| JP2563679B2 (ja) | 双方向入出力信号分離回路 | |
| JPS6242306B2 (ja) | ||
| JPH02153451A (ja) | バス制御方式 | |
| JPH03177953A (ja) | データ転送方式 | |
| JP3158530B2 (ja) | 半導体メモリ装置 | |
| JPS6383844A (ja) | マイクロプロセツサシステム | |
| JP2668215B2 (ja) | マイクロコンピユータ | |
| JPH1125030A (ja) | バス拡張制御回路 | |
| JPH03238694A (ja) | 半導体メモリ | |
| JP2953169B2 (ja) | データ処理装置 | |
| JPS59100931A (ja) | デ−タ転送回路 | |
| JP2606824Y2 (ja) | マルチポートメモリ装置 | |
| JPH06348378A (ja) | レジスタ未使用ビット処理回路 | |
| JPH07210496A (ja) | データ転送装置 | |
| JPS61174851A (ja) | バス制御方式 | |
| JP2000040054A (ja) | シリアルインターフェース | |
| JPH05265923A (ja) | データ転送装置 | |
| JPS6316329A (ja) | 演算装置のデ−タ送出回路 | |
| JPS58205235A (ja) | デ−タ源競合防止回路 | |
| JPH01260528A (ja) | 状態遷移装置 | |
| JPS59176837A (ja) | 情報転送回路 | |
| JPH0281156A (ja) | リクエストバッファ入力制御回路 | |
| JPH0476890A (ja) | 半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |