JP2536912B2 - バス制御方式 - Google Patents
バス制御方式Info
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- JP2536912B2 JP2536912B2 JP63307208A JP30720888A JP2536912B2 JP 2536912 B2 JP2536912 B2 JP 2536912B2 JP 63307208 A JP63307208 A JP 63307208A JP 30720888 A JP30720888 A JP 30720888A JP 2536912 B2 JP2536912 B2 JP 2536912B2
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Description
【発明の詳細な説明】 ［概要］ アドレスとデータのバスを共通化したバス構成で、バ
スのビット幅を越えるアドレスおよびデータを転送する
際のバス制御方式に関し、 アドレスあるいはデータを複数個に分割して転送する
ことにより共通バスの信号線を減少させるバス制御方式
およびアドレスの送出順序を入れ換えることにより１回
の転送サイクルのサイクル数を減少させるバス方式を実
現することを目的とし、 アドレスとデータをバスを介して転送するデータ転送
処理装置において、 a1×ｎビットのアタッチメントアドレスビット数とa2
×ｎビットのアタッチメント内アドレスビット数とｄ×
ｎビットのデータビット数でなる（a1＋a2＋ｄ）×ｎビ
ットの情報をアタッチメントからプロセッサ側へ転送す
る場合、アドレスとデータの共通バスをｎビット幅と
し、アタッチメント内アドレス、アタッチメントアドレ
スおよびデータをそれぞれｎビットのブロックに分割す
る分割手段と、アタッチメント内アドレス、アタッチメ
ントアドレスそしてデータの順に、アタッチメント内ア
ドレスについてはa2回、アタッチメントアドレスについ
てはa1回そしてデータについてはｄ回転送するデータ転
送手段とを有して構成する。
スのビット幅を越えるアドレスおよびデータを転送する
際のバス制御方式に関し、 アドレスあるいはデータを複数個に分割して転送する
ことにより共通バスの信号線を減少させるバス制御方式
およびアドレスの送出順序を入れ換えることにより１回
の転送サイクルのサイクル数を減少させるバス方式を実
現することを目的とし、 アドレスとデータをバスを介して転送するデータ転送
処理装置において、 a1×ｎビットのアタッチメントアドレスビット数とa2
×ｎビットのアタッチメント内アドレスビット数とｄ×
ｎビットのデータビット数でなる（a1＋a2＋ｄ）×ｎビ
ットの情報をアタッチメントからプロセッサ側へ転送す
る場合、アドレスとデータの共通バスをｎビット幅と
し、アタッチメント内アドレス、アタッチメントアドレ
スおよびデータをそれぞれｎビットのブロックに分割す
る分割手段と、アタッチメント内アドレス、アタッチメ
ントアドレスそしてデータの順に、アタッチメント内ア
ドレスについてはa2回、アタッチメントアドレスについ
てはa1回そしてデータについてはｄ回転送するデータ転
送手段とを有して構成する。
［産業上の利用分野］ 本発明は、アドレスとデータのバスを共通化したバス
構成で、バスのビット幅を越えるアドレスおよびデータ
を転送する際のバス制御方式に関する。
構成で、バスのビット幅を越えるアドレスおよびデータ
を転送する際のバス制御方式に関する。
［従来の技術］ 第４図に示すようにアドレスバスABUSとデータバスDB
USを介してプロセッサ部Ｐと複数のアタッチメントATT
（＃１〜＃ｍ）が接続された従来のデータ処理装置にお
いて、プロセッサＰとアタッチメントATTとの間でデー
タを転送する場合、アタッチメントを指定するアタッチ
メントアドレスと、アタッチメント内のレジスタ等を指
定するアタッチメントアドレスを専用のアドレスバスを
介して送出し、このアドレスに基づいて指定アタッチメ
ント内の指定レジスタ等との間で、アドレスバスABUSと
は別のデータ専用バスDBUSを用い、第５図に示すように
アドレスバスでアドレスを与えてはデータバスでデータ
を与えるというシーケンスによりデータの授受を行なっ
ている。
USを介してプロセッサ部Ｐと複数のアタッチメントATT
（＃１〜＃ｍ）が接続された従来のデータ処理装置にお
いて、プロセッサＰとアタッチメントATTとの間でデー
タを転送する場合、アタッチメントを指定するアタッチ
メントアドレスと、アタッチメント内のレジスタ等を指
定するアタッチメントアドレスを専用のアドレスバスを
介して送出し、このアドレスに基づいて指定アタッチメ
ント内の指定レジスタ等との間で、アドレスバスABUSと
は別のデータ専用バスDBUSを用い、第５図に示すように
アドレスバスでアドレスを与えてはデータバスでデータ
を与えるというシーケンスによりデータの授受を行なっ
ている。
この場合、アドレスとデータ用に別々のバスを持つた
め、それぞれのビット数が増加すると、バスの信号線が
増大し実装上装置が大型化するという欠点があった。
め、それぞれのビット数が増加すると、バスの信号線が
増大し実装上装置が大型化するという欠点があった。
このため、第６図に示すようにアドレスバスとデータ
バスを共通化し、第７図に示すように１つの共通バス上
に時分割でアドレスとデータを転送するようにして、バ
スの信号線を減少させる方式が採用されてきた。
バスを共通化し、第７図に示すように１つの共通バス上
に時分割でアドレスとデータを転送するようにして、バ
スの信号線を減少させる方式が採用されてきた。
［発明が解決しようとする課題］ しかしながら、このような方式においては、バスのビ
ット幅をアドレスあるいはデータの最大ビット幅に合わ
せているため、次のような問題点があった。すなわち、
例えばアドレスが16ビット、データが８ビットであるよ
うな場合には、共通バスとして16ビット幅のバスを設
け、データはそのうちの８ビット分の信号線にデータを
乗せている。このような従来の方式でも、ビット幅が増
加するにつれ、信号線も増加し、システム内の配線領域
が増大してしまうという欠点が残る。
ット幅をアドレスあるいはデータの最大ビット幅に合わ
せているため、次のような問題点があった。すなわち、
例えばアドレスが16ビット、データが８ビットであるよ
うな場合には、共通バスとして16ビット幅のバスを設
け、データはそのうちの８ビット分の信号線にデータを
乗せている。このような従来の方式でも、ビット幅が増
加するにつれ、信号線も増加し、システム内の配線領域
が増大してしまうという欠点が残る。
近年、装置の小型化が図られているが、信号線数の増
大により配線領域の不足、LSI素子の実装面積の増大等
が支障となりつつある。
大により配線領域の不足、LSI素子の実装面積の増大等
が支障となりつつある。
一方、共通バスでアタッチメントのレジスタ等の読み
出しを同期式転送で行なう場合第８図に示すようなタイ
ミングで動作するが、アタッチメント内部の制御ディレ
イ，回路構成上の制約等により、クロックサイクルアッ
プに伴ってアタッチメント内アドレス送出サイクルの次
のサイクル（この場合は第３サイクル）の前縁から読み
出しデータをバス上に送出することが困難になって来て
いる。これに対処するために、読み出しが可能になるま
での時間調整用にダミーサイクルを設けるという方法を
採る場合がある。しかしながら、１回のデータ転送に伴
うサイクル数が増加し、１回のアクセス時間が増大する
と共にバスの占有時間も増え、他のアタッチメントのバ
ス使用が阻害され、バスの有効利用がなされなくなると
いう問題があった。
出しを同期式転送で行なう場合第８図に示すようなタイ
ミングで動作するが、アタッチメント内部の制御ディレ
イ，回路構成上の制約等により、クロックサイクルアッ
プに伴ってアタッチメント内アドレス送出サイクルの次
のサイクル（この場合は第３サイクル）の前縁から読み
出しデータをバス上に送出することが困難になって来て
いる。これに対処するために、読み出しが可能になるま
での時間調整用にダミーサイクルを設けるという方法を
採る場合がある。しかしながら、１回のデータ転送に伴
うサイクル数が増加し、１回のアクセス時間が増大する
と共にバスの占有時間も増え、他のアタッチメントのバ
ス使用が阻害され、バスの有効利用がなされなくなると
いう問題があった。
本発明における第１の発明の目的は、このような点に
鑑み、共通バスの信号線が更に減少できるようなバス制
御方式を提供することにある。
鑑み、共通バスの信号線が更に減少できるようなバス制
御方式を提供することにある。
本発明における第２の発明の目的は、読み出し可能な
時間調整用のサイクルを無くし、アクセス時間の短縮お
よびバスの有効利用を図り得るバス制御方式を提供する
ことにある。
時間調整用のサイクルを無くし、アクセス時間の短縮お
よびバスの有効利用を図り得るバス制御方式を提供する
ことにある。
［課題を解決するための手段］ ａ×ｎのアドレスビット数とｄ×ｎのデータビット数
でなる（ａ＋ｄ）×ｎビットの情報を転送する場合、ア
ドレスとデータの共通バスをｎビット幅とし（すなわ
ち、ｎ本の信号線とし）、アドレスおよびデータをそれ
ぞれｎビットのブロックに分割してアドレスについては
ａ回、データについてはｄ回転送する。
でなる（ａ＋ｄ）×ｎビットの情報を転送する場合、ア
ドレスとデータの共通バスをｎビット幅とし（すなわ
ち、ｎ本の信号線とし）、アドレスおよびデータをそれ
ぞれｎビットのブロックに分割してアドレスについては
ａ回、データについてはｄ回転送する。
本発明では、a1×ｎビットのアタッチメントアドレス
ビット数とa2×ｎビットのアタッチメント内アドレスビ
ット数とｄ×ｎビットのデータビット数でなる（a1＋a2
＋ｄ）×ｎビットの情報を（a1＋a2）×ｎビットのアド
レスビット数をプロセッサからアタッチメントへ転送
し、ｄ×ｎビットのデータビット数をアタッチメントか
らプロセッサに転送する場合、アドレスとデータの共通
バスをｎビット幅とし（すなわち、ｎ本の信号線と
し）、アタッチメント内アドレス、アタッチメントアド
レスおよびデータをそれぞれｎビットのブロックに分割
し、アタッチメント内アドレス、アタッチメントアドレ
スそしてデータの順に、アタッチメント内アドレスにつ
いてはa2回、アタッチメントアドレスについてはa1回そ
してデータについてはｄ回転送する。
ビット数とa2×ｎビットのアタッチメント内アドレスビ
ット数とｄ×ｎビットのデータビット数でなる（a1＋a2
＋ｄ）×ｎビットの情報を（a1＋a2）×ｎビットのアド
レスビット数をプロセッサからアタッチメントへ転送
し、ｄ×ｎビットのデータビット数をアタッチメントか
らプロセッサに転送する場合、アドレスとデータの共通
バスをｎビット幅とし（すなわち、ｎ本の信号線と
し）、アタッチメント内アドレス、アタッチメントアド
レスおよびデータをそれぞれｎビットのブロックに分割
し、アタッチメント内アドレス、アタッチメントアドレ
スそしてデータの順に、アタッチメント内アドレスにつ
いてはa2回、アタッチメントアドレスについてはa1回そ
してデータについてはｄ回転送する。
［作用］ （ａ＋ｄ）×ｎビットのアドレスおよびデータをｎビ
ット幅の共通バスを使用し、第１図に示すようにアドレ
スａ回、データをｄ回に分けて転送する。
ット幅の共通バスを使用し、第１図に示すようにアドレ
スａ回、データをｄ回に分けて転送する。
このようなバス制御により、バスのビット幅を減少さ
せることができる。
せることができる。
本発明では、第２図に示すように（第２図ではa1＝1,
a2＝1,d＝２の場合である）第１サイクルからアタッチ
メント内のレジスタアドレスを送出すると、アタッチメ
ントのアドレスラッチが第１サイクルの後縁でレジスタ
アドレスをラッチしアタッチメント内のレジスタを指定
する。これを受けて、レジスタの値がマルチプレクサを
経由して出力され、第２サイクルの後縁で出力データバ
ッファに保持される。そして第３サイクルの前縁から共
通バス上にリード（read）データが出力される。
a2＝1,d＝２の場合である）第１サイクルからアタッチ
メント内のレジスタアドレスを送出すると、アタッチメ
ントのアドレスラッチが第１サイクルの後縁でレジスタ
アドレスをラッチしアタッチメント内のレジスタを指定
する。これを受けて、レジスタの値がマルチプレクサを
経由して出力され、第２サイクルの後縁で出力データバ
ッファに保持される。そして第３サイクルの前縁から共
通バス上にリード（read）データが出力される。
このようなバス制御により、アタッチメント内アドレ
スを指定してからデータがバス上に送出されるまでのタ
イムラグを吸収し、アドレス送出サイクルとデータ転送
サイクル間の待ち時間を減少させることができる。
スを指定してからデータがバス上に送出されるまでのタ
イムラグを吸収し、アドレス送出サイクルとデータ転送
サイクル間の待ち時間を減少させることができる。
［実施例］ 第３図は本発明の方式を実施するためのバス制御回路
の一実施例構成図で、共通バスが８ビット幅、アドレス
が16ビット幅、データが16ビット幅であり、１回のアク
セスが４サイクルで行なわれる場合の回路構成図であ
る。
の一実施例構成図で、共通バスが８ビット幅、アドレス
が16ビット幅、データが16ビット幅であり、１回のアク
セスが４サイクルで行なわれる場合の回路構成図であ
る。
図において、100はプロセッサ側回路、200は共通バ
ス、300はアタッチメント側回路である。
ス、300はアタッチメント側回路である。
プロセッサ側回路100において、110は３個のフリップ
フロップFFを従属接続してなるステージ回路で、初段の
FFはインバータ111を介して与えられるクロックCLOCKの
到来により入力信号（この場合はアクセス要求としての
アドレスストローブ信号AS）がセットされ、次段のFFは
次に到来するクロックにより初段のFFの出力がセットさ
れる。最終段のFFは同様にその次に到来するクロックに
より前段の出力でセットされる。
フロップFFを従属接続してなるステージ回路で、初段の
FFはインバータ111を介して与えられるクロックCLOCKの
到来により入力信号（この場合はアクセス要求としての
アドレスストローブ信号AS）がセットされ、次段のFFは
次に到来するクロックにより初段のFFの出力がセットさ
れる。最終段のFFは同様にその次に到来するクロックに
より前段の出力でセットされる。
112はNORゲートで、アドレスストローブASと初段のFF
の出力SST2を受け、いずれかがアクティブのとき、すな
わち第１のサイクルかまたは第２サイクルのときアクテ
ィブな出力を送出する。このアクティブな信号により出
力バッファ115が駆動され、内部回路114のアドレス出力
が共通バス200に送出される。
の出力SST2を受け、いずれかがアクティブのとき、すな
わち第１のサイクルかまたは第２サイクルのときアクテ
ィブな出力を送出する。このアクティブな信号により出
力バッファ115が駆動され、内部回路114のアドレス出力
が共通バス200に送出される。
113はオア・アンド・インバータで、第２段目のFFの
出力SST3か第３段目のFF出力SST4がアクティブであっ
て、すなわち第３サイクルか第４サイクルであって、ラ
イト信号Writeがアクティブのときに、その出力がアク
ティブとなる。出力がアクティブとなると出力バッファ
116が駆動され、内部回路114が出力するデータが出力バ
ッファ116を介して共通バス200に送出される。
出力SST3か第３段目のFF出力SST4がアクティブであっ
て、すなわち第３サイクルか第４サイクルであって、ラ
イト信号Writeがアクティブのときに、その出力がアク
ティブとなる。出力がアクティブとなると出力バッファ
116が駆動され、内部回路114が出力するデータが出力バ
ッファ116を介して共通バス200に送出される。
117はデータバッファで、16ビットの入力データの内
の上位８ビットのデータを取り込むBUFFER（Ｈ）と下位
８ビットのデータを取り込むBUFFER（Ｌ）より構成され
ている。このデータバッファ117がデータを取り込むタ
イミングはNANDゲート118の出力がLOWになる立ち下がり
の時点である。
の上位８ビットのデータを取り込むBUFFER（Ｈ）と下位
８ビットのデータを取り込むBUFFER（Ｌ）より構成され
ている。このデータバッファ117がデータを取り込むタ
イミングはNANDゲート118の出力がLOWになる立ち下がり
の時点である。
NANDゲート118は、クロックCLOCKと第３段目のFFの出
力SST4を受け、両者がアクティブ（HIGH）の時、すなわ
ち第４サイクルにおいてクロックがHIGHの時、その出力
がLOWとなる。
力SST4を受け、両者がアクティブ（HIGH）の時、すなわ
ち第４サイクルにおいてクロックがHIGHの時、その出力
がLOWとなる。
119はマルチプレクサで、データバッファBUFFER
（Ｈ）とBUFFER（Ｌ）の出力を択一的に選択して出力す
ることができるように構成されている。この出力は内部
回路114に取り込まれる。内部回路114はまたアドレス生
成回路120から出力されるアドレスを取り込む。アドレ
ス生成回路120はアタッチメントに与えるアドレスを生
成するものである。
（Ｈ）とBUFFER（Ｌ）の出力を択一的に選択して出力す
ることができるように構成されている。この出力は内部
回路114に取り込まれる。内部回路114はまたアドレス生
成回路120から出力されるアドレスを取り込む。アドレ
ス生成回路120はアタッチメントに与えるアドレスを生
成するものである。
121,122はアタッチメントから読み取ったデータを一
時的に蓄えるデータバッファで、データの上位８ビット
がBUFFER（Ｈ）121に、下位８ビットがBUFFER（Ｌ）122
に取り込まれる。取り込むタイミングはNANDゲート123,
124の出力がLOWになる立ち下がりのタイミングである。
時的に蓄えるデータバッファで、データの上位８ビット
がBUFFER（Ｈ）121に、下位８ビットがBUFFER（Ｌ）122
に取り込まれる。取り込むタイミングはNANDゲート123,
124の出力がLOWになる立ち下がりのタイミングである。
NANDゲート123の出力は、インバータ125で反転された
ライト信号WriteがHIGHで（すなわち、リード状態のと
き）、かつ第３サイクルのときにLOWとなる。NANDゲー
ト124の出力は、リード状態で第４サイクルのときにLOW
となる。
ライト信号WriteがHIGHで（すなわち、リード状態のと
き）、かつ第３サイクルのときにLOWとなる。NANDゲー
ト124の出力は、リード状態で第４サイクルのときにLOW
となる。
アタッチメント側回路300において、310はプロセッサ
側回路のステージ回路と同様の機能を有する３個のフリ
ップフロップFFを従属接続してなるステージ回路であ
る。
側回路のステージ回路と同様の機能を有する３個のフリ
ップフロップFFを従属接続してなるステージ回路であ
る。
315はレジスタアドレスラッチで、共通バス200より送
られるレジスタアドレスをラッチするもので、ラッチの
タイミングはNANDゲート314の出力がLOWに立ち下がるタ
イミングである。NANDゲート314の出力は、アドレスス
トローブ信号ASとクロックCLOCKが共にHIGHのときLOWと
なる。したがって、レジスタアドレスラッチ315は第１
サイクルで共通バス上のアドレスデータをラッチする。
られるレジスタアドレスをラッチするもので、ラッチの
タイミングはNANDゲート314の出力がLOWに立ち下がるタ
イミングである。NANDゲート314の出力は、アドレスス
トローブ信号ASとクロックCLOCKが共にHIGHのときLOWと
なる。したがって、レジスタアドレスラッチ315は第１
サイクルで共通バス上のアドレスデータをラッチする。
316は自アタッチメントセレクト判定回路で、共通バ
ス上のデータを常時受付るようになっていて自アタッチ
メントを指示するアドレスの到来を判定する機能を有
し、自アタッチメントが指示された場合にはSELECT信号
をHIGHにしてJKフリップフロップFF317に与える。このJ
KFF317は、NANDゲート318においてステージ回路310の初
段のFFの出力RST2によりゲートされたアタッチメント側
クロックにより（すなわち、第２サイクルのクロックに
より）入力J,Kの信号がセットされる。
ス上のデータを常時受付るようになっていて自アタッチ
メントを指示するアドレスの到来を判定する機能を有
し、自アタッチメントが指示された場合にはSELECT信号
をHIGHにしてJKフリップフロップFF317に与える。このJ
KFF317は、NANDゲート318においてステージ回路310の初
段のFFの出力RST2によりゲートされたアタッチメント側
クロックにより（すなわち、第２サイクルのクロックに
より）入力J,Kの信号がセットされる。
319,320は共通バス200上のデータを取り込むデータバ
ッファBUFFER（Ｈ）,BUFFER（Ｌ）で、BUFFER（Ｈ）は1
6ビットのデータの上位８ビットのデータを、BUFFER
（Ｌ）は下位８ビットを取り込むバッファである。BUFF
ER（Ｈ）がデータを取り込むタイミングはNANDゲート32
1の出力がLOWとなるタイミング、BUFFER（Ｌ）がデータ
を取り込むタイミングはNANDゲート322の出力がLOWとな
るタイミングである。
ッファBUFFER（Ｈ）,BUFFER（Ｌ）で、BUFFER（Ｈ）は1
6ビットのデータの上位８ビットのデータを、BUFFER
（Ｌ）は下位８ビットを取り込むバッファである。BUFF
ER（Ｈ）がデータを取り込むタイミングはNANDゲート32
1の出力がLOWとなるタイミング、BUFFER（Ｌ）がデータ
を取り込むタイミングはNANDゲート322の出力がLOWとな
るタイミングである。
323はレジスタ群で、16ビット構成のレジスタを複数
個有し、入力されるBUFFER（Ｈ）およびBUFFER（Ｌ）を
上位８ビットおよび下位８ビットに取り込む。このとき
のアドレス（レジスタのアドレス）はデコーダ324より
与えられる。
個有し、入力されるBUFFER（Ｈ）およびBUFFER（Ｌ）を
上位８ビットおよび下位８ビットに取り込む。このとき
のアドレス（レジスタのアドレス）はデコーダ324より
与えられる。
デコーダ324はレジスタアドレスラッチ315の出力をデ
コードする。
コードする。
レジスタ群323の内容を読み出すときは、デコーダ324
より出力されるアドレスで指定されるレジスタの内容を
上位８ビット下位８ビットに分割して出力し、マルチプ
レクサ325により択一的に選択しそれぞれデータバッフ
ァBUFFER（Ｈ）326とBUFFER（Ｌ）327に入力する。
より出力されるアドレスで指定されるレジスタの内容を
上位８ビット下位８ビットに分割して出力し、マルチプ
レクサ325により択一的に選択しそれぞれデータバッフ
ァBUFFER（Ｈ）326とBUFFER（Ｌ）327に入力する。
BUFFER（Ｈ）326およびBUFFER（Ｌ）327は、NANDゲー
ト328の出力の立ち下がりでデータを取り込む。NANDゲ
ート328の出力は、インバータ313の出力がHIGHで（すな
わち、リード状態のとき）かつステージ回路310の初段
のFFの出力がHIGHのとき（すなわち、第２サイクルにお
いて）LOWとなる。
ト328の出力の立ち下がりでデータを取り込む。NANDゲ
ート328の出力は、インバータ313の出力がHIGHで（すな
わち、リード状態のとき）かつステージ回路310の初段
のFFの出力がHIGHのとき（すなわち、第２サイクルにお
いて）LOWとなる。
BUFFER（Ｈ）326とBUFFER（Ｌ）327の出力は、マルチ
プレクサ329に導かれ、第３サイクルのときBUFFER
（Ｈ）326の出力が選択出力され、第４サイクルのときB
UFFER（Ｌ）327の出力が選択出力される。なお、マルチ
プレクサ329の出力は共通バス200へ出力されるが、出力
するかどうかは出力バッファ330により制御される。バ
ッファ330はオア・アンド・インバータ312の出力により
駆動される。オア・アンド・インバータ312の出力は、
自アタッチメントがセレクトされかつリード状態におい
て第３サイクルか第４サイクルのときにのみLOWとな
る。したがって、このときのみ出力バッファ330が駆動
されON状態となり、マルチプレクサ329の出力が共通バ
ス200に出力される。
プレクサ329に導かれ、第３サイクルのときBUFFER
（Ｈ）326の出力が選択出力され、第４サイクルのときB
UFFER（Ｌ）327の出力が選択出力される。なお、マルチ
プレクサ329の出力は共通バス200へ出力されるが、出力
するかどうかは出力バッファ330により制御される。バ
ッファ330はオア・アンド・インバータ312の出力により
駆動される。オア・アンド・インバータ312の出力は、
自アタッチメントがセレクトされかつリード状態におい
て第３サイクルか第４サイクルのときにのみLOWとな
る。したがって、このときのみ出力バッファ330が駆動
されON状態となり、マルチプレクサ329の出力が共通バ
ス200に出力される。
このような構成における動作を次に説明する。ここで
は、共通バスが８ビット幅、転送するアドレスは16ビッ
ト、データが16ビットで、１回のアクセスが４サイクル
でなされる場合を例にとる。
は、共通バスが８ビット幅、転送するアドレスは16ビッ
ト、データが16ビットで、１回のアクセスが４サイクル
でなされる場合を例にとる。
プロセッサ側回路100は、データ転送が必要となる
と、アドレスストローブASを出力し、アタッチメントに
アクセスの開始を通知すると共にNORゲート112を介した
アドレスストローブASにより出力バッファ115をON状態
にする。同時にアドレス生成回路120より発生したアド
レス（レジスタアドレス）を内部回路114経由で共通バ
ス200上に送出する。
と、アドレスストローブASを出力し、アタッチメントに
アクセスの開始を通知すると共にNORゲート112を介した
アドレスストローブASにより出力バッファ115をON状態
にする。同時にアドレス生成回路120より発生したアド
レス（レジスタアドレス）を内部回路114経由で共通バ
ス200上に送出する。
アタッチメント側回路300は、ASを受けてステージ回
路310を動かすと共に共通バス200上に送出されているレ
ジスタアドレスをレジスタアドレスラッチ315にラッチ
する。
路310を動かすと共に共通バス200上に送出されているレ
ジスタアドレスをレジスタアドレスラッチ315にラッチ
する。
次の第２サイクルに移ると、プロセッサ側の初段のFF
の出力がHIGHになってバッファ115をON状態にし、アド
レス生成回路120より出力されるアタッチメントアドレ
スを内部回路114経由で共通バス200に送出する。
の出力がHIGHになってバッファ115をON状態にし、アド
レス生成回路120より出力されるアタッチメントアドレ
スを内部回路114経由で共通バス200に送出する。
アタッチメント側回路300は、自アタッチメントがセ
レクトされたか否かを常時監視しており（レジスタアド
レスラッチ315に取り込んでいて）、アタッチメントア
ドレスが送出されている第２サイクルの後縁でセレクト
か非セレクトかの情報をJKフリップフロップ317に保持
する。
レクトされたか否かを常時監視しており（レジスタアド
レスラッチ315に取り込んでいて）、アタッチメントア
ドレスが送出されている第２サイクルの後縁でセレクト
か非セレクトかの情報をJKフリップフロップ317に保持
する。
第３サイクルになると、ライト動作の場合はライト信
号（Write）がHIGHとなり、データ出力用バッファ116を
イネーブルにして（ON状態にして）、BUFFER（Ｈ）117
より取り込んだ上位８ビットのデータをマルチプレクサ
119および内部回路114経由で共通バス200上に送出す
る。
号（Write）がHIGHとなり、データ出力用バッファ116を
イネーブルにして（ON状態にして）、BUFFER（Ｈ）117
より取り込んだ上位８ビットのデータをマルチプレクサ
119および内部回路114経由で共通バス200上に送出す
る。
アタッチメント側は、Write信号がHIGHで、第３サイ
クルのとき（RST3がHIGHのとき）、Writeデータバッフ
ァBUFFER（Ｈ）319に共通バス上の前記データ（上位８
ビットのデータ）を取り込む。
クルのとき（RST3がHIGHのとき）、Writeデータバッフ
ァBUFFER（Ｈ）319に共通バス上の前記データ（上位８
ビットのデータ）を取り込む。
第４サイクルでは、第３サイクルの場合と同様に、プ
ロセッサ側からデータの下位８ビットを共通バスに送出
し、アタッチメント側はBUFFER（Ｌ）320にこれを取り
込む。アタッチメント側ではこのようにして取り込んだ
各８ビットのデータを内部レジスタ群323に16ビットの
データとしてセットする。
ロセッサ側からデータの下位８ビットを共通バスに送出
し、アタッチメント側はBUFFER（Ｌ）320にこれを取り
込む。アタッチメント側ではこのようにして取り込んだ
各８ビットのデータを内部レジスタ群323に16ビットの
データとしてセットする。
以上のようにしてWrite動作は終了する。
リード動作時、アタッチメント部300ではWrite信号が
LOWでかつ第２サイクルの時に、マルチプレクサ325でセ
レクトされたレジスタ群323のリードデータをBUFFER
（Ｈ）326およびBUFFER（Ｌ）327にセットしておく。そ
して第３サイクルで、BUFFER（Ｈ）326の値（データの
上位８ビット）をマルチプレクサ329でセレクトして出
力すると共に出力バッファ330をON状態にして共通バス2
00上に送出し、プロセッサ側ではこれをBUFFER（Ｈ）12
1に取り込む。
LOWでかつ第２サイクルの時に、マルチプレクサ325でセ
レクトされたレジスタ群323のリードデータをBUFFER
（Ｈ）326およびBUFFER（Ｌ）327にセットしておく。そ
して第３サイクルで、BUFFER（Ｈ）326の値（データの
上位８ビット）をマルチプレクサ329でセレクトして出
力すると共に出力バッファ330をON状態にして共通バス2
00上に送出し、プロセッサ側ではこれをBUFFER（Ｈ）12
1に取り込む。
同様にして、第４サイクルでは、BUFFER（Ｌ）327の
値（データの下位８ビット）を共通バス200上に送出
し、プロセッサ側ではこれをBUFFER（Ｌ）122に取り込
む。
値（データの下位８ビット）を共通バス200上に送出
し、プロセッサ側ではこれをBUFFER（Ｌ）122に取り込
む。
このようにしてリード動作は終了する。
以上のようなデータの転送により、特にアタッチメン
ト側のデータをプロセッサ側に転送する場合は、アタッ
チメントアドレスを受けた次のサイクル、すなわち第３
サイクルから直ちにデータを転送することができ、デー
タリード時のデータ待ち時間を削減することができる。
ト側のデータをプロセッサ側に転送する場合は、アタッ
チメントアドレスを受けた次のサイクル、すなわち第３
サイクルから直ちにデータを転送することができ、デー
タリード時のデータ待ち時間を削減することができる。
なお、実施例ではデータを上位８ビット、下位８ビッ
トの順に転送する場合を例にとって示してあるが、その
順序はこれに限らず、逆の順序にしてもよい。
トの順に転送する場合を例にとって示してあるが、その
順序はこれに限らず、逆の順序にしてもよい。
［発明の効果］ 以上、説明したように、本発明によれば、バスの信号
線本数を低減することが可能となり、プリント板上の配
線領域の削減、更にLSI等のピン等のピン数減少によりL
SIの実装面積の削減が可能になり、全体として実装効率
の向上及びコストダウン等に効果を発揮する。また、デ
ータリード時のデータ待ち時間が削減でき、アクセス速
度の向上とバス利用の効率化が図れる。
線本数を低減することが可能となり、プリント板上の配
線領域の削減、更にLSI等のピン等のピン数減少によりL
SIの実装面積の削減が可能になり、全体として実装効率
の向上及びコストダウン等に効果を発揮する。また、デ
ータリード時のデータ待ち時間が削減でき、アクセス速
度の向上とバス利用の効率化が図れる。
第１図はデータ転送に係るタイムチャート、 第２図は本発明におけるデータ転送に係るタイムチャー
ト、 第３図は本発明の方式を実施するためのバス制御回路の
一実施例構成図、 第４図は従来のデータ処理装置の一例を示す構成図、 第５図は第４図の装置の動作シーケンスを示す図、 第６図は従来の他のデータ処理装置の一例を示す構成
図、 第７図は第６図の装置の動作シーケンスを示す図、 第８図は従来装置においてアタッチメントからの読み出
しを同期式転送で行なう場合のタイムチャートである。 第３図において、 100はプロセッサ側回路、200は共通バス、300はアタッ
チメント側回路、110はステージ回路、114は内部回路、
117はマルチプレクサ、117,121,122はバッファ、120は
アドレス生成回路、310はステージ回路、315はレジスタ
アドレスラッチ、316は自アタッチメントセレクト判定
回路、319,320,326,327はバッファ、323はレジスタ群、
324はデコーダ、 325,329はマルチプレクサである。
ト、 第３図は本発明の方式を実施するためのバス制御回路の
一実施例構成図、 第４図は従来のデータ処理装置の一例を示す構成図、 第５図は第４図の装置の動作シーケンスを示す図、 第６図は従来の他のデータ処理装置の一例を示す構成
図、 第７図は第６図の装置の動作シーケンスを示す図、 第８図は従来装置においてアタッチメントからの読み出
しを同期式転送で行なう場合のタイムチャートである。 第３図において、 100はプロセッサ側回路、200は共通バス、300はアタッ
チメント側回路、110はステージ回路、114は内部回路、
117はマルチプレクサ、117,121,122はバッファ、120は
アドレス生成回路、310はステージ回路、315はレジスタ
アドレスラッチ、316は自アタッチメントセレクト判定
回路、319,320,326,327はバッファ、323はレジスタ群、
324はデコーダ、 325,329はマルチプレクサである。
フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭57−20979（ＪＰ，Ａ) 特開 昭62−229455（ＪＰ，Ａ) 特開 昭53−3140（ＪＰ，Ａ)
Claims (1)
- 【請求項１】アドレスとデータをバスを介して転送する
データ転送処理装置において、a1×ｎビットのアタッチ
メントアドレスビット数とa2×ｎビットのアタッチメン
ト内アドレスビット数とｄ×ｎビットのデータビット数
でなる（a1＋a2＋ｄ）×ｎビットの情報をアタッチメン
トからプロセッサ側へ転送する場合、アドレスとデータ
の共通バスをｎビット幅とし、アタッチメント内アドレ
ス、アタッチメントアドレスおよびデータをそれぞれｎ
ビットのブロックに分割する分割手段と、 アタッチメント内アドレス、アタッチメントアドレスそ
してデータの順に、アタッチメント内アドレスについて
はa2回、アタッチメントアドレスについてはa1回そして
データについてはｄ回転送するデータ転送手段 とを有してなるバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307208A JP2536912B2 (ja) | 1988-12-05 | 1988-12-05 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307208A JP2536912B2 (ja) | 1988-12-05 | 1988-12-05 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153451A JPH02153451A (ja) | 1990-06-13 |
| JP2536912B2 true JP2536912B2 (ja) | 1996-09-25 |
Family
ID=17966342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63307208A Expired - Fee Related JP2536912B2 (ja) | 1988-12-05 | 1988-12-05 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536912B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5482471B2 (ja) * | 2010-06-08 | 2014-05-07 | 横河電機株式会社 | モジュール |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533140A (en) * | 1976-06-30 | 1978-01-12 | Fujitsu Ltd | Data transfer system |
| JPS5720979A (en) * | 1980-07-15 | 1982-02-03 | Nec Corp | Memory control system |
| JPS62229455A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 拡張ユニツトアクセス方式 |
-
1988
- 1988-12-05 JP JP63307208A patent/JP2536912B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02153451A (ja) | 1990-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |