JP2000040054A - シリアルインターフェース - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 外部装置のデータ転送クロックの周波数を、
プロセッサの動作周波数に関係なく設定可能にする。 【解決手段】 プロセッサ１００がデータの出し入れを
する送信データバッファ１１０と、受信データバッファ
１３０と、送受信データバッファ１１０、１３０と外部
装置のデータ転送の中間位置にシフトレジスタ１２０を
備える。プロセッサ１００による送受信データバッファ
１１０、１３０へのデータの書き込みと、読み出しは、
プロセッサ１００が動作する第１の周波数を有する動作
クロック信号１０３に同期して行われ、シフトレジスタ
１２０による外部装置１９０へのデータの送信と、シフ
トレジスタ１２０による外部装置１９０からのデータの
受信は、外部装置１９０が出力する前記第１の周波数と
異なる第２の周波数を有する転送クロック信号１９５に
同期して行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサと共に
１チップのＬＳＩに内蔵されるシリアルインターフェー
スにおいて、プロセッサと外部装置間のデータ転送を行
うデータ入出力装置に関する。

【０００２】

【従来の技術】半導体の設計技術及び製造プロセス技術
の進歩により、１チップの大規模集積回路（ＬＳＩ）に
集積されるトランジスタ数は年々向上している。これに
より、従来は複数のチップで構成されていたシステム
が、単一のＬＳＩ上に実現されるようになった。

【０００３】このような状況の下、データのシリアル転
送を行うためのシリアルインターフェースは、プロセッ
サと共に１チップのＬＳＩに内蔵されている。従来技術
において、プロセッサと共にＬＳＩに内蔵されたシリア
ルインターフェースは、プロセッサの動作クロック信号
により駆動されていた。具体的には、シリアルインター
フェースへの入力信号をプロセッサの動作クロック信号
でサンプリングすることにより、シリアルインターフェ
ースを駆動していた。

【０００４】従来の内蔵シリアルインターフェースを駆
動する方式の１つとして、シリアルインターフェース内
のフラグを参照してデータの入出力を行う方式がある。
この方式においては、シリアルインターフェースに送受
信用のデータバッファが設けられ、このデータバッファ
への書き込みの可否を判定するためにフラグが参照され
る。

【０００５】上記方式においては、プロセッサと外部装
置の間で入出力される信号をすべてプロセッサの動作ク
ロックに同期させる。これは、シリアルインターフェー
スが、外部装置のデータ転送クロックと、データ転送ク
ロックに同期してプロセッサに入力される信号とをプロ
セッサの動作クロックに同期させることにより行われ
る。プロセッサの動作クロックへの同期はシリアルイン
ターフェースへの入力段階において行われ、シリアルイ
ンターフェース内のすべての回路はプロセッサの動作ク
ロックに同期している。

【０００６】

【発明が解決しようとする課題】近年においては、プロ
セッサの動作周波数が年々向上する一方で、プロセッサ
間及びプロセッサ−外部装置間のデータ転送速度も年々
向上している。また、消費電力の低減を目的として、プ
ロセッサを低い周波数で駆動する場合もある。そのた
め、外部装置の転送クロックの周波数がプロセッサの動
作周波数に近づく場合や、外部装置の転送クロックの周
波数がプロセッサの動作周波数を上回る場合がある。

【０００７】このような場合、上述した従来技術による
シリアルインターフェースを用いると、シリアルインタ
ーフェースの回路全体をプロセッサの動作クロックに同
期させているために、転送データの取りこぼしが生じる
という問題があった。転送データの取りこぼしを防ぐた
めには、プロセッサの動作周波数を上げるか、外部装置
のデータ転送クロックを下げる必要があった。

【０００８】本発明は上記の問題点に鑑み、外部装置の
データ転送クロックの周波数を、プロセッサの動作周波
数に関係なく設定可能にするシリアルインターフェース
を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明によるシリアルイ
ンターフェースは、プロセッサと外部装置との間におい
てデータの転送を行うシリアルインターフェースであっ
て、前記プロセッサが書き込むデータを保持する送信デ
ータバッファと、前記プロセッサが読み出すデータを保
持する受信データバッファと、前記送信データバッファ
の保持するデータをシリアルに外部装置に送信し、前記
外部装置から受信したデータをシリアルに前記受信デー
タバッファに書き込むシリアル送受信部とを備え、前記
プロセッサによる前記送信データバッファへのデータの
書き込みと、前記プロセッサによる前記受信データバッ
ファからのデータの読み出しとは、前記プロセッサが動
作する第１の周波数を有する動作クロック信号に同期し
て行われ、前記シリアル送受信部による前記外部装置へ
のデータの送信と、前記シリアル送受信部による前記外
部装置からのデータの受信とは、前記外部装置が出力す
る前記第１の周波数と異なる第２の周波数を有する転送
クロック信号に同期して行われる。

【００１０】前記シリアルインターフェースは、前記送
信データバッファの状態を表す送信バッファフラグレジ
スタと、前記受信データバッファの状態を表す受信バッ
ファフラグレジスタと、前記シリアルインターフェース
の動作を制御するシリアルインターフェース制御部とを
さらに備え、前記プロセッサと前記外部装置は、前記プ
ロセッサから前記外部装置へのデータの転送を行う際に
前記送信バッファフラグレジスタを参照し、前記外部装
置から前記プロセッサへのデータの転送を行う際に前記
受信バッファフラグレジスタを参照してもよい。

【００１１】前記シリアルインターフェースは、複数の
受信データバッファと、複数の受信バッファフラグレジ
スタとを備え、前記複数の受信データバッファの間で、
前記複数の受信バッファフラグレジスタを参照してデー
タの転送が行われてもよい。

【００１２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００１３】（実施形態１）図１は、本発明の実施形態
１のシリアルインターフェース１８０の構成を示す。図
１に示されるように、シリアルインターフェース１８０
はプロセッサ１００と、外部装置１９０とに接続されて
いる。シリアルインターフェース１８０は、プロセッサ
１００と外部装置１９０の間でデータのシリアル転送を
行うために設けられている。シリアルインターフェース
１８０は、通常はプロセッサ１００と同一のチップ上に
設けられる。外部装置１９０はプロセッサ１００のデー
タ入出力の対象であり、例えばＡ／Ｄ変換器、あるいは
プロセッサ１００とは別のプロセッサである。

【００１４】シリアルインターフェース１８０は、送信
データバッファ１１０と、シフトレジスタ１２０と、受
信データバッファ１３０と、送信バッファフラグレジス
タ１４０と、制御部１５０と、受信バッファフラグレジ
スタ１６０と、同期回路１７０、１７２、１７４、１７
６とを備える。上記構成要素のうち、送信データバッフ
ァ１１０と、同期回路１７０、１７２は、プロセッサ１
００の動作クロック信号１０３に同期して動作する。シ
フトレジスタ１２０と、受信データバッファ１３０と、
制御部１５０と、同期回路１７４、１７６は、転送クロ
ック入力信号１９５に同期して動作する。送信バッファ
フラグレジスタ１４０と、受信バッファフラグレジスタ
１６０は、動作クロック信号１０３と、転送クロック入
力信号１９５のいずれにも同期しない。

【００１５】シリアルインターフェース１８０は、送信
データバッファ１１０、シフトレジスタ１２０及び受信
データバッファ１３０をデータの転送に使用する。シリ
アルインターフェース１８０は、送信バッファフラグレ
ジスタ１４０、制御部１５０、受信バッファフラグレジ
スタ１６０及び同期回路１７０、１７２、１７４、１７
６をシリアルインターフェース１８０の制御に使用す
る。以下、シリアルインターフェース１８０の各構成要
素について説明する。

【００１６】送信データバッファ１１０は、プロセッサ
１００から出力されたｎビット（ｎは正の整数）の送信
データを保持する。送信データバッファ１１０へのデー
タの書き込みは送信データ書き込み信号１０２により制
御される。送信データ書き込み信号１０２の値が「１」
のとき、送信データバッファ１１０へのデータの書き込
みが行われる。送信データ書き込み信号１０２の値が
「０」のとき、送信データバッファ１１０へのデータの
書き込みは行われない。送信データバッファ１１０は、
保持するデータを送信データバッファ出力信号１１１と
してシフトレジスタ１２０にパラレルに出力する。

【００１７】シフトレジスタ１２０は、送信データバッ
ファ出力信号１１１によりパラレルに書き込まれ、又は
データ受信信号１９２によりシリアルに入力されたｎビ
ットのデータを保持する。送信データバッファ出力信号
１１１によるシフトレジスタ１２０へのデータの書き込
みは、シフトレジスタ書き込み信号１５１によって制御
される。シフトレジスタ書き込み信号１５１の値が
「１」のとき、シフトレジスタ１２０へのデータの書き
込みが行われる。シフトレジスタ書き込み信号１５１の
値が「０」のとき、シフトレジスタ１２０へのデータの
書き込みは行われない。シフトレジスタ１２０は、シフ
トクロック信号１５２のパルス毎に、保持するデータを
１ビットずつ上位ビットにシフトさせる。シフトレジス
タ１２０の最上位ビットからシフトされた１ビットは、
データ送信信号１９１として出力される。また、データ
受信信号１９２の内容は、シフトレジスタ１２０の最下
位ビットに入力される。シフトレジスタ１２０は、保持
するデータをシフトレジスタ出力信号１２１として受信
データバッファ１３０にパラレルに出力する。

【００１８】受信データバッファ１３０は、シフトレジ
スタ出力信号１２１によりパラレルに書き込まれたｎビ
ットの受信データを保持する。受信データバッファ１３
０へのデータの書き込みは、受信バッファ書き込み信号
１５３によって制御される。受信バッファ書き込み信号
１５３の値が「１」のとき、受信データバッファ１３０
へのデータの書き込みが行われる。受信バッファ書き込
み信号１５３の値が「０」のとき、受信データバッファ
１３０へのデータの書き込みは行われない。受信データ
バッファ１３０は、保持するデータを内部データバス１
３１を介してプロセッサ１００にパラレルに出力する。

【００１９】送信バッファフラグレジスタ１４０は、送
信データバッファ１１０の状態を示す値を保持する。送
信バッファフラグレジスタ１４０の保持する値が「１」
のとき、送信データバッファ１１０には送信すべきデー
タが存在している。送信バッファフラグレジスタ１４０
の保持する値が「０」のとき、送信データバッファ１１
０には送信すべきデータが存在しない。送信バッファフ
ラグレジスタ１４０は、その保持する値を送信バッファ
フラグレジスタ出力信号１４１、１４２として出力す
る。送信バッファフラグレジスタ１４０には、送信デー
タ書き込み信号１０２とシフトレジスタ書き込み信号１
５１とが入力される。送信データ書き込み信号１０２の
値が「１」になることにより、送信バッファフラグレジ
スタ１４０は値「１」にセットされる。シフトレジスタ
書き込み信号１５１の値が「１」になることにより、送
信バッファフラグレジスタ１４０は値「０」にリセット
される。

【００２０】制御部１５０は、シリアルインターフェー
ス１８０におけるデータの転送状態の制御を行う。制御
部１５０は、入力された送信バッファフラグ信号１７５
と、受信バッファフラグ信号１７７と、転送状態制御信
号１９４と、転送クロック入力信号１９５とによって制
御される。制御部１５０は、シフトレジスタ書き込み信
号１５１と、シフトクロック信号１５２と、受信データ
バッファ書き込み信号１５３と、転送状態出力信号１９
３とを出力する。

【００２１】受信バッファフラグレジスタ１６０は、受
信データバッファ１３０の状態を示す値を保持する。受
信バッファフラグレジスタ１６０の保持する値が「１」
のとき、受信データバッファ１３０には受信したデータ
が存在している。受信バッファフラグレジスタ１６０の
保持する値が「０」のとき、受信データバッファ１３０
には受信したデータが存在しない。受信バッファフラグ
レジスタ１６０は、その保持する値を受信バッファフラ
グレジスタ出力信号１６１、１６２として出力する。受
信バッファフラグレジスタ１６０には、受信データ読み
出し信号１０６と、受信データ書き込み信号１５３とが
入力される。受信データ書き込み信号１５３の値が
「１」になることにより、受信バッファフラグレジスタ
１４０は値「１」にセットされる。受信データ読み出し
信号１０６の値が「１」になることにより、受信バッフ
ァフラグレジスタ１６０は値「０」にリセットされる。

【００２２】同期回路１７０、１７２は、それぞれに入
力された信号をプロセッサ１００の動作クロック信号１
０３に同期させて、プロセッサ１００に出力する。同期
回路１７０は、送信バッファフラグレジスタ出力信号１
４１をプロセッサ１００の動作クロック信号１０３に同
期させ、送信バッファフラグ信号１０４として出力す
る。同期回路１７２は、受信バッファフラグレジスタ出
力信号１６２をプロセッサ１００の動作クロック信号１
０３に同期させ、受信バッファフラグ信号１０５として
出力する。

【００２３】同期回路１７４、１７６は、それぞれに入
力された信号を外部装置１９０から入力された転送クロ
ック入力信号１９５に同期させて、制御部１５０に出力
する。同期回路１７４は、送信バッファフラグレジスタ
出力信号１４２を転送クロック信号１９５に同期させ、
送信バッファフラグ信号１７５として制御部１５０に出
力する。同期回路１７６は、受信バッファフラグレジス
タ出力信号１６１を転送クロック入力信号１９５に同期
させ、受信バッファフラグ信号１７７として制御部１５
０に出力する。

【００２４】プロセッサ１００と、外部装置１９０と
は、それぞれいくつかの信号をシリアルインターフェー
ス１８０に対して入出力する。プロセッサ１００は、内
部データバス１０１を介してデータを送信し、内部デー
タバス１３１を介してデータを受信する。また、プロセ
ッサ１００は、送信データ書き込み信号１０２と、動作
クロック信号１０３と、受信データ読み出し信号１０６
とを出力する。さらに、プロセッサ１００は、送信バッ
ファフラグ信号１０４と、受信バッファフラグ信号１０
５とを入力する。外部装置１９０は、データ受信信号１
９２、転送状態制御信号１９４と、転送クロック入力信
号１９５とを出力する。さらに、外部装置１９０は、デ
ータ送信信号１９１と、転送状態出力信号１９３とを入
力する。

【００２５】次に、図１を参照して、シリアルインター
フェース１８０の動作をプロセッサ１００から外部装置
１９０へのデータ送信の場合と、プロセッサ１００によ
る外部装置１９０からのデータ受信の場合とに分けて説
明する。

【００２６】（データ送信）プロセッサ１００から外部
装置１９０へデータを送信する場合の送信データの流れ
は以下の通りである。まず、プロセッサ１００が内部デ
ータバス１０１により、送信データバッファ１１０にｎ
ビットのデータをパラレルに書き込む。次に、シリアル
インターフェース１８０が、送信データバッファ１１０
に書き込まれたｎビットのデータをシフトレジスタ１２
０にパラレルに書き込む。さらに、シリアルインターフ
ェース１８０が、シフトレジスタ１２０に保持されたデ
ータを転送クロック１５２に同期してシフトさせる。シ
フトレジスタ１２０においてシフトされたデータは、デ
ータ送信信号１９１として外部装置１９０に１ビットず
つシリアルに送信される。

【００２７】以下、プロセッサ１００から外部装置１９
０へのデータ送信の場合のシリアルインターフェース１
８０の動作をさらに詳細に説明する。

【００２８】プロセッサ１００は、送信バッファフラグ
信号１０４の値が「１」になると、データの送信を開始
する。プロセッサ１００は内部データバス１０１によ
り、送信データを送信データバッファ１１０に出力す
る。プロセッサ１００は、内部データバス１０１上の送
信データが送信データバッファ１１０に書き込まれるよ
うに、送信データ書き込み信号１０２の値を「１」にす
る。送信データ書き込み信号１０２の値が「１」になる
と、内部データバス１０１上の送信データが送信データ
バッファ１１０に書き込まれる。ここで、プロセッサ１
００から外部装置１９０へのデータ送信の開始時には、
送信データバッファ１１０にはデータが書き込まれてい
なかったものとする。

【００２９】送信データ書き込み信号１０２の値が
「１」になると、送信バッファフラグレジスタ１４０の
保持する値は「０」となる。その結果、送信バッファフ
ラグレジスタ出力信号１４１の値は「０」となり、プロ
セッサ１００の動作クロックの１サイクル後に同期回路
１７０の出力する送信バッファフラグ信号１０４の値も
「０」となる。そのため、プロセッサ１００は、送信デ
ータ書き込み信号１０２の値を「１」とした１サイクル
後にデータの送信を中断し、送信データ書き込み信号１
０２の値を「０」とする。

【００３０】送信データバッファ１１０は、プロセッサ
１００により書き込まれたデータを送信データバッファ
出力信号１１１としてシフトレジスタ１２０に出力す
る。送信データバッファ出力信号１１１の内容は、シフ
トレジスタ書き込み信号１５１の値が「１」であれば、
シフトレジスタ１２０に書き込まれる。

【００３１】シリアルインターフェース１８０から外部
装置１９０へのデータ送信の可否は、外部装置１９０が
出力する転送状態制御信号１９４によって決定される。
制御部１５０は、転送状態制御信号１９４の値が「１」
であれば転送クロック入力信号１９５の立ち下がりに同
期してシフトレジスタ書き込み信号１５１の値を「１」
とする。シフトレジスタ書き込み信号１５１の値が
「１」であると、転送クロック入力信号１９５の立ち上
がりにおいて、送信データバッファ出力信号１１１の内
容がシフトレジスタ１２０に書き込まれる。シフトレジ
スタ書き込み信号１５１の値は、転送クロック入力信号
１９５の次の立ち下がりにおいて「０」に戻る。

【００３２】シフトレジスタ１２０は、シフトクロック
信号１５２に従ってデータ送信信号１９１を出力する。
ここで、制御部１５０は、外部装置１９０から入力され
る転送状態制御信号１９４の値が「１」であれば転送ク
ロック入力信号１９５をそのままシフトクロック信号１
５２として出力する。制御部１５０は、転送状態制御信
号１９４の値が「０」であればシフトクロック信号１５
２の値を「０」のままとする。従って、外部装置１９０
が転送状態制御信号１９４の値を「１」としてデータ送
信を許可すると、シフトクロック信号１５２として転送
クロックがシフトレジスタ１２０に与えられ、データ送
信信号１９１によるデータのシリアル送信が開始され
る。

【００３３】シフトクロック信号１５２としてｎ回のク
ロックパルスが与えられることにより、シフトレジスタ
１２０に保持されたｎビットのデータの外部装置１９０
への送信は完了する。制御部１５０は、ｎ回目のシフト
クロック信号１５２の立ち下がり以降に送信バッファフ
ラグ信号１７５の値が「０」になると転送状態出力信号
１９３の値を「０」にする。

【００３４】外部装置１９０は、データ送信を許可する
際に、転送状態出力信号１９３を参照する。外部装置１
９０は、転送状態出力信号１９３の値が「１」である場
合に送信データの受信が可能であれば、転送状態制御信
号１９４の値を「１」とする。外部装置１９０は、転送
状態出力信号１９３の値が「０」であれば、送信データ
の受信の可否に関わらず、転送状態制御信号１９４の値
を「０」とする。

【００３５】上述したように、送信データ書き込み信号
１０２の値が「１」にされることにより、送信バッファ
フラグ１４０の保持する値が「０」にリセットされてい
る。そのため、転送クロックの１サイクル後には、送信
バッファフラグ信号１７５の値は「０」となる。送信バ
ッファフラグ信号１７５の値が「０」である状態におい
て、制御部１５０は転送クロック１９４の立ち下がりを
検出すると、転送状態出力信号１９３の値を「１」にす
る。転送状態出力信号１９３の値が「１」に変化する
と、外部装置１９０によるデータ受信が可能になり次
第、外部装置１９０は転送状態制御信号１９４の値を
「１」に変更する。

【００３６】プロセッサ１００は、シフトレジスタ１２
０から外部装置１９０へのデータの送信が行われている
間でも、送信バッファフラグ信号１０３の値が「１」で
あれば、上述した方法により送信データを送信データバ
ッファ１１０に書き込む。

【００３７】以上のように、シリアルインターフェース
１８０を介してプロセッサ１００から外部装置１９０へ
のデータの送信が行われる。

【００３８】（データ受信）プロセッサ１００が外部装
置１９０から出力されたデータを受信する場合の受信デ
ータの流れは以下の通りである。まず、外部装置１９０
がデータ受信信号１９２により、シフトレジスタ１２０
にｎビットのデータをシリアルに書き込む。次に、シリ
アルインターフェース１８０が、シフトレジスタ１２０
に書き込まれたｎビットのデータを受信データバッファ
１３０にパラレルに書き込む。さらに、プロセッサ１０
０が、受信データバッファ１３０に書き込まれたｎビッ
トのデータを内部データバス１３１を介してパラレルに
受信する。

【００３９】以下、プロセッサ１００による外部装置１
９０からのデータ受信の場合のシリアルインターフェー
ス１８０の動作をさらに詳細に説明する。

【００４０】外部装置１９０は、転送状態出力信号１９
３の値が「１」である状態において、受信データの送信
が可能になると、転送状態制御信号１９４の値を「１」
とする。転送状態制御信号１９４の値が「１」になる
と、上述したようにシフトクロック信号１５２に転送ク
ロック入力信号１９５がそのまま出力される。外部装置
１９０が転送クロック入力信号１９５に同期した受信デ
ータ信号１９２を出力すると、受信データ信号１９２の
内容が１ビットずつシフトレジスタ１２０に書き込まれ
る。これは、シフトクロック信号１５２の立ち下がりの
タイミングに、受信データ信号１９２の内容がシフトレ
ジスタ１２０の最下位ビットにラッチされることにより
行われる。

【００４１】シフトクロック信号１５２としてｎ回のク
ロックパルスが与えられることにより、外部装置１９０
からシフトレジスタ１２０へのｎビットの受信データの
転送は完了する。制御部１５０は、ｎ回目のシフトクロ
ック信号１５２の立ち下がり以降に受信バッファフラグ
信号１７７の値が「０」であると受信データ書き込み信
号１５３の値を「１」にする。受信データ書き込み信号
１５３の値が「１」になると、シフトレジスタ１２０に
書き込まれた受信データが、シフトレジスタ出力信号１
２１により受信データバッファ１３０に書き込まれる。

【００４２】受信データ書き込み信号１５３の値が
「１」になると、受信バッファフラグレジスタ１６０の
保持する値は「１」となる。その結果、受信バッファフ
ラグレジスタ出力信号１６２の値は「１」となり、プロ
セッサ１００の動作クロックの１サイクル後に受信バッ
ファフラグ信号１０５の値が「１」となる。

【００４３】受信バッファフラグ信号１０５の値が
「１」になると、プロセッサ１００は内部データバス１
３１を介して受信データバッファ１３０に書き込まれた
ｎビットの受信データを読み出す。プロセッサ１００
は、受信データの読み出しが完了すると、受信データ読
み出し信号１０６の値を「１」とする。受信データ読み
出し信号１０６の値が「１」になると、受信バッファフ
ラグレジスタ１６０の保持する値が「０」にリセットさ
れる。これにより、受信バッファフラグ信号１７７の値
が転送クロックの１サイクル後に「０」となり、上述し
たシフトレジスタ１２０から受信データバッファ１３０
への受信データの転送が行われる。

【００４４】プロセッサ１００が受信データバッファ１
３０から受信データの読み出しを行っている間において
も、外部装置１９０からシフトレジスタ１２０への受信
データの書き込みは行われる。外部装置１９０がデータ
受信信号１９２により受信データを出力する場合の条件
は、上述したように転送状態出力信号１９３の値が
「１」であり、外部装置１９０による受信データの送信
が可能であることである。

【００４５】以上のように、シリアルインターフェース
１８０を介してプロセッサ１００による外部装置１９０
からのデータの受信が行われる。

【００４６】図２は、本発明によるシリアルインターフ
ェース１８０における各信号のタイミングチャートを示
す。

【００４７】上述したように、データの送受信が可能に
なると、転送状態出力信号１９３の値が「１」になり、
シフトレジスタ書き込み信号１５１の値が「１」に変化
する。転送状態出力信号１９３の値が「１」になると、
外部装置１９０は転送状態制御信号１９４の値を「１」
とする。転送状態制御信号１９４の値が「１」になる
と、外部装置１９０とシフトレジスタ１２０との間のデ
ータの送受信が転送クロック入力信号１９５に同期して
データ送信信号１９１又はデータ受信信号１９２により
行われる。転送クロック入力信号１９５の最初の立ち上
がりで送信データバッファ１１０の内容をシフトレジス
タ１２０にライトする。

【００４８】送信バッファフラグレジスタ１４０の値
は、シフトレジスタ書き込み信号１５１の値が「１」の
区間の転送クロック入力信号１９５の立ち上がりに同期
して「１」になり、送信データ書き込み信号１０２に同
期して「０」になる。受信バッファフラグレジスタ１６
０の値は、受信データ書き込み信号１５３に同期して
「１」になり、受信データ読み出し信号１０６に同期し
て「０」になる。

【００４９】送信バッファフラグ信号１０４は、送信バ
ッファフラグレジスタ１４０の出力信号１４１を動作ク
ロック信号１０３に同期させた信号、送信バッファフラ
グ信号１７５は、送信バッファフラグレジスタ１４０の
出力信号１４２を転送クロック入力信号１９５に同期さ
せた信号、受信バッファフラグ信号１０５は、受信バッ
ファフラグレジスタ１６０の出力信号１６２を動作クロ
ック信号１０３に同期させた信号、受信バッファフラグ
信号１７７は、受信バッファフラグレジスタ１６０の出
力信号１６１を転送クロック入力信号１９５に同期させ
た信号である。

【００５０】（実施形態２）図３は、本発明の実施形態
２のシリアルインターフェース１８０’の構成を示す。
シリアルインターフェース１８０’の構成は、受信デー
タバッファおよび受信バッファフラグレジスタを２重に
したこと以外、実施形態１のシリアルインターフェース
１８０の構成と同様である。

【００５１】シリアルインターフェース１８０’は、シ
リアルインターフェース１８０の構成要素のほか、受信
データバッファ１３５と、受信バッファフラグレジスタ
１６５とを備える。受信データバッファ１３５は、受信
データバッファ１３０から書き込まれたデータを保持す
る。プロセッサ１００は、受信データバッファ１３５か
ら受信データを読み出す。受信バッファフラグ１６５
は、受信データバッファ１３５の状態を示す値を保持す
る。受信データバッファ１３５と、受信バッファフラグ
レジスタ１６５は、プロセッサ１００の動作クロックに
同期して動作する。

【００５２】プロセッサ１００から外部装置１９０にデ
ータを送信する場合のシリアルインターフェース１８
０’の動作は、実施形態１のシリアルインターフェース
１８０の動作と同様であるため説明を省略する。

【００５３】プロセッサ１００が外部装置１９０から出
力されたデータを受信する場合の受信データの流れは以
下の通りである。まず、外部装置１９０がデータ受信信
号１９２により、シフトレジスタ１２０にｎビットのデ
ータをシリアルに書き込む。次に、シリアルインターフ
ェース１８０’が、シフトレジスタ１２０に書き込まれ
たｎビットのデータを受信データバッファ１３０にパラ
レルに書き込む。次に、シリアルインターフェース１８
０’が、受信データバッファ１３０に書き込まれたｎビ
ットのデータを受信データバッファ１３５にパラレルに
書き込む。さらに、プロセッサ１００が、受信データバ
ッファ１３５に書き込まれたｎビットのデータを内部デ
ータバス１３６を介してパラレルに受信する。

【００５４】プロセッサ１００による外部装置１９０か
らのデータ受信の場合のシリアルインターフェース１８
０’の動作は、受信データが受信データバッファ１３０
に書き込まれる時点までは実施形態１のシリアルインタ
ーフェース１８０と同様である。以下、受信データバッ
ファ１３０に書き込まれた受信データがプロセッサによ
って受信されるまでのシリアルインターフェース１８
０’の動作について説明する。

【００５５】受信データバッファ１３０への受信データ
の書き込みのため、受信データ書き込み信号１５３の値
が「１」になると、受信バッファフラグレジスタ１６０
の保持する値は「１」となる。その結果、受信バッファ
フラグレジスタ出力信号１６２の値は「１」となり、プ
ロセッサ１００の動作クロックの１サイクル後に受信バ
ッファ書き込み信号１７３の値が「１」となる。これに
より、受信データバッファ１３０が保持する受信データ
が受信データバッファ１３５に書き込まれる。

【００５６】受信バッファ書き込み信号１７３の値が
「１」になると、受信データバッファフラグレジスタ１
６５の保持する値が「１」にセットされる。その結果、
受信バッファフラグレジスタ出力信号１６６の値が
「１」となり、同時に受信バッファフラグ信号１０５の
値が「１」となる。受信バッファフラグレジスタ出力信
号１６６の値が「１」になることにより、受信バッファ
フラグレジスタ１６０の値は「０」にリセットされる。
これにより、受信データバッファ１３０への書き込みの
禁止が、転送クロックの１サイクル後に受信バッファフ
ラグ信号１６１の値が「０」になることにより制御部１
５０に通知される。一方、プロセッサ１００は、受信バ
ッファフラグ信号１０５の値が「１」になると、受信デ
ータバッファ１３５からの受信データの読み出しを行
う。

【００５７】プロセッサ１００が受信データバッファ１
３５から受信データの読み出しを行っている間において
も、外部装置１９０からシフトレジスタ１２０への受信
データの書き込みは行われる点は、実施形態１と同様で
ある。

【００５８】以上のように、シリアルインターフェース
１８０’を介してプロセッサ１００による外部装置１９
０からのデータの受信が行われる。

【００５９】

【発明の効果】本発明によるシリアルインターフェース
においては、プロセッサによるデータの読み書きはプロ
セッサの動作クロック信号に同期して行われ、外部装置
によるデータの読み書きは外部装置の転送クロック信号
に同期して行われる。これにより、外部装置のデータ転
送クロック周波数がプロセッサの動作クロック周波数よ
り高い場合であっても、転送データの取りこぼしを防ぐ
とともに、外部装置のデータ転送クロック周波数におけ
るデータの送受信を行うことが可能となる。その結果、
外部装置のデータ転送クロック周波数を、プロセッサの
動作クロック周波数に関係なく設定することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１のシリアルインターフェー
スの構成を示す図である。

【図２】本発明によるシリアルインターフェースにおけ
る各信号のタイミングチャートを示す図である。

【図３】本発明の実施形態２のシリアルインターフェー
スの構成を示す図である。

【符号の説明】

１００ プロセッサ １１０ 送信データバッファ １２０ シフトレジスタ １３０、１３５ 受信データバッファ １４０ 送信バッファフラグレジスタ １５０ 制御部 １６０、１６５ 受信バッファフラグレジスタ １７０、１７２、１７４、１７６ 同期回路 １８０、１８０’ シリアルインターフェース １９０ 外部装置

Claims (3)

【特許請求の範囲】
1. 【請求項１】 プロセッサと外部装置との間においてデ
   ータの転送を行うシリアルインターフェースであって、 前記プロセッサが書き込むデータを保持する送信データ
   バッファと、 前記プロセッサが読み出すデータを保持する受信データ
   バッファと、 前記送信データバッファの保持するデータをシリアルに
   外部装置に送信し、前記外部装置から受信したデータを
   シリアルに前記受信データバッファに書き込むシリアル
   送受信部と、 を備え、 前記プロセッサによる前記送信データバッファへのデー
   タの書き込みと、前記プロセッサによる前記受信データ
   バッファからのデータの読み出しとは、前記プロセッサ
   が動作する第１の周波数を有する動作クロック信号に同
   期して行われ、 前記シリアル送受信部による前記外部装置へのデータの
   送信と、前記シリアル送受信部による前記外部装置から
   のデータの受信とは、前記外部装置が出力する前記第１
   の周波数と異なる第２の周波数を有する転送クロック信
   号に同期して行われる、 シリアルインターフェース。
2. 【請求項２】 前記シリアルインターフェースは、 前記送信データバッファの状態を表す送信バッファフラ
   グレジスタと、 前記受信データバッファの状態を表す受信バッファフラ
   グレジスタと、 前記シリアルインターフェースの動作を制御するシリア
   ルインターフェース制御部と、 をさらに備え、 前記プロセッサと前記外部装置は、前記プロセッサから
   前記外部装置へのデータの転送を行う際に前記送信バッ
   ファフラグレジスタを参照し、前記外部装置から前記プ
   ロセッサへのデータの転送を行う際に前記受信バッファ
   フラグレジスタを参照する、 請求項１に記載のシリアルインターフェース。
3. 【請求項３】 前記シリアルインターフェースは、 複数の受信データバッファと、 複数の受信バッファフラグレジスタと、 を備え、 前記複数の受信データバッファの間で、前記複数の受信
   バッファフラグレジスタを参照してデータの転送が行わ
   れる、 請求項２に記載のシリアルインターフェース。