JP2003157228A - データ転送回路 - Google Patents

データ転送回路

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JP2003157228A
JP2003157228A JP2001355289A JP2001355289A JP2003157228A JP 2003157228 A JP2003157228 A JP 2003157228A JP 2001355289 A JP2001355289 A JP 2001355289A JP 2001355289 A JP2001355289 A JP 2001355289A JP 2003157228 A JP2003157228 A JP 2003157228A
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buffer
clock cycle
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Shigetoshi Wakayama
繁俊 若山
Hiroshi Okano
廣 岡野
Yoshio Hirose
佳生 広瀬
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Fujitsu Ltd
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Fujitsu Ltd
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    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor

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  • Synchronisation In Digital Transmission Systems (AREA)
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Abstract

(57)【要約】 【課題】本発明は、動作周波数の異なる領域の間でのデ
ータ受け渡しを行う場合に、データ受け渡しの遅延を削
減することを目的とする。 【解決手段】データ転送回路は、第１のクロックサイク
ルで動作する第１のバッファと、第２のクロックサイク
ルで動作する複数の第２のバッファと、第１のクロック
サイクルでデータを受け取り第１のバッファ或いは第２
のバッファにデータを選択的に供給するセレクタ回路を
含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にデータ転送
回路に関し、詳しくは異なるクロック周波数の領域間で
データ転送を行うデータ転送回路に関する。
【０００２】
【従来の技術】ＬＳＩ内部の動作速度が高速化するに伴
って、ＬＳＩの内部とＬＳＩの外部とで動作周波数の差
が大きくなり、動作周波数の異なる領域間でデータの受
け渡しを行う動作シーケンス回路が不可欠になってきて
いる。また従来ソフトウエアにより実現されていた複雑
な処理を処理速度向上のためにハードウエアで実現する
ような場合にも、機能の異なる複数のＬＳＩを接続して
動作させる必要があり、動作周波数の異なる領域間でデ
ータ受け渡しを行う動作シーケンス回路が必要となる。
【０００３】１つの速いクロック領域と複数の遅いクロ
ック領域との間でのデータ転送を考える。図１及び図２
は、１つの速いクロック領域と複数の遅いクロック領域
との間での動作シーケンス回路を示す図である。
【０００４】速いクロック領域から遅いクロック領域に
データ転送する場合（図１）には、遅いクロックで動作
するフリップフロップでデータを受け取り、その後、セ
レクタで転送先を選択して遅いクロック領域にデータを
送出する。また遅いクロック領域から速いクロック領域
にデータ転送する場合（図２）には、遅いクロックのデ
ータ転送元をセレクタで選択し、速いクロックで動作す
るフリップフロップでデータを受け取り、速いクロック
領域にデータを送出する。
【０００５】図３に、異なる周波数領域間でデータ受け
渡しを行う動作シーケンス回路のインターフェース信号
を示す。クロック周期ｔＣＬＫ１である領域Ｒ１Ａと、
クロック周期ｔＣＬＫである２つの領域Ｒ２Ａ及びＲ２
Ｂとの間で、データ転送を行う。領域Ｒ１Ａからの入力
信号及び領域Ｒ１Ａへの出力信号は、それぞれＩＮ＿１
Ａ及びＯＵＴ＿１Ａである。領域Ｒ２Ａからの入力信号
及び領域Ｒ２Ａへの出力信号は、それぞれＩＮ＿２Ａ及
びＯＵＴ＿２Ａである。領域Ｒ２Ｂからの入力信号及び
領域Ｒ２Ｂへの出力信号は、それぞれＩＮ＿２Ｂ及びＯ
ＵＴ＿２Ｂである。
【０００６】ここで、ｔＣＬＫ１≦ｔＣＬＫ２である。
以下において、説明の便宜上、ｔＣＬＫ１：ｔＣＬＫ２
が１：２である場合について説明する。
【０００７】
【発明が解決しようとする課題】図４は、図１の場合の
データ受け渡しのタイムチャートである。これは、速い
クロックの領域から遅いクロックの領域にデータを受け
渡す場合に相当する。
【０００８】クロック周期ｔＣＬＫ１である領域Ｒ１Ａ
からクロック周期ｔＣＬＫ２である領域Ｒ２ＡとＲ２Ｂ
とに、データを１つずつ送る場合、Ｒ１Ａはｔ１でｄａ
ｔａ１を発行し、ｔ３でｄａｔａ２を発行する。Ｒ２Ａ
はｔ４でｄａｔａ１を受信し、Ｒ２Ｂはｔ６でｄａｔａ
２を受信する。ＩＮ＿１Ａでは遅い周波数に合わせてデ
ータを転送する必要があるので、ｄａｔａ１とｄａｔａ
２の間を１サイクルあける必要がある。
【０００９】図５は、図２の場合のデータ受け渡しのタ
イムチャートである。これは、遅いクロックの領域から
速いクロックの領域にデータを受け渡す場合に相当す
る。
【００１０】クロック周期ｔＣＬＫ２である領域Ｒ２Ａ
と領域Ｒ２Ｂとからクロック周期ｔＣＬＫ１である領域
Ｒ１Ａに、データを１つずつ送る場合、Ｒ２Ａはｔ１で
ｄａｔａ１を発行し、Ｒ２Ｂはｔ３でｄａｔａ２を発行
する。Ｒ１Ａはｔ４でｄａｔａ１を受信し、ｔ６でｄａ
ｔａ２を受信する。ＯＵＴ＿１Ａでは遅い周波数にあわ
せてデータを受け取ることになるため、ｄａｔａ１とｄ
ａｔａ２の間が１サイクルあいてしまう。
【００１１】本発明は、動作周波数の異なる領域の間で
のデータ受け渡しを行う場合に、データ受け渡しの遅延
を削減することを目的とする。
【００１２】
【課題を解決するための手段】本発明によるデータ転送
回路は、第１のクロックサイクルで動作する第１のバッ
ファと、第２のクロックサイクルで動作する複数の第２
のバッファと、第１のクロックサイクルでデータを受け
取り該第１のバッファ或いは該第２のバッファに該デー
タを選択的に供給するセレクタ回路を含むことを特徴と
する。
【００１３】上記データ転送回路において、該第１のク
ロックサイクルは該第２のクロックサイクルよりも短
く、該第２のクロックサイクルに同期して該第１のバッ
ファのデータを該第２のバッファに転送し、該複数の第
２のバッファから該第２のクロックサイクルでデータを
同時に出力する。
【００１４】上記データ転送回路によれば、速いクロッ
クから遅いクロックへデータを転送する場合、セレクタ
で入力信号の分配先を選択し、第１のバッファ或いは第
２のバッファにデータを転送する。ここで第１のバッフ
ァは速いクロック信号で動作し、第２のバッファは遅い
クロック信号で動作する。第２のバッファに格納された
データは、遅いクロック領域にそのまま出力される。第
１のバッファに格納されたデータは、第２のバッファに
一旦格納された後、遅いクロック領域に出力される。こ
のようにして、速いクロックから遅いクロックへデータ
を転送する場合、第１のバッファを利用して速いクロッ
ク動作で入力信号を複数個入力し、複数の第２のバッフ
ァに複数の入力信号を格納し、複数の第２のバッファに
格納される複数の信号を、遅いクロック動作で異なる出
力先へ同時に送信することが出来る。
【００１５】また本発明によるデータ転送回路は、複数
のデータ転送元から第１のクロックサイクルでそれぞれ
データを受け取る複数のバッファと、該複数のバッファ
を第２のクロックサイクルで順次選択することにより、
選択されたバッファのデータを該第２のクロックサイク
ルでデータ転送先に順次出力するセレクタ回路を含むこ
とを特徴とする。
【００１６】上記データ転送回路によれば、遅いクロッ
クから速いクロックへデータを転送する場合、遅いクロ
ック動作で入力信号を複数のバッファに格納し、これら
複数の信号をセレクタで順次選択して、速いクロック動
作で出力先へ送信することが出来る。
【００１７】従来技術では遅いクロック領域のサイクル
に合わせたデータ転送しか出来なかったが、本発明によ
れば、速いクロック領域のサイクルに合わせたサイクル
でデータ転送を実行することが可能となる。
【００１８】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
【００１９】図６は、速いクロック領域から複数の遅い
クロック領域にデータ転送する場合の本発明の原理を説
明するための図である。
【００２０】図６に示されるように、動作周波数の異な
る領域の間でのデータ受け渡し動作シーケンス回路は、
セレクタ１０、複数のバッファ１１、１つ又は複数のク
ロック比吸収用バッファ１２、及びセレクタ１３を含
む。速いクロックから遅いクロックへデータを転送する
場合、セレクタ１０で入力信号の分配先を選択し、通常
のバッファ１１或いはクロック比吸収用バッファ１２に
データを転送する。ここで通常のバッファ１１は遅いク
ロック信号で動作し、クロック比吸収用バッファ１２は
速いクロック信号で動作する。通常のバッファ１１に格
納されたデータは、遅いクロック領域にそのまま出力さ
れる。クロック比吸収用バッファ１２に格納されたデー
タは、通常のバッファ１１に一旦格納された後、遅いク
ロック領域に出力される。
【００２１】このようにして、速いクロックから遅いク
ロックへデータを転送する場合、クロック比吸収用バッ
ファ１２を利用して速いクロック動作で入力信号を複数
個入力し、複数のバッファ１１に複数の入力信号を格納
し、複数のバッファ１１に格納される複数の信号を、セ
レクタ１３を介して遅いクロック動作で異なる出力先へ
同時に送信することが出来る。
【００２２】図７は、複数の遅いクロック領域から速い
クロック領域にデータ転送する場合の本発明の原理を説
明するための図である。
【００２３】図７に示されるように、動作周波数の異な
る領域の間でのデータ受け渡し動作シーケンス回路は、
セレクタ２０、１つ又は複数のバッファ２１、１つ又は
複数のクロック比吸収用バッファ２２、及びセレクタ２
３を含む。遅いクロックから速いクロックへデータを転
送する場合、セレクタ２０で入力信号の分配先を選択
し、通常のバッファ２１或いはクロック比吸収用バッフ
ァ２２にデータを転送する。ここで通常のバッファ２１
及びクロック比吸収用バッファ２２は、遅いクロック信
号で動作する。通常のバッファ２１及びクロック比吸収
用バッファ２２に格納されたデータは、セレクタ２３で
順次選択されて、速いクロック領域に出力される。
【００２４】このようにして、遅いクロックから速いク
ロックへデータを転送する場合、クロック比吸収用バッ
ファ２２を利用して、遅いクロック動作で入力信号を通
常のバッファ２１及びクロック比吸収用バッファ１２に
格納し、これら複数の信号をセレクタ２３で順次選択し
て、速いクロック動作で出力先へ送信することが出来
る。
【００２５】本発明は、従来例と大きく異なる。従来例
では、遅いクロック領域のサイクルに合わせたデータ転
送しか出来ない。しかし本発明では、クロック比吸収用
バッファを使用することで、速いクロック領域のサイク
ルに合わせたサイクルでデータ転送を実行することが出
来る。
【００２６】図８は、速いクロック領域から遅いクロッ
ク領域にデータ転送する場合の本発明の第１実施例の構
成図である。図９は、遅いクロック領域から速いクロッ
ク領域にデータ転送する場合の本発明の第１実施例の構
成図である。
【００２７】図８において、セレクタ１０は、ＡＮＤ回
路１０ａ及び１０ｂを含み、信号ＣＯＵＮＴ１に従っ
て、入力信号を通常のバッファ１１或いはクロック比吸
収用バッファ１２に分配する。また図９において、セレ
クタ２３は、ＡＮＤ回路２３ａ及び２３ｂを含み、信号
ＣＯＵＮＴ１に従って、通常のバッファ２１或いはクロ
ック比吸収用バッファ２２から出力信号を選択して出力
する。
【００２８】図１０は、信号ＣＯＵＮＴ１と各クロック
信号との関係を示すタイミング図である。
【００２９】バッファの入出力信号を選択するために、
クロックカウント信号ＣＯＵＮＴ１が用いられる。クロ
ックカウント信号ＣＯＵＮＴ１は、周波数が速いクロッ
ク（図１０ではＣＬＫ１）の1サイクルごとに値を1ずつ
減らす。周波数が速いクロックと周波数が遅いクロック
（図１０ではＣＬＫ２）の立ち上りエッジが一致するタ
イミングで、クロックカウント信号ＣＯＵＮＴ１の値は
ゼロになる。
【００３０】ｔＣＬＫ１：ｔＣＬＫ２が１：２である場
合を例に取り、以下に具体的な動作を説明する。速いク
ロックから遅いクロックヘデータを転送する構成のセレ
クタ１０においては、クロックカウント信号ＣＯＵＮＴ
１がゼロの場合にＡＮＤ回路１０ａが導通し、クロック
カウント信号ＣＯＵＮＴ１が１の場合にＡＮＤ回路１０
ｂが導通する。ＣＯＵＮＴ１の値がゼロの場合には、通
常のバッファ１１で入力信号を受けて、次のサイクルで
遅いクロックの領域に出力する。ＣＯＵＮＴ１の値が1
の場合には、クロック比吸収用バッファ１２で入力信号
を受けて、次のサイクルで通常のバッファ１１に転送
し、更に次のサイクルで遅いクロックの領域に出力す
る。
【００３１】遅いクロックから速いクロックヘデータを
転送する構成のセレクタ２３においては、クロックカウ
ント信号ＣＯＵＮＴ１がゼロの場合にＡＮＤ回路２３ａ
が導通し、クロックカウント信号ＣＯＵＮＴ１が１の場
合にＡＮＤ回路２３ｂが導通する。ＣＯＵＮＴ１の値が
ゼロの場合には、通常のバッファ２１のデータを速いク
ロック領域に出力します。ＣＯＵＮＴ１の値が1の場合
には、クロック比吸収用バッファ２２のデータを速いク
ロックの領域に出力する。
【００３２】図１１は、速いクロックの領域から遅いク
ロックの領域にデータを受け渡す場合の動作を示すタイ
ムチャートである。
【００３３】クロック周期ｔＣＬＫ１である領域Ｒ１Ａ
からクロック周期ｔＣＬＫ２である領域Ｒ２ＡとＲ２Ｂ
とに、データを１つずつ送る場合、Ｒ１Ａはｔ１でｄａ
ｔａ１を発行し、ｔ２でｄａｔａ２を発行する。Ｒ２Ａ
はｔ５でｄａｔａ１を受信し、Ｒ２Ｂはｔ５でｄａｔａ
２を受信する。ＩＮ＿１Ａでは遅い周波数に合わせてデ
ータを転送する必要がないので、ｄａｔａ１とｄａｔａ
２を連続して転送することが出来る。
【００３４】図１２は、遅いクロックの領域から速いク
ロックの領域にデータを受け渡す場合の動作を示すタイ
ムチャートである。クロック周期ｔＣＬＫ２である領域
Ｒ２Ａと領域Ｒ２Ｂとからクロック周期ｔＣＬＫ１であ
る領域Ｒ１Ａに、データを１つずつ送る場合、Ｒ２Ａは
ｔ１でｄａｔａ１を発行し、Ｒ２Ｂはｔ１でｄａｔａ２
を発行する。Ｒ１Ａはｔ４でｄａｔａ１を受信し、更に
ｔ５でｄａｔａ２を受信する。ＯＵＴ＿１Ａでは遅い周
波数にあわせてデータを転送する必要がないので、ｄａ
ｔａ１とｄａｔａ２を連続で転送することが出来る。
【００３５】図１３は、本発明の第２実施例の全体構成
を示す図である。
【００３６】図１３の構成は、データ転送回路３０及び
３１、及びリクエスト調停回路４０を含む。ここでデー
タ転送回路３０及び３１は、それぞれ図６及び図７の構
成に対応し、速いクロック領域から遅いクロック領域へ
のデータ転送及び遅いクロック領域から速いクロック領
域へのデータ転送を実行する図１３に示されるように、
リクエスト調停回路４０は、速いクロック領域から遅い
クロック領域へのデータ転送要求、或いは遅いクロック
領域から速いクロック領域へのデータ転送要求を受け取
る。何れかの要求が入力されると、リクエスト調停回路
４０は、リクエスト内容に応じて、データ転送回路３０
或いはデータ転送回路３１にデータ転送許可信号を出
す。
【００３７】図１４は、データ転送許可信号をデータ転
送回路３０に発行した場合を説明する図である。
【００３８】図１４において、データ転送回路３０は、
図８に示されるデータ転送回路部分に加えて、データ制
御部５１及び５２を含む。データ制御部５１及び５２
は、出力別に設けられ、各々は複数のステートマシンＡ
Ｑ０、ＡＱ１、ＡＱ２、及びＡＱ３或いはＢＱ０、ＢＱ
１、ＢＱ２、及びＢＱ３を含む。従って、先行のリクエ
ストが完了する前に、後続のリクエストを受け付けるこ
とができる。
【００３９】図１５は、ステートマシンの状態遷移を示
す図である。データ転送許可信号を受け取ると、アイド
ル状態から状態遷移が起こり、“発信待ち”状態にな
る。その後、データ制御部５１及び５２間で調停をおこ
ない、データ発信許可信号を速いクロック領域に送る。
このときステートマシンは、“データ転送中”状態にな
る。その後、データが速いクロック領域から送られてく
る。図８で説明したように、クロックカウント信号ＣＯ
ＵＮＴ１に応じて、通常のバッファ１１或いはクロック
比吸収用バッファ１２でデータを受けて、適当なタイミ
ングで遅いクロックの領域に出力する。
【００４０】図１６は、データ転送許可信号をデータ転
送回路３０に発行した場合を説明する図である。
【００４１】図１６において、データ転送回路３１は、
図９に示されるデータ転送回路部分に加えて、データ制
御部６１及び６２を含む。データ制御部６１及び６２
は、入力別に設けられ、各々は複数のステートマシンを
含む。従って、先行のリクエストが完了する前に、後続
のリクエストを受け付けることができる。
【００４２】図１７は、ステートマシンの状態遷移を示
す図である。このデータ転送回路は、ＢＵＳＹ信号を用
いて、データ発信許可を決めている。即ち、遅いクロッ
ク領域からのデータが発行されたときに、ＢＵＳＹ信号
がアサートされていれば、先にデータ発行が行われて処
理中であることになる。また、遅いクロック領域からの
データが発行されたときに、ＢＵＳＹ信号がネゲートさ
れていれば、データ発行が行われていないことになる。
アイドル状態にあるステートマシンは、“データ転送許
可信号＆ＢＵＳＹ信号あり”であれば“ＢＵＳＹ解除待
ち”状態になり、“データ転送許可信号＆ＢＵＳＹ信号
なし”であれば“データ転送中”状態になる。また“Ｂ
ＵＳＹ解除待ち”状態において、ＢＵＳＹ信号がネゲー
トされると、“データ転送中”状態に遷移する。“デー
タ転送中”状態において、データ転送が完了するとアイ
ドル状態になる。データ転送処理においては、図９で説
明したように、クロックカウント信号ＣＯＵＮＴ１に応
じて、通常のバッファ２１或いはクロック比吸収用バッ
ファ２２のデータを選択し、速いクロックの領域へデー
タを出力する。
【００４３】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００４４】
【発明の効果】本発明のデータ転送回路によれば、速い
クロックから遅いクロックへデータを転送する場合、セ
レクタで入力信号の分配先を選択し、第１のバッファ或
いは第２のバッファにデータを転送する。ここで第１の
バッファは速いクロック信号で動作し、第２のバッファ
は遅いクロック信号で動作する。第２のバッファに格納
されたデータは、遅いクロック領域にそのまま出力され
る。第１のバッファに格納されたデータは、第２のバッ
ファに一旦格納された後、遅いクロック領域に出力され
る。このようにして、速いクロックから遅いクロックへ
データを転送する場合、第１のバッファを利用して速い
クロック動作で入力信号を複数個入力し、複数の第２の
バッファに複数の入力信号を格納し、複数の第２のバッ
ファに格納される複数の信号を、遅いクロック動作で異
なる出力先へ同時に送信することが出来る。
【００４５】また本発明のデータ転送回路によれば、遅
いクロックから速いクロックへデータを転送する場合、
遅いクロック動作で入力信号を複数のバッファに格納
し、これら複数の信号をセレクタで順次選択して、速い
クロック動作で出力先へ送信することが出来る。
【００４６】従来技術では遅いクロック領域のサイクル
に合わせたデータ転送しか出来なかったが、本発明によ
れば、速いクロック領域のサイクルに合わせたサイクル
でデータ転送を実行することが可能となる。
【図面の簡単な説明】
【図１】１つの速いクロック領域と複数の遅いクロック
領域との間での動作シーケンス回路を示す図である。
【図２】１つの速いクロック領域と複数の遅いクロック
領域との間での動作シーケンス回路を示す図である。
【図３】異なる周波数領域間でデータ受け渡しを行う動
作シーケンス回路のインターフェース信号を示す図であ
る。
【図４】図１の場合のデータ受け渡しのタイムチャート
である。
【図５】図２の場合のデータ受け渡しのタイムチャート
である。
【図６】速いクロック領域から複数の遅いクロック領域
にデータ転送する場合の本発明の原理を説明するための
図である。
【図７】複数の遅いクロック領域から速いクロック領域
にデータ転送する場合の本発明の原理を説明するための
図である。
【図８】速いクロック領域から遅いクロック領域にデー
タ転送する場合の本発明の第１実施例の構成図である。
【図９】遅いクロック領域から速いクロック領域にデー
タ転送する場合の本発明の第１実施例の構成図である。
【図１０】信号ＣＯＵＮＴ１と各クロック信号との関係
を示すタイミング図である。
【図１１】速いクロックの領域から遅いクロックの領域
にデータを受け渡す場合の動作を示すタイムチャートで
ある。
【図１２】遅いクロックの領域から速いクロックの領域
にデータを受け渡す場合の動作を示すタイムチャートで
ある。
【図１３】本発明の第２実施例の全体構成を示す図であ
る。
【図１４】データ転送許可信号をデータ転送回路に発行
した場合を説明する図である。
【図１５】ステートマシンの状態遷移を示す図である。
【図１６】データ転送許可信号をデータ転送回路に発行
した場合を説明する図である。
【図１７】ステートマシンの状態遷移を示す図である。
【符号の説明】
１０ セレクタ １１ バッファ １２ クロック比吸収用バッファ １３ セレクタ ２０ セレクタ ２１ 複数のバッファ ２２ クロック比吸収用バッファ ２３ セレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 広瀬 佳生 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B077 AA21 DD22 GG14

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】第１のクロックサイクルで動作する第１の
    バッファと、 第２のクロックサイクルで動作する複数の第２のバッフ
    ァと、 第１のクロックサイクルでデータを受け取り該第１のバ
    ッファ或いは該第２のバッファに該データを選択的に供
    給するセレクタ回路を含むことを特徴とするデータ転送
    回路。
  2. 【請求項２】該第１のクロックサイクルは該第２のクロ
    ックサイクルよりも短いことを特徴とする請求項１記載
    のデータ転送回路。
  3. 【請求項３】該第２のクロックサイクルに同期して該第
    １のバッファのデータを該第２のバッファに転送するこ
    とを特徴とする請求項２記載のデータ転送回路。
  4. 【請求項４】該複数の第２のバッファから該第２のクロ
    ックサイクルでデータを同時に出力することを特徴とす
    る請求項３記載のデータ転送回路。
  5. 【請求項５】該セレクタ回路は、該第２のクロック信号
    に対する該第１のクロック信号の位相に応じて該第１の
    バッファ或いは該第２のバッファに該データを選択的に
    供給することを特徴とする請求項１記載のデータ転送回
    路。
  6. 【請求項６】該第１のクロック信号の位相はクロックパ
    ルスをカウントすることで指示されることを特徴とする
    請求項５記載のデータ転送回路。
  7. 【請求項７】複数のデータ転送元から第１のクロックサ
    イクルでそれぞれデータを受け取る複数のバッファと、 該複数のバッファを第２のクロックサイクルで順次選択
    することにより、選択されたバッファのデータを該第２
    のクロックサイクルでデータ転送先に順次出力するセレ
    クタ回路を含むことを特徴とするデータ転送回路。
  8. 【請求項８】該第１のクロックサイクルは該第２のクロ
    ックサイクルよりも長いことを特徴とする請求項７記載
    のデータ転送回路。
  9. 【請求項９】該セレクタ回路は、該第１のクロック信号
    に対する該第２のクロック信号の位相に応じて該複数の
    バッファを順次選択することを特徴とする請求項８記載
    のデータ転送回路。
  10. 【請求項１０】該第２のクロック信号の位相はクロック
    パルスをカウントすることで指示されることを特徴とす
    る請求項９記載のデータ転送回路。
JP2001355289A 2001-11-20 2001-11-20 データ転送回路 Pending JP2003157228A (ja)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10128396B4 (de) * 2001-06-12 2005-02-24 Infineon Technologies Ag Verfahren und Schaltungsanordnung zum Übertragen von Daten von ein mit einem ersten Takt betriebenes System an ein mit einem zweiten Takt betriebenes System
US8024597B2 (en) * 2008-02-21 2011-09-20 International Business Machines Corporation Signal phase verification for systems incorporating two synchronous clock domains
US8132036B2 (en) * 2008-04-25 2012-03-06 International Business Machines Corporation Reducing latency in data transfer between asynchronous clock domains
CN107977189A (zh) 2010-09-23 2018-05-01 马维尔以色列(M.I.S.L.)有限公司 低等待时间先进先出（fifo）缓存
GB2528481B (en) * 2014-07-23 2016-08-17 Ibm Updating of shadow registers in N:1 clock domain
US10088525B2 (en) * 2016-02-11 2018-10-02 Texas Instruments Incorporated Non-interleaved scan operation for achieving higher scan throughput in presence of slower scan outputs
CN109547024B (zh) * 2019-01-09 2024-04-16 上海艾为电子技术股份有限公司 多信号的检测方法和检测控制装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5151995A (en) 1988-08-05 1992-09-29 Cray Research, Inc. Method and apparatus for producing successive calculated results in a high-speed computer functional unit using low-speed VLSI components
US4926423A (en) 1988-09-30 1990-05-15 The Trustees Of Columbia University In The City Of New York Time-division-multiplexed data transmission system
JP2922987B2 (ja) * 1990-06-14 1999-07-26 国際電気株式会社 速度偏差吸収方法及び装置
US5220561A (en) * 1990-06-20 1993-06-15 Mitel Corporation Data transfer between high bit rate buses via unshielded low bit rate bus
US5343435A (en) 1991-06-14 1994-08-30 Integrated Device Technology, Inc. Use of a data register to effectively increase the efficiency of an on-chip write buffer
JP2974476B2 (ja) 1991-12-09 1999-11-10 三田工業株式会社 メモリ制御装置
JP3810449B2 (ja) 1994-07-20 2006-08-16 富士通株式会社 キュー装置
IL122260A (en) * 1995-06-07 2001-01-11 Samsung Electronics Co Ltd Interface circuit between asynchronously operating buses
IL117134A (en) 1996-02-14 2000-01-31 Galileo Technology Ltd First-in first-out (fifo) buffer
US5905766A (en) * 1996-03-29 1999-05-18 Fore Systems, Inc. Synchronizer, method and system for transferring data
US5915128A (en) * 1997-01-29 1999-06-22 Unisys Corporation Serial speed-matching buffer utilizing plurality of registers where each register selectively receives data from transferring units or sequentially transfers data to another register
US6020900A (en) * 1997-04-14 2000-02-01 International Business Machines Corporation Video capture method
US5968180A (en) 1997-09-30 1999-10-19 Intel Corporation Data capture circuit for asynchronous data transfer
US6055597A (en) * 1997-10-30 2000-04-25 Micron Electronics, Inc. Bi-directional synchronizing buffer system
JP3560793B2 (ja) * 1997-11-27 2004-09-02 株式会社東芝 データ転送方法
US6092129A (en) * 1998-04-13 2000-07-18 Sandcraft, Inc. Method and apparatus for communicating signals between circuits operating at different frequencies
US6256687B1 (en) * 1998-08-04 2001-07-03 Intel Corporation Managing data flow between a serial bus device and a parallel port
US6115760A (en) * 1998-08-24 2000-09-05 3Com Corporation Intelligent scaleable FIFO buffer circuit for interfacing between digital domains
US6434684B1 (en) * 1998-09-03 2002-08-13 Micron Technology, Inc. Method and apparatus for coupling signals across different clock domains, and memory device and computer system using same
FI982040A (fi) * 1998-09-22 2000-03-23 Nokia Multimedia Network Terminals Oy Menetelmä ja laite datavirran synkronoimiseksi
US6192395B1 (en) 1998-12-23 2001-02-20 Multitude, Inc. System and method for visually identifying speaking participants in a multi-participant networked event
US6449655B1 (en) * 1999-01-08 2002-09-10 Cisco Technology, Inc. Method and apparatus for communication between network devices operating at different frequencies
US6516420B1 (en) * 1999-10-25 2003-02-04 Motorola, Inc. Data synchronizer using a parallel handshaking pipeline wherein validity indicators generate and send acknowledgement signals to a different clock domain
US6640275B1 (en) * 1999-12-22 2003-10-28 Nortel Networks Limited System and method for data transfer between buses having different speeds
US6724850B1 (en) * 2000-08-31 2004-04-20 Hewlett-Packard Development Company, L.P. Deterministic hardware behavior between multiple asynchronous clock domains through the novel use of a PLL
US7085952B2 (en) * 2001-09-14 2006-08-01 Medtronic, Inc. Method and apparatus for writing data between fast and slow clock domains
US6907538B1 (en) * 2001-10-16 2005-06-14 Analog Devices, Inc. Circuit and method for providing centralized synchronization for the transportation of data between devices in a different clock domains on a data bus
US20030086503A1 (en) * 2001-11-08 2003-05-08 Koninklijke Philips Electronics N.V. Apparatus and method for passing large bitwidth data over a low bitwidth datapath
US6920578B1 (en) * 2001-12-18 2005-07-19 Lsi Logic Corporation Method and apparatus for transferring data between a slower clock domain and a faster clock domain in which one of the clock domains is bandwidth limited

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