JP2922987B2 - 速度偏差吸収方法及び装置 - Google Patents
速度偏差吸収方法及び装置Info
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- JP2922987B2 JP2922987B2 JP2156713A JP15671390A JP2922987B2 JP 2922987 B2 JP2922987 B2 JP 2922987B2 JP 2156713 A JP2156713 A JP 2156713A JP 15671390 A JP15671390 A JP 15671390A JP 2922987 B2 JP2922987 B2 JP 2922987B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルデータ通信網において速度整合を
実現し速度偏差を解消する速度偏差吸収方法及び装置に
関する。
実現し速度偏差を解消する速度偏差吸収方法及び装置に
関する。
従来は第１図を参照して説明すると、ディジタルデー
タ通信網ISDNよりの所定速度V1のシリアルデータDAsを
受信して所要ビットB1のパラレルデータDApに変換し、
このパラレルデータDApを内部バッファに蓄え、ユーザ
速度V3でパラレルデータDApを出力し、かつ書込みタイ
ミング信号S1を出力する中央処理装置１と、この中央処
理装置１より出力するパラレルデータDApと書込みタイ
ミング信号S1とを入力してシリアルデータDAsを出力す
るパラレル／シリアル変換器２と、この変換器２より出
力するシリアルデータDAsを受信するデータ受信部３と
よりなる。
タ通信網ISDNよりの所定速度V1のシリアルデータDAsを
受信して所要ビットB1のパラレルデータDApに変換し、
このパラレルデータDApを内部バッファに蓄え、ユーザ
速度V3でパラレルデータDApを出力し、かつ書込みタイ
ミング信号S1を出力する中央処理装置１と、この中央処
理装置１より出力するパラレルデータDApと書込みタイ
ミング信号S1とを入力してシリアルデータDAsを出力す
るパラレル／シリアル変換器２と、この変換器２より出
力するシリアルデータDAsを受信するデータ受信部３と
よりなる。
第３図は従来におけるデータ受信部への受信シリアル
データとクロックの関係を示す説明図である。
データとクロックの関係を示す説明図である。
従来、速度偏差を吸収する方法としては、数バイトの
受信データをバッファに留め偏差を吸収しているが、バ
ッファ長は有限長であることから信頼性に欠けるという
課題がある。例えばクロックのジッタは±100ppmの範囲
内で許されることから回線速度より＋100ppm,−100ppm
ずれ、最も多くずれた場合で2400bpsのデータを10時間
受信すると 約1KBのバッファが必要になる。また回線速度が速くな
れば更にバッファが必要になり、バッファ長の予想はで
きないという課題がある。
受信データをバッファに留め偏差を吸収しているが、バ
ッファ長は有限長であることから信頼性に欠けるという
課題がある。例えばクロックのジッタは±100ppmの範囲
内で許されることから回線速度より＋100ppm,−100ppm
ずれ、最も多くずれた場合で2400bpsのデータを10時間
受信すると 約1KBのバッファが必要になる。また回線速度が速くな
れば更にバッファが必要になり、バッファ長の予想はで
きないという課題がある。
本発明の目的は速度偏差により発生する送受信データ
のずれを吸収するための有限長バッファを設ける必要性
がなく、ディジタルデータ通信網を利用する際データオ
ーバフロー及び、データエンプティによるデータ欠けを
なくすことができ、ディジタルデータ通信網ISDN（Inte
grated Services Digital Network）における速度整合
法で、例えば汎用の通信スピード2400bptを、ISDN64kbp
sへ整合させる際に発生する速度偏差の吸収が可能な速
度偏差吸収方法及び装置を提供することである。
のずれを吸収するための有限長バッファを設ける必要性
がなく、ディジタルデータ通信網を利用する際データオ
ーバフロー及び、データエンプティによるデータ欠けを
なくすことができ、ディジタルデータ通信網ISDN（Inte
grated Services Digital Network）における速度整合
法で、例えば汎用の通信スピード2400bptを、ISDN64kbp
sへ整合させる際に発生する速度偏差の吸収が可能な速
度偏差吸収方法及び装置を提供することである。
本発明方法は上記の課題を解決し上記の目的を達成す
るため、ディジタルデータ通信網内で所定速度のシリア
ルデータを受信し、所要ビットのパラレルデータに変換
して内部バッファに蓄え、割り込み信号に基づいて、ユ
ーザ速度で前記パラレルデータを出力すると共に書き込
みタイミング信号を出力する処理装置と、前記書き込み
タイミング信号により前記パラレルデータを入力し、サ
ンプリングクロックにより前記パラレルデータをシリア
ルデータとしてデータ受信部に出力するパラレル／シリ
アルデータ変換器を備えたディジタルデータ通信網にお
ける速度偏差吸収方法において、前記サンプリングクロ
ックとユーザ速度の所要倍のクロックを用い、前記サン
プリングクロックによるサンプリングを開始した後、前
記サンプリングクロックを所要ビット計数すると前記サ
ンプリングを停止し、その後前記ユーザ速度の所要倍の
クロックを所要ビット計数することにより前記割り込み
信号を発生し、その後、前記書き込み信号の発生に基づ
いて前記サンプリングクロックによるサンプリングを再
度開始するようにしたことを特徴とする。
るため、ディジタルデータ通信網内で所定速度のシリア
ルデータを受信し、所要ビットのパラレルデータに変換
して内部バッファに蓄え、割り込み信号に基づいて、ユ
ーザ速度で前記パラレルデータを出力すると共に書き込
みタイミング信号を出力する処理装置と、前記書き込み
タイミング信号により前記パラレルデータを入力し、サ
ンプリングクロックにより前記パラレルデータをシリア
ルデータとしてデータ受信部に出力するパラレル／シリ
アルデータ変換器を備えたディジタルデータ通信網にお
ける速度偏差吸収方法において、前記サンプリングクロ
ックとユーザ速度の所要倍のクロックを用い、前記サン
プリングクロックによるサンプリングを開始した後、前
記サンプリングクロックを所要ビット計数すると前記サ
ンプリングを停止し、その後前記ユーザ速度の所要倍の
クロックを所要ビット計数することにより前記割り込み
信号を発生し、その後、前記書き込み信号の発生に基づ
いて前記サンプリングクロックによるサンプリングを再
度開始するようにしたことを特徴とする。
本発明装置は同じ課題を解決し同じ目的を達成するた
め、ディジタルデータ通信網ISDNよりの所定速度V1のシ
リアルデータDAsを受信して所要ビットB1のパラレルデ
ータDApに変換し，このパラレルデータDApを内部バッフ
ァに蓄え、ユーザ速度V3でパラレルデータDApを出力
し、かつ書込みタイミング信号S1を出力する処理装置１
と、この処理装置１より出力するパラレルデータDApと
書込みタイミング信号S1とを入力してシリアルデータDA
sを出力するパラレル／シリアル変換器２と、この変換
器２より出力するシリアルデータDAsを受信するデータ
受信部３と、所定速度V2の固定クロックCLKfを発生する
固定クロック発生器４と、この固定クロック発生器４よ
り出力する固定クロックCLKfと書込みタイミング信号S1
を入力して所定ビットB2計数毎にパルスP1を出力するカ
ウンタ５と、このカウンタ５より出力するパルスP1と固
定クロック発生器４より出力する固定クロックCLKfとを
入力してクロック禁止タイミングを監視し、サンプリン
グクロックCLKsをパラレル／シリアル変換器２へ出力す
るクロック禁止回路６と、ユーザ速度V3の所要倍の速さ
でクロックCLKoを出力するユーザ速度所要倍クロック発
生器７と、このクロック発生器７より出力するクロック
CLKoと書込みタイミング信号S1とを入力して所定ビット
B2計数毎にパルスP2を出力するカウンタ８と、前記カウ
ンタ５の出力パルスP1とこのカウンタ８の出力パルスP2
を入力して前記処理装置１へ割込み信号Ｓを出力する割
込み制御部９とよりなる構成としたものである。
め、ディジタルデータ通信網ISDNよりの所定速度V1のシ
リアルデータDAsを受信して所要ビットB1のパラレルデ
ータDApに変換し，このパラレルデータDApを内部バッフ
ァに蓄え、ユーザ速度V3でパラレルデータDApを出力
し、かつ書込みタイミング信号S1を出力する処理装置１
と、この処理装置１より出力するパラレルデータDApと
書込みタイミング信号S1とを入力してシリアルデータDA
sを出力するパラレル／シリアル変換器２と、この変換
器２より出力するシリアルデータDAsを受信するデータ
受信部３と、所定速度V2の固定クロックCLKfを発生する
固定クロック発生器４と、この固定クロック発生器４よ
り出力する固定クロックCLKfと書込みタイミング信号S1
を入力して所定ビットB2計数毎にパルスP1を出力するカ
ウンタ５と、このカウンタ５より出力するパルスP1と固
定クロック発生器４より出力する固定クロックCLKfとを
入力してクロック禁止タイミングを監視し、サンプリン
グクロックCLKsをパラレル／シリアル変換器２へ出力す
るクロック禁止回路６と、ユーザ速度V3の所要倍の速さ
でクロックCLKoを出力するユーザ速度所要倍クロック発
生器７と、このクロック発生器７より出力するクロック
CLKoと書込みタイミング信号S1とを入力して所定ビット
B2計数毎にパルスP2を出力するカウンタ８と、前記カウ
ンタ５の出力パルスP1とこのカウンタ８の出力パルスP2
を入力して前記処理装置１へ割込み信号Ｓを出力する割
込み制御部９とよりなる構成としたものである。
ディジタルデータ通信網ISDNよりの所定速度V1のシリ
アルデータDAsは処理装置１により受信されて所要ビッ
トB1のパラレルデータDApに変換され、このパラレルデ
ータDApは内部バッファに蓄えられる。処理装置１の内
部バッファに蓄えられたパラレルデータDApはパラレル
／シリアル変換器２によりユーザ速度V3で書込みタイミ
ング信号S1によりパラレル／シリアル変換器２よりシリ
アルデータDAsが出力されデータ受信部３で受信され
る。
アルデータDAsは処理装置１により受信されて所要ビッ
トB1のパラレルデータDApに変換され、このパラレルデ
ータDApは内部バッファに蓄えられる。処理装置１の内
部バッファに蓄えられたパラレルデータDApはパラレル
／シリアル変換器２によりユーザ速度V3で書込みタイミ
ング信号S1によりパラレル／シリアル変換器２よりシリ
アルデータDAsが出力されデータ受信部３で受信され
る。
所定速度V2の固定クロック発生器４より出力する固定
クロックCLKfが書込みタイミング信号S1により作動を開
始する所定ビットB2カウンタ５によりカウントされ、所
定ビットB2カウントすると、これより出力するパルスP1
と固定クロックCLKfがクロック禁止回路６に入力され、
これよりサンプリングクロックCLKsが出力するがパラレ
ル／シリアル変換器２は、次の書込みタイミング信号S1
が入力されるまで動作しない。
クロックCLKfが書込みタイミング信号S1により作動を開
始する所定ビットB2カウンタ５によりカウントされ、所
定ビットB2カウントすると、これより出力するパルスP1
と固定クロックCLKfがクロック禁止回路６に入力され、
これよりサンプリングクロックCLKsが出力するがパラレ
ル／シリアル変換器２は、次の書込みタイミング信号S1
が入力されるまで動作しない。
ユーザ速度V3所要倍クロック発生器７はプログラマブ
ルにユーザ速度を設定し、これより出力するユーザ速度
の所要倍クロックCLKoが書込みタイミング信号S1により
所定ビットB2カウンタ８によりカウントされ、所定ビッ
トB2をカウントすると、これより出力するパルスP2と所
定ビットB2カウンタ５の出力パルスP1が割込み制御部９
に入力されてこれより出力する割込み信号Ｓが処理装置
１に入力されて割込みをかけ、処理装置１は次のデータ
を書込むことになる。
ルにユーザ速度を設定し、これより出力するユーザ速度
の所要倍クロックCLKoが書込みタイミング信号S1により
所定ビットB2カウンタ８によりカウントされ、所定ビッ
トB2をカウントすると、これより出力するパルスP2と所
定ビットB2カウンタ５の出力パルスP1が割込み制御部９
に入力されてこれより出力する割込み信号Ｓが処理装置
１に入力されて割込みをかけ、処理装置１は次のデータ
を書込むことになる。
即ち、ディジタルデータ通信網ISDNより送られてくる
所定速度V1のシリアルデータDAsが本来の受信データ速
度より遅い場合でもデータオーバーフロー及びデータエ
ンプティ（空データ）の発生はクロック停止により回避
できることになる。
所定速度V1のシリアルデータDAsが本来の受信データ速
度より遅い場合でもデータオーバーフロー及びデータエ
ンプティ（空データ）の発生はクロック停止により回避
できることになる。
また、ディジタルデータ通信網ISDNより送られてくる
所定速度V1のシリアルデータDAsが本来の受信データ速
度より速い場合でもクロックを速くすることでバッファ
オーバーフローが回避できることになる。
所定速度V1のシリアルデータDAsが本来の受信データ速
度より速い場合でもクロックを速くすることでバッファ
オーバーフローが回避できることになる。
以下図面により本発明の実施例を説明する。
第１図は本発明方法及び装置の一実施例の構成を示す
ブロック図である。１はディジタルデータ公衆通信網IS
DNよりのＢチャンネル（Bch），所定速度V1,例えば64kb
psのシリアルデータDAsを受信して所要ビットB1,例えば
８ビットパラレルデータDApに変換する中央処理装置１
で、この８ビットパラレルデータDApを中央処理装置１
が管理している例えば６〜８バイトのバッファに蓄え、
例えば汎用速度2400bpt,4800bps等でパラレルデータDAp
を出力し、かつ書込みタイミング信号S1を出力する。
ブロック図である。１はディジタルデータ公衆通信網IS
DNよりのＢチャンネル（Bch），所定速度V1,例えば64kb
psのシリアルデータDAsを受信して所要ビットB1,例えば
８ビットパラレルデータDApに変換する中央処理装置１
で、この８ビットパラレルデータDApを中央処理装置１
が管理している例えば６〜８バイトのバッファに蓄え、
例えば汎用速度2400bpt,4800bps等でパラレルデータDAp
を出力し、かつ書込みタイミング信号S1を出力する。
２はこの処理装置１より出力するパラレルデータDAp
と書込みタイミング信号S1とを入力してシリアルデータ
DAsを出力するパラレル／シリアル変換器、３はこの変
換器２より出力するシリアルデータDAsを受信するデー
タ受信部である。
と書込みタイミング信号S1とを入力してシリアルデータ
DAsを出力するパラレル／シリアル変換器、３はこの変
換器２より出力するシリアルデータDAsを受信するデー
タ受信部である。
４は所定速度V2,例えば48kbpsの固定クロックCLKfを
発生する固定クロック発生器、５はこの固定クロック発
生器４より出力する固定クロックCLKfと書込みタイミン
グ信号S1を入力して所定ビットB2,例えば８ビット計数
毎にパルスP1を出力するカウンタ、６はこのカウンタ５
より出力するパルスP1と固定クロック発生器４より出力
する固定クロックCLKfとを入力してクロック禁止タイミ
ングを監視し、サンプリングクロックCLKsをパラレル／
シリアル変換器２へ出力するクロック禁止回路である。
発生する固定クロック発生器、５はこの固定クロック発
生器４より出力する固定クロックCLKfと書込みタイミン
グ信号S1を入力して所定ビットB2,例えば８ビット計数
毎にパルスP1を出力するカウンタ、６はこのカウンタ５
より出力するパルスP1と固定クロック発生器４より出力
する固定クロックCLKfとを入力してクロック禁止タイミ
ングを監視し、サンプリングクロックCLKsをパラレル／
シリアル変換器２へ出力するクロック禁止回路である。
７はユーザ速度の所要倍，例えば1.3倍の速さでクロ
ックCLKoを出力するユーザ速度1.3倍クロック発生器、
８はこのクロック発生器７より出力するクロックCLKoと
書込みタイミング信号S1とを入力して所定ビットB2,例
えば８ビット計数毎にパルスP2を出力するカウンタ、９
はカウンタ５の出力パルスP1とこのカウンタ８の出力パ
ルスP2を入力して中央処理装置１へ割り込み信号Ｓを出
力する割り込み制御部である。
ックCLKoを出力するユーザ速度1.3倍クロック発生器、
８はこのクロック発生器７より出力するクロックCLKoと
書込みタイミング信号S1とを入力して所定ビットB2,例
えば８ビット計数毎にパルスP2を出力するカウンタ、９
はカウンタ５の出力パルスP1とこのカウンタ８の出力パ
ルスP2を入力して中央処理装置１へ割り込み信号Ｓを出
力する割り込み制御部である。
ディジタルデータ公衆通信網ISDNよりの所定速度V1の
シリアルデータDAsは中央処理装置１により受信されて
８ビットのパラレルデータDApに変換され、このパラレ
ルデータDApは内部バッファに蓄えられる。中央処理装
置１の内部バッファに蓄えられたパラレルデータDApは
パラレル／シリアル変換器２によりユーザ速度V3で書込
みタイミング信号S1によりパラレル／シリアル変換器２
よりシリアルデータDAsが出力されデータ受信部３で受
信される。
シリアルデータDAsは中央処理装置１により受信されて
８ビットのパラレルデータDApに変換され、このパラレ
ルデータDApは内部バッファに蓄えられる。中央処理装
置１の内部バッファに蓄えられたパラレルデータDApは
パラレル／シリアル変換器２によりユーザ速度V3で書込
みタイミング信号S1によりパラレル／シリアル変換器２
よりシリアルデータDAsが出力されデータ受信部３で受
信される。
48kbpsの固定クロック発生器４より出力する固定クロ
ックCLKfが書込みタイミング信号S1により作動を開始す
る８ビットカウンタ５によりカウントされ、８ビットカ
ウントすると、これより出力するパルスP1と固定クロッ
クCLKfがクロック禁止回路６に入力され、これよりサン
プリングクロックCLKsが出力するが、パラレル／シリア
ル変換器２は、次の書込みタイミング信号S1が入力され
るまで動作しない。
ックCLKfが書込みタイミング信号S1により作動を開始す
る８ビットカウンタ５によりカウントされ、８ビットカ
ウントすると、これより出力するパルスP1と固定クロッ
クCLKfがクロック禁止回路６に入力され、これよりサン
プリングクロックCLKsが出力するが、パラレル／シリア
ル変換器２は、次の書込みタイミング信号S1が入力され
るまで動作しない。
ユーザ速度V3の1.3倍クロック発生器７はプログラマ
ブルにユーザ速度を設定し、これより出力するユーザ速
度の1.3倍クロックCLKoが書込みタイミング信号S1によ
り８ビットカウンタ８によりカウントされ、８ビットカ
ウントすると、これより出力するパルスP2と８ビットカ
ウンタ５の出力パルスP1が割込み制御部９に入力されて
これより出力する割込み信号Ｓが処理装置１に入力され
て割込みをかけ、処理装置１は次のデータを書込むこと
になる。
ブルにユーザ速度を設定し、これより出力するユーザ速
度の1.3倍クロックCLKoが書込みタイミング信号S1によ
り８ビットカウンタ８によりカウントされ、８ビットカ
ウントすると、これより出力するパルスP2と８ビットカ
ウンタ５の出力パルスP1が割込み制御部９に入力されて
これより出力する割込み信号Ｓが処理装置１に入力され
て割込みをかけ、処理装置１は次のデータを書込むこと
になる。
即ち、ディジタルデータ公衆通信網ISDNより送られて
くる64kbpsV1のシリアルデータDAsが本来の受信データ
速度より遅い場合でも（速度偏差プラスα時間遅れて
も）データオーバーフロー及びデータエンプティ（空デ
ータ）の発生はクロック停止により回避できることにな
る。
くる64kbpsV1のシリアルデータDAsが本来の受信データ
速度より遅い場合でも（速度偏差プラスα時間遅れて
も）データオーバーフロー及びデータエンプティ（空デ
ータ）の発生はクロック停止により回避できることにな
る。
また、ディジタルデータ公衆通信網ISDNより送られて
くる64kbpsのシリアルデータDAsが本来の受信データ速
度より速い場合でも（速度偏差マイナスα時間速く送ら
れてきても）クロックをユーザ速度V3の1.3倍に速くす
ることでバッファオーバーフローが回避できることにな
る。
くる64kbpsのシリアルデータDAsが本来の受信データ速
度より速い場合でも（速度偏差マイナスα時間速く送ら
れてきても）クロックをユーザ速度V3の1.3倍に速くす
ることでバッファオーバーフローが回避できることにな
る。
具体的に述べると、汎用パソコンなど2400bpsあるい
は4800bpsのデータをISDN64kbpsを利用しようとする
と、2400bpsのスピードは64kbpsの分周比にないため端
数が生じる。送り側は自由に送ることが許されているこ
とから、受信側の上記従来装置では速度偏差が吸収でき
ない。そのためメモリバッファを設け、偏差の吸収を行
っていたが、ISDNのようにディジタル公衆回線の中でも
様々な形で使われている場合、バッファの大きさが予想
できない。本発明はこのような課題を回避することがで
き、汎用パソコン等の非同期データもISDNを利用するこ
とができ、大きな効果を得ることができる。
は4800bpsのデータをISDN64kbpsを利用しようとする
と、2400bpsのスピードは64kbpsの分周比にないため端
数が生じる。送り側は自由に送ることが許されているこ
とから、受信側の上記従来装置では速度偏差が吸収でき
ない。そのためメモリバッファを設け、偏差の吸収を行
っていたが、ISDNのようにディジタル公衆回線の中でも
様々な形で使われている場合、バッファの大きさが予想
できない。本発明はこのような課題を回避することがで
き、汎用パソコン等の非同期データもISDNを利用するこ
とができ、大きな効果を得ることができる。
上述のように本発明によれば、ディジタルデータ通信
網内で所定速度のシリアルデータを受信し、所要ビット
のパラレルデータに変換して内部バッファに蓄え、割り
込み信号に基づいて、ユーザ速度で前記パラレルデータ
を出力すると共に書き込みタイミング信号を出力する処
理装置と、前記書き込みタイミング信号により前記パラ
レルデータを入力し、サンプリングクロックにより前記
パラレルデータをシリアルデータとしてデータ受信部に
出力するパラレル／シリアルデータア変換器を備えたデ
ィジタルデータ通信網における速度偏差吸収方法におい
て、前記サンプリングクロックとユーザ速度の所要倍の
クロックを用い、前記サンプリングクロックによるサン
プリングを開始した後、前記サンプリングクロックを所
要ビット計数すると前記サンプリングを停止し、その後
前記ユーザ速度の所要倍のクロックを所要ビット計数す
ることにより前記割り込み信号を発生し、その後、前記
書き込み信号の発生に基づいて前記サンプリングクロッ
クによるサンプリングを再度開始するようにしたことを
特徴とするので、速度偏差により発生する送受信データ
のずれを吸収するための有限長バッファを設ける必要が
なく、ディジタル通信網ISDNより送られてくる所定速度
V1のシリアルデータDAsが本来の受信データ速度より遅
い場合でもデータオーバーフロー及びデータエンプティ
（空データ）の発生はクロック停止により回避できるこ
とになる。またディジタル通信網ISDNより送られてくる
所定速度V1のシリアルデータDAsが本来の受信データ速
度より速い場合でもクロックをユーザ速度V3より速くす
ることでバッファオーバーフローを回避することができ
る。
網内で所定速度のシリアルデータを受信し、所要ビット
のパラレルデータに変換して内部バッファに蓄え、割り
込み信号に基づいて、ユーザ速度で前記パラレルデータ
を出力すると共に書き込みタイミング信号を出力する処
理装置と、前記書き込みタイミング信号により前記パラ
レルデータを入力し、サンプリングクロックにより前記
パラレルデータをシリアルデータとしてデータ受信部に
出力するパラレル／シリアルデータア変換器を備えたデ
ィジタルデータ通信網における速度偏差吸収方法におい
て、前記サンプリングクロックとユーザ速度の所要倍の
クロックを用い、前記サンプリングクロックによるサン
プリングを開始した後、前記サンプリングクロックを所
要ビット計数すると前記サンプリングを停止し、その後
前記ユーザ速度の所要倍のクロックを所要ビット計数す
ることにより前記割り込み信号を発生し、その後、前記
書き込み信号の発生に基づいて前記サンプリングクロッ
クによるサンプリングを再度開始するようにしたことを
特徴とするので、速度偏差により発生する送受信データ
のずれを吸収するための有限長バッファを設ける必要が
なく、ディジタル通信網ISDNより送られてくる所定速度
V1のシリアルデータDAsが本来の受信データ速度より遅
い場合でもデータオーバーフロー及びデータエンプティ
（空データ）の発生はクロック停止により回避できるこ
とになる。またディジタル通信網ISDNより送られてくる
所定速度V1のシリアルデータDAsが本来の受信データ速
度より速い場合でもクロックをユーザ速度V3より速くす
ることでバッファオーバーフローを回避することができ
る。
第１図は本発明方法及び装置の一実施例の構成を示すブ
ロック図、第２図は本発明における作用説明図、第３図
は従来における作用説明図である。 １……（中央）処理装置、２……パラレル／シリアル変
換器、３……データ受信部、４……所定速度V2（48kbp
s）の固定クロック発生器、５……所定ビットB2（８ビ
ット）カウンタ、６……クロック禁止回路、７……ユー
ザ速度V3の所要倍（1.3倍）クロック発生器、８……所
定ビットB2（８ビット）カウンタ、９……割込み制御
部、ISDN……ディジタルデータ（公衆）通信網、DAs…
…所定速度V1（64kbps）のシリアルデータ、DAp……所
要ビットB1（８ビット）パラレルデータ、S1……書込み
タイミング信号、CLKf……固定クロック、P1……パル
ス、CLKs……サンプリングクロック、CLKo……所要倍
（1.3倍）クロック、P2……パルス、Ｓ……割込み信
号。
ロック図、第２図は本発明における作用説明図、第３図
は従来における作用説明図である。 １……（中央）処理装置、２……パラレル／シリアル変
換器、３……データ受信部、４……所定速度V2（48kbp
s）の固定クロック発生器、５……所定ビットB2（８ビ
ット）カウンタ、６……クロック禁止回路、７……ユー
ザ速度V3の所要倍（1.3倍）クロック発生器、８……所
定ビットB2（８ビット）カウンタ、９……割込み制御
部、ISDN……ディジタルデータ（公衆）通信網、DAs…
…所定速度V1（64kbps）のシリアルデータ、DAp……所
要ビットB1（８ビット）パラレルデータ、S1……書込み
タイミング信号、CLKf……固定クロック、P1……パル
ス、CLKs……サンプリングクロック、CLKo……所要倍
（1.3倍）クロック、P2……パルス、Ｓ……割込み信
号。
Claims (2)
- 【請求項１】ディジタルデータ通信網内で所定速度のシ
リアルデータを受信し、所要ビットのパラレルデータに
変換して内部バッファに蓄え、割り込み信号に基づい
て、ユーザ速度で前記パラレルデータを出力すると共に
書き込みタイミング信号を出力する処理装置と、前記書
き込みタイミング信号により前記パラレルデータを入力
し、サンプリングクロックにより前記パラレルデータを
シリアルデータとしてデータ受信部に出力するパラレル
／シリアルデータ変換器を備えたディジタルデータ通信
網における速度偏差吸収方法において、 前記サンプリングクロックとユーザ速度の所要倍のクロ
ックを用い、前記サンプリングクロックによるサンプリ
ングを開始した後、前記サンプリングクロックを所要ビ
ット計数すると前記サンプリングを停止し、その後前記
ユーザ速度の所要倍のクロックを所要ビット計数するこ
とにより前記割り込み信号を発生し、その後、前記書き
込み信号の発生に基づいて前記サンプリングクロックに
よるサンプリングを再度開始するようにしたことを特徴
とする速度偏差吸収方法。 - 【請求項２】ディジタルデータ通信網（ISDN）よりの所
定速度（V1）のシリアルデータ（DAs）を受信して所要
ビット（B1）のパラレルデータ（DAp）に変換し、この
パラレルデータ（DAp）を内部バッファに蓄え、ユーザ
速度（V3）でパラレルデータ（DAp）を出力し、かつ書
込みタイミング信号（S1）を出力する処理装置（１）
と、この処理装置（１）より出力するパラレルデータ
（DAp）と書込みタイミング信号（S1）とを入力してシ
リアルデータ（DAs）を出力するパラレル／シリアル変
換器（２）と、この変換器（２）より出力するシリアル
データ（DAs）を受信するデータ受信部（３）と、所定
速度（V2）の固定クロック（CLKf）を発生する固定クロ
ック発生器（４）と、この固定クロック発生器（４）よ
り出力する固定クロック（CLKf）と書込みタイミング信
号（S1）を入力して所定ビット（B2）計数毎にパルス
（P1）を出力するカウンタ（５）と、このカウンタ
（５）より出力するパルス（P1）と固定クロック発生器
（４）より出力する固定クロック（CLKf）とを入力して
クロック禁止タイミングを監視し、サンプリングクロッ
ク（CLKs）をパラレル／シリアル変換器（２）へ出力す
るクロック禁止回路（６）と、ユーザ速度（V3）の所要
倍の速さでクロック（CLKo）を出力するユーザ速度所要
倍クロック発生器（７）と、このクロック発生器（７）
より出力するクロック（CLKo）と書込みタイミング信号
（S1）とを入力して所定ビット（B2）計数毎にパルス
（P2）を出力するカウンタ（８）と、前記カウンタ
（５）の出力パルス（P1）とこのカウンタ（８）の出力
パルス（P2）を入力して前記処理装置（１）へ割込み信
号（Ｓ）を出力する割込み制御部（９）とよりなる速度
偏差吸収装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156713A JP2922987B2 (ja) | 1990-06-14 | 1990-06-14 | 速度偏差吸収方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156713A JP2922987B2 (ja) | 1990-06-14 | 1990-06-14 | 速度偏差吸収方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0447731A JPH0447731A (ja) | 1992-02-17 |
| JP2922987B2 true JP2922987B2 (ja) | 1999-07-26 |
Family
ID=15633713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2156713A Expired - Fee Related JP2922987B2 (ja) | 1990-06-14 | 1990-06-14 | 速度偏差吸収方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2922987B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4224786A1 (de) * | 1992-07-27 | 1994-02-03 | Fraunhofer Ges Forschung | Verfahren zur Übertragung digitaler Daten ohne feste Kopplung zwischen den Taktfrequenzen und der Übertragungsfrequenz |
| JP2003157228A (ja) * | 2001-11-20 | 2003-05-30 | Fujitsu Ltd | データ転送回路 |
-
1990
- 1990-06-14 JP JP2156713A patent/JP2922987B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0447731A (ja) | 1992-02-17 |
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