JP2574628B2 - ファクシミリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記録部への画像データ
の転送や読取部からの画像データの記憶部への転送を行
うインターフェース回路を有するファクシミリ装置に関
する。

【０００２】

【従来の技術】ファクシミリ装置の制御には、ファクシ
ミリ制御とモデム制御があり、ファクシミリ制御には、
パネル制御、符号化／復号化、、記録制御および読取制
御等があり、モデム制御には、回線制御および変復調処
理等がある。従来、これらの制御には、ファクシミリ制
御、モデム制御それぞれのＣＰＵが設けられ制御されて
いた。

【０００３】

【発明が解決しようとする課題】ファクシミリ装置にお
いては、コスト低減の要請が強いが、これを実現するた
めには、使用されるＬＳＩ（大規模集積回路）の使用点
数を削減する必要がある。このためには、ファクシミリ
制御の制御手段の処理とモデム制御手段の処理とを同一
の制御手段で行い１つのＬＳＩとして構成する必要があ
る。

【０００４】しかし、ファクシミリ制御には、パネル制
御、符号化／復号化制御、記録制御および読取制御等が
あり、またモデム制御には、回線制御および変復調処理
等がある。このためこれらの制御を１個の制御手段によ
り実現するには、制御手段の処理能力の増強および制御
手段に実行させる処理プログラム数の増加によるメモリ
容量の拡大が必要となり、制御手段に大きな負担が加わ
ることになる。この負担が大きくなりすぎると、１個の
制御手段によりファクシミリ制御およびモデム制御の両
方を実行することは不可能になるという問題がある。

【０００５】本発明は上述の問題点に鑑みてなされたも
ので、記録部へ記憶部よりデータ転送を行うインターフ
ェース回路、読取部より記憶部へデータ転送を行うイン
ターフェース回路を設けることにより、記録制御、読取
制御における制御手段の負担を軽減し、ファクシミリ制
御とモデム制御を１つの制御手段で行うファクシミリ装
置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、パネル制御、符号化／復号化制御、記録制御、読取
制御のファクシミリ動作及び回線制御、変復調処理のモ
デム動作に関する制御命令を格納する第１の記憶手段
と、画像データを格納する第２の記憶手段と、画像デー
タの記録を行う記録部と、この記録部へ転送する画像デ
ータを所定の容量よりなるバンク単位で格納する同時に
読み込みおよび書き込み可能な第３の記憶手段と、この
第３の記憶手段に格納されたバンク単位ごとの画像デー
タを前記記録部へ転送する読み出しインターフェース回
路と、前記第１の記憶手段の制御命令に従いファクシミ
リ制御及びモデム制御を行うとともに、記録制御のとき
は前記第２の記憶手段より画像データを前記第３の記憶
手段に転送し、前記読み出しインターフェース回路へ記
録する画像データを格納するバンクとデータ量を示して
記録を指示する制御手段とを備えたものである。

【０００７】また、パネル制御、符号化／復号化制御、
記録制御、読取制御のファクシミリ動作及び回線制御、
変復調処理のモデム動作に関する制御命令を格納する第
１の記憶手段と、画像データを格納する第２の記憶手段
と、画像データを読み取る読取部と、この読取部の読み
取った画像データを所定の量よりなるバンク単位毎に格
納する同時に読み取りおよび書き込み可能な第３の記憶
手段と、前記読取部の読み取った画像データを前記第３
の記憶手段にバンク単位で格納する読み取りインターフ
ェース回路と、前記第１記憶手段の制御命令に従いファ
クシミリ制御及びモデム制御を行うとともに、読取制御
のときは、前記読み取りインターフェース回路へ格納す
るバンクを示して読取部からの画像データの前記第３の
記憶手段への格納を指示し、第３の記憶手段の画像デー
タを前記第２の記憶手段へ転送する制御手段とを備えた
ものである。

【０００８】

【作用】記録制御のとき、制御手段は、第２の記憶手段
から第３の記憶手段にバンク単位で記録する画像データ
を転送しながら、読み出しインターフェース回路へ、記
録する画像データを格納するバンクとデータ量を示し記
録を指示するだけの処理を行う。読み出しインターフェ
ース回路は第３の記憶手段からの画像データを記録部へ
転送する。制御手段は読み出しインターフェース回路が
第３の記憶手段から読み出しているときも、そこへ画像
データの書き込みができる。このように制御手段は第３
の記憶手段へ随時書き込みを行い、格納したバンクとデ
ータ量を読み出しインターフェース回路に指示するだけ
で、記録制御を行うことができるので負担が軽減され、
１個の制御手段でファクシミリ制御とモデル制御の両方
を実行することが可能となる。

【０００９】読取制御のとき、制御手段は読み取りイン
ターフェース回路へ、第３記憶手段への読み取ったデー
タを格納するバンクを示して、読み取りを指示する。読
み取りインターフェース回路は読取装置が読み取ったデ
ータを第３の記憶手段の指示されたバンクに格納してゆ
く。制御手段は随時第３の記憶手段のデータを第２の記
憶手段に転送する。制御手段は読み取りインターフェー
ス回路に格納するバンクを指示して、格納されたデータ
を随時読み出すだけなので読取制御時の負担が軽減さ
れ、１個の制御手段でファクシミリ制御とモデム制御の
両方を実行することが可能となる。

【００１０】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１１】図１は本実施例のファクシミリ装置の構成
を示すブロック図である。１はシステムコントロール部
で１チップ内にファクシミリ制御およびモデム制御機能
を有する。２はシステムコントロール部１が実施する動
作を表すプログラムを格納するＲＯＭ、３はＲＯＭ２よ
り読み出したプログラムを格納し、作業領域となるＲＡ
Ｍである。４は原稿を読み取り光電変換を行い画信号を
得るスキャナ、５は画信号の白レベルと黒レベルを設定
し画信号のＡ／Ｄ変換を行うＡＢＣ回路、６は白レベル
のばらつきを均一化するシェーデング補正、小さい文字
などを読み易くなるように強調する補正、誤差拡散方式
による中間調処理を行う画処理ＬＳＩ、７は原稿送り用
モータである。

【００１２】８は記録用のサーマルヘッド、９は記録用
モータである。１０はパネルマイコンで液晶表示モジュ
ール１１、ＬＥＤ表示１２、スイッチマトリックス１３
の制御を行う。１４はテンキーである。１５はＮＣＵ
（網制御装置）で網との発呼と着呼の処理、通信回線の
保持などの接続制御を行う。１６はＮＣＵ１５内の制御
を行うダイヤラ・マイコンで、システムコントロール部
１の要求による回線への発呼やテンキー１４から入力さ
れたキー情報のダイヤル処理の制御を行う。

【００１３】次にシステムコントロール部１の構成を説
明する。２０はＤＳＰ（ディジタル信号処理プロセッ
サ）で全体の制御を行う。２１はモデム用アナログ回路
で送信データをディジタルデータからアナログデータへ
変換し、受信データをアナログデータからディジタルデ
ータへ変換する。変復調処理はディジタルデータを対象
にＲＯＭ２に格納されている変復調プログラムを読み出
してＤＳＰ２０が実行する。２２はパネルマイコン１１
とシリアル通信をする通信インターフェース、２３はダ
イアラ・マイコン１６とのシリアル通信をする通信イン
ターフェース、２４はモデムクロック発生回路でデータ
を送受信する際のボーレートクロック、送信データを変
調し、受信データを復調する際のサンプリングを発生す
る。本実施例ではファクシミリ制御とモデム制御とを同
一制御回路により実施しているのでモデムクロックをフ
ァクシミリ制御のためのクロックとして利用している。
２５はデュアルポート・ラムで４バンクよりなり、１バ
ンクは２５６バイトである。２６はデュアルポート・ラ
ム制御部で、後述するスキャナ・インターフェース回路
２７、プロッタ・インターフェース回路２８からのアク
セスに対する調定のための、ふくそう制御を行う。

【００１４】スキャナ・インターフェース回路２７は読
み取りインターフェース回路で、画処理ＬＳＩ６からの
画信号をシリアル／パラレル変換してデュアルポート・
ラム２５への書き込みを行い、プロッタ・インターフェ
ース回路２８は読み出しインターフェース回路で、デュ
アルポート・ラム２５から画信号を読み出し、パラレル
／シリアル変換してサーマルヘッド８への転送を行う。
モータ制御部２９は原稿送り用モータ７を制御し、モー
タ制御部３０は記録用モータ９を制御する。プロッタ・
イネーブル制御部３１はサーマルヘッド８のイネーブル
制御を行う。汎用入出力ポート３２は各種入出力チャネ
ルを有する。プログラマブル・チップセレクト３３はＲ
ＯＭ２、ＲＡＭ３等のアドレス空間を指定する。

【００１５】図２はプロッタ・インターフェース回路２
８の詳細ブロック図である。４１はデータ送信の時、デ
ュアルポート・ラム２５のどのバンクのデータからデー
タ送信を開始するのかと、送信開始をＤＳＰ２０から設
定されるレジスタ、４２は送信バイト数をＤＳＰ２０か
ら設定されるレジスタ、４３は記録紙に記録するときの
１ラインが１つのバンク（２５６バイト）を超えるか否
かをＤＳＰ２０から設定されるレジスタである。４４は
レジスタ４１に設定された送信開始の設定により後述す
るアドレスカウンタ４６および読出し信号発生回路４８
にスタート信号を送るスタート制御部、４５はシリアル
データの１ビットごとの同期クロックの元となる内部ク
ロックを８分周し、１バイトごとのクロックを発生させ
る１／８分周回路である。

【００１６】４６はデュアルポート・ラム２５へのバン
クとアドレスを１バイトごとにカウントアップするアド
レスカウンタ、４７はレジスタ４２およびレジスタ４３
にＤＳＰ２０から設定された送信バイト数とアドレスカ
ウンタ４６がカウントしたバイト数（プロッタ・インタ
ーフェース回路２８が送信したバイト数）を比較し、一
致したら送信終了信号を発生させる比較器である。４８
はデュアルポート・ラム２５からのデータリードの際、
デュアルポート・ラム２５とのインターフェースを保
ち、後述するパラレル／シリアル変換部５０を制御し、
デュアルポート・ラム２５への読出アクセス信号を発生
する読出し信号発生回路、４９はデュアルポート・ラム
２５からのパラレル画データを一時格納するバッファ、
５０はバッファ４９のパラレルデータを格納し、パラレ
ル／シリアル変換を行うパラレル／シリアル変換部、５
１はパラレル／シリアル変換部５０よりのデータを内部
クロック信号と同期化し、シリアルデータ画データをサ
ーマルヘッド８へ送信するクロックデータ制御部であ
る。

【００１７】図３はスキャナ・インターフェース回路２
７の詳細ブロック図である。６１はデータ受信の時、デ
ュアルポート・ラム２５のどのバンクからデータを格納
開始するのかと、受信開始をＤＳＰ２０から設置される
レジスタ、６２はレジスタ６１に設置された受信開始の
設定により、後述するアドレスカウンタ６３、外部イン
ターフェース回路６４にスタート信号を送るスタート制
御部、６３はデュアルポート・ラム２５へのバンクとア
ドレスを１バイトごとにカウントアップするアドレスカ
ウンタ、６４は画処理ＬＳＩ６とのインターフェースを
保つための外部インターフェース回路である。外部イン
ターフェース回路６４はスタート信号により読み込み準
備完了信号を発生し、データクロックと画像イネーブル
信号を受けて、シリアルデータ１ビットごとに有効デー
タクロック信号を生成する。画像イネーブル信号とシリ
アルデータ信号はデータクロック信号と同期しており、
画像イネーブル信号は、有効データが存在するときのみ
出力される。

【００１８】６５は画像ＬＳＩ６から送られてくるシリ
アルデータをパラレルデータに変換するシリアル／パラ
レル変換部、６６は１ラインのデータが５１２バイト
（２バンク分）を超えてデュアルポート・ラム２５に入
力されることを検知して書き込み動作を中止させるリミ
ット信号を出力するリミッタ回路である。６７は外部イ
ンターフェース回路６４より出力される有効データクロ
ック信号を８分周し、１バイトごとのクロックを発生す
る１／８分周回路、６８はシリアル／パラレル変換部６
５よりのパラレルデータを一時的に格納しておくバッフ
ァ、６９はデュアルポート・ラム２５へのデータ書き込
みの際デュアルポート・ラム２５とのインターフェース
を保つ書込み信号発生回路で、インターフェースを保つ
ようバッファ６８を制御し、デュアルポート・ラム２５
への書き込みアクセス信号を発生する。

【００１９】次に動作について説明する。図４はシステ
ムコントロール部１の行う説明するフロー図で、ＤＳＰ
２０により制御が行われる。ＤＳＰ２０はパネル制御要
求があれば（ＳＴ１）、パネル制御マイコン１０にパネ
ル表示処理を行わせ（ＳＴ２）、データを送信するため
符号化要求、または受信したデータの複合化要求があれ
ば（ＳＴ３）、符号化／復号化処理を行う（ＳＴ４）。
また記録制御要求があれば（ＳＴ５）、プロッタ・イン
ターフェース回路２８へ指示して記録処理を行わせる
（ＳＴ６）。また読取制御要求があれば（ＳＴ７）、ス
キャナ・インターフェース回路２７へ指示して読取処理
を行う（ＳＴ８）。

【００２０】図５は記録処理のフロー図である。１ライ
ンの記録処理動作において、ＤＳＰ２０はデュアルポー
ト・ラム２５の特定バンクにＲＡＭ３より復号データを
転送し（ＳＴ１）、プロッタ・インターフェース回路２
８に特定バンクとデータ量の指示をする動作のみを行い
（ＳＴ２）、以降はプロッタ・インターフェース回路２
８が動作する。プロッタ・インターフェース回路２８
は、ＤＳＰ２０より特定バンク及びデータ量の指示をう
け（ＳＴ３）、その指示に従い、デュアルポート・ラム
２５から、特定バンクのデータの読出を開始し（ＳＴ
４）、データを一旦バッファ４９に格納し、パラレル／
シリアル変換を行い（ＳＴ５）、記録部（プロッタ）の
バッファへ転送する（ＳＴ６）。

【００２１】図６は読取処理のフロー図である。１ライ
ンの読取動作においてＤＳＰ２０はスキャナ・インター
フェース回路２７へデータを入力するデュアルポート・
ラム２５の特定バンクを指示する（ＳＴ１）。スキャナ
・インターフェース回路２７は、特定バンクの指示を受
け（ＳＴ２）、画像処理ＬＳＩ６からのデータの読み出
しを開始し（ＳＴ３）、読み出したデータをシリアル／
パラレル変換し、一旦バッファ６８に格納する（ＳＴ
４）。その後デュアルポート・ラム２５の特定されたバ
ンクへデータを転送する（ＳＴ５）。

【００２２】次にプロッタ・インターフェース回路２８
の動作を図２を参照して詳細に説明する。動作は１ライ
ン分のデータをデュアルポート・ラム２５より記録部を
構成するサーマルヘッド８のバッファに転送する場合に
ついて説明する。ＤＳＰ２０よりレジスタ４１にデュア
ルポート・ラム２５のどのバンクのデータからデータ送
信を開始するか設定され、レジスタ４２に送信バイト
数、レジスタ４３に１ラインが２５６バイトを超えるか
が設定される。次にレジスタ４１にＤＳＰ２０から送信
開始を設定されることにより、スタート制御部４４がス
タート信号を発生し、これによりアドレスカウンタ４６
と読出し信号発生回路４８へ送信開始を指示する。

【００２３】スタート信号によりアドレスカウンタ４６
は、レジスタ４１に設定されたバンク情報を読み込みバ
ンクとバンク内のアドレスを示すアドレス信号を出力す
る。読出し信号発生回路４８はスタート信号により読出
しアクセス信号を発生し、アドレス信号より指示された
バンクのアドレス０からデータの読出しをアクセスす
る。デュアルポート・ラム制御部２６は、書き込みアク
セスと読出しアクセスが同時にアクセスをしていなけれ
ば、デュアルポート・ラム２５へのリード条件をアクテ
ィブにする。この時、同時アクセスとなっていた場合
は、先にアクセスした方を優先し、後からアクセスした
方はアクセス待ち状態となる。

【００２４】デュアルポート・ラム２５へのリード条件
がアクティブになり、デュアルポート・ラム２５はアド
レス信号の指示するデータをパラレル画データとして出
力する。この後デュアルポート・ラム制御部２６は、デ
ュアルポート・ラム２５からの応答信号を出力する。応
答信号により読出し信号発生回路４８は読出しアクセス
信号の出力を次のデータを読み込む時まで停止する。こ
のことにより、デュアルポート・ラム２５は応答信号の
出力を次のアクセスまで停止する。応答信号が出力され
ることにより、バッファ４９はパラレル画データを保持
し、パラレル／シリアル変換部５０へそのデータを送
る。この時のデータが最初のデータである。読出し信号
発生回路４８は応答信号によりパラレル／シリアル変換
部５０を作動させ、パラレル／シリアル変換部５０は、
バッファ４９からのデータを受け取り、パラレル画デー
タをシリアル画データへ変換したデータをクロックデー
タ制御部５１へ送る。

【００２５】クロックデータ制御部５１はパラレル／シ
リアル変換部５０より送られてきたシリアルデータを内
部クロックと同期化し、サーマルヘッド８へ最初のシリ
アル画データとして出力する。１／８分周回路４５は、
１バイトごとの信号を出力し、２バイト目のデータをデ
ュアルポート・ラム２５から読み出すためにアドレスカ
ウンタ４６を１つカウントアップする。読出し信号発生
回路４８はアドレスカウンタ４６のカウントアップ後、
読出しアクセス信号を出力し、２バイト目のデータ読み
込みを開始する。

【００２６】最初のデータ読み込みと同様に、デュアル
ポート・ラム制御部２６はデュアルポート・ラム２５へ
のリードをアクティブにし、デュアルポート・ラム２５
はアドレス信号の指すバンクの２バイト目のデータをパ
ラレル画データとして出力する。デュアルポート・ラム
制御部２６はデュアルポート・ラム２５からの応答信号
を出力し、バッファ４９は２バイト目のデータを格納
し、読出しアクセス信号は次のデータ読み込み時まで出
力を停止し、応答信号もこの後出力を停止する。この時
すでに最初のデータはパラレル／シリアル変換部５０に
渡されているので、２バイト目のデータはパラレル／シ
リアル変換部５０へ渡されるのを待っている状態にな
る。

【００２７】パラレル／シリアル変換部５０が最初のデ
ータを変換終了すると１／８分周回路４５からの１バイ
ト信号により、読出し信号発生回路４８はパラレル／シ
リアル変換部５０にバッファ４９からのデータを読み込
ませる。パラレル／シリアル変換部５０は最初のデータ
と２バイト目のデータのすき間があかないようにデータ
を変換する。３バイト目からはこの繰り返しとなり、Ｄ
ＳＰ２０から設定された１ライン分のデータをシリアル
画データとして転送する。１ライン分のデータが２５６
バイトを超えた場合、バンクは１つカウントアップさ
れ、そのバンクのアドレス０から引き続きデータ転送を
行う。

【００２８】比較器４７は、レジスタ４２、およびレジ
スタ４３に設定された値とアドレスカウンタ４６がカウ
ントアップしたアドレスの値が一致するまで比較を行
う。値が一致したら終了信号を出力し、スタート制御部
４４と読出し信号発生回路４８にデータ送信の終了を指
示する。スタート制御部４４は、スタート信号を初期状
態に戻し、アドレスカウンタ４６と読出し信号発生回路
４８に動作停止を指示する。アドレスカウンタ４６は一
時動作を停止する。読出し信号発生回路４８は終了信号
により読出しアクセス信号をアクティブにしないように
制御する。初期状態に戻ったスタート信号を読出し信号
発生回路４８が受け取ると、最終データの転送が終了す
るのを待ち、最終データ終了後、パラレル／シリアル変
換部５０の動作終了を指示し、パラレル／シリアル変換
部５０はその動作を停止する。１ラインのデータ転送終
了後、プロッタ・イネーブル制御部３１からのデータを
全て受け取ったことを示す信号によりアドレスカウンタ
４６をリセットし、サーマルヘッド８へのシリアル画デ
ータの転送が終了する。

【００２９】次に図３を参照してスキャナ・インターフ
ェース回路２７の動作を詳細に説明する。動作は１ライ
ン分のシリアルデータ受信について説明する。ＤＳＰ２
０よりレジスタ６１に、デュアルポート・ラム２５のど
のバンクから受信データを格納して行くのかを設定す
る。次にレジスタ６１にＤＳＰ２０から受信開始が設定
される。これによりスタート制御部６２がスタート信号
を発生し、アドレスカウンタ６３と外部インターフェー
ス回路６４に受信開始を指示する。スタート信号により
アドレスカウンタ６３はレジスタ６１に設定されたバン
クを読み込む。外部インターフェース回路６４は、スタ
ート信号により画処理ＬＳＩ６へ書き込み準備完了信号
を出力する。画処理ＬＳＩ６は書き込み準備完了信号を
受け取り、画像イネーブル信号とシリアル画データを出
力する。画像イネーブル信号により外部インターフェー
ス回路６４は書き込み準備完了信号の出力を停止する。
データクロックは、画処理ＬＳＩ６から外部インターフ
ェース回路６４へ常に出力されているものである。

【００３０】外部インターフェース回路６４は画像イネ
ーブル信号が出力されたらデータが有効であると判定
し、有効データクロックを出力し、１／８分周回路６７
を作動させる。シリアル／パラレル変換部６５はシリア
ル画データを有効データクロックを使用してパラレルデ
ータに変換し、バッファ６８に出力する。シリアル／パ
ラレル変換部６５は画イネーブル信号が出力されている
間変換動作を続けて行う。

【００３１】１／８分周回路６７は受信有効データの１
バイト単位のバイト信号を出力する。書込み信号発生回
路６９はバイト信号によりバッファ６８へ格納信号を出
力し、バッファ６８はこの格納信号によりシリアル／パ
ラレル変換部６５より送られてくるパラレルデータを一
時格納した後、パラレル画データとして出力する。書込
み信号発生回路６９は格納信号を出力した後、書込みア
クセス信号をデュアルポート・ラム制御部２６へ出力す
る。デュアルポート・ラム制御部２６は読出しアクセス
信号が先に出力されていなければ、デュアルポート・ラ
ム２５へのライト条件をアクティブにし、アドレス信号
の指すバンクのアドレス０に最初の受信データを格納す
る。デュアルポート・ラム制御部２６はデュアルポート
・ラム２５からの応答信号を出力する。書込み信号発生
回路６９は応答信号の出力により書込みアクセス信号の
出力を次のデータライトアクセスの時まで一時停止す
る。

【００３２】この後アドレスカウンタ６３は、１／８分
周回路６７からのバイト信号によりアドレスを１つカウ
ントアップする。書込み信号発生回路６９はバイト信号
により、バッファ６８へ格納信号を出力し、シリアル／
パラレル変換部６５から送られてくる２バイト目のデー
タをバッファ６８に一時格納させる。この後書込み信号
発生回路６９は書込みアクセス信号をデュアルポート・
ラム制御部２６へ出力する。デュアルポート・ラム制御
部２６はデュアルポート・ラム２５へのライト条件をア
クティブにし、アドレス信号の指すバンクのアドレスに
データを格納する。デュアルポート・ラム制御部２６は
デュアルポート・ラム２５からの応答信号を出力する。
この応答信号により書込み信号発生回路６９は書込みア
クセス信号の出力を一時停止し、これにより応答信号の
出力も次のアクセスまで一時停止する。

【００３３】これらの動作を、画像イネーブル信号が出
力されている間繰り返す。１ラインのデータが２５６バ
イトを超えると、バンクは１つカウントアップされ、そ
のバンクのアドレス０からデータを格納してゆく。画像
イネーブル信号の出力が止まると１ラインのデータ受信
終了と外部インターフェース回路６４は判断し、有効デ
ータクロックの出力を停止する。１／８分周回路６７は
バイト信号の出力を停止し、アドレスカウンタ６３を停
止させる。書込み信号発生回路６９はバイト信号の停止
により最後のデータをデュアルポート・ラム２５に格納
し、応答信号により書込みアクセス信号の出力を停止
し、動作を終了する。これで１ライン分のデータ受信が
全て終了する。

【００３４】画像イネーブル信号は、１ラインのデータ
バイト数分出力されているが、１ラインのデータ数が５
１２バイト（２バンク分）を超えると、リミッター回路
６６がリミット信号を出力する。リミッター回路６６は
デュアルポート・ラム２５へ何バイトデータを格納した
かをアドレス信号により監視している。リミット信号が
出力されると１／８分周回路６７は強制的に動作を停止
され、書込み信号発生回路６９とアドレスカウンタ６３
も５１２バイトを超えたデータ格納を行わず動作を停止
する。これにより、他バンク上にある必要なデータを破
壊しないですむ。

【００３５】以上説明したように、本実施例の通信装置
は、１つのデュアルポート・ラムを４分割して扱うこと
により、１ラインごとのデータ管理をＤＳＰが簡単に行
うことができる。また、効率的に連続送信、連続受信す
ることができる。さらに１つのメモリを有効に使うこと
だできる。また、１ラインのデータを分割されたバンク
ごとに処理し、ＤＳＰからデュアルポート・ラム上のデ
ータアクセス制御が簡単に行える。

【００３６】

【発明の効果】以上の説明より明らかなように、本発明
は、記録部へ記憶部よりデータ転送を行うインターフェ
ース回路、読取部より記憶部へデータ転送を行うインタ
ーフェース回路を設け、制御手段の負担を軽減させたの
で、ファクシミリ制御とモデム制御を１つの制御手段で
実施することができ、１つのＬＳＩとして構成すること
を可能とした。

【図面の簡単な説明】

【図１】本実施例の構成を表す全体図

【図２】プロッタ・インターフェース回路を表すブロッ
ク図

【図３】スキャナ・インターフェース回路を表すブロッ
ク図

【図４】システムコントロール部の制御フロー図

【図５】記録処理フロー図

【図６】読取処理フロー図

【符号の説明】

１ システムコントロール部 ２０ ＤＳＰ ２５ デュアルポート・ラム ２６ デュアルポート・ラム制御部 ２７ スキャナ・インターフェース回路 ２８ プロッタ・インターフェース回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 パネル制御、符号化／復号化制御、記録
   制御、読取制御のファクシミリ動作及び回線制御、変復
   調処理のモデム動作に関する制御命令を格納する第１の
   記憶手段と、画像データを格納する第２の記憶手段と、
   画像データの記録を行う記録部と、この記録部へ転送す
   る画像データを所定の容量よりなるバンク単位で格納す
   る同時に読み込みおよび書き込み可能な第３の記憶手段
   と、この第３の記憶手段に格納されたバンク単位ごとの
   画像データを前記記録部へ転送する読み出しインターフ
   ェース回路と、前記第１の記憶手段の制御命令に従いフ
   ァクシミリ制御及びモデム制御を行うとともに、記録制
   御のときは前記第２の記憶手段より画像データを前記第
   ３の記憶手段に転送し、前記読み出しインターフェース
   回路へ記録する画像データを格納するバンクとデータ量
   を示して記録を指示する制御手段とを備えたことを特徴
   とするファクシミリ装置。
2. 【請求項２】 パネル制御、符号化／復号化制御、記録
   制御、読取制御のファクシミリ動作及び回線制御、変復
   調処理のモデム動作に関する制御命令を格納する第１の
   記憶手段と、画像データを格納する第２の記憶手段と、
   画像データを読み取る読取部と、この読取部の読み取っ
   た画像データを所定の量よりなるバンク単位毎に格納す
   る同時に読み取りおよび書き込み可能な第３の記憶手段
   と、前記読取部の読み取った画像データを前記第３の記
   憶手段にバンク単位で格納する読み取りインターフェー
   ス回路と、前記第１記憶手段の制御命令に従いファクシ
   ミリ制御及びモデム制御を行うとともに、読取制御のと
   きは、前記読み取りインターフェース回路へ格納するバ
   ンクを示して読取部からの画像データの前記第３の記憶
   手段への格納を指示し、第３の記憶手段の画像データを
   前記第２の記憶手段へ転送する制御手段とを備えたこと
   を特徴とするファクシミリ装置。