JPH08110886A - Ｄｍａコントローラ及びファクシミリ装置 - Google Patents

Ｄｍａコントローラ及びファクシミリ装置

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JPH08110886A
JPH08110886A JP6268137A JP26813794A JPH08110886A JP H08110886 A JPH08110886 A JP H08110886A JP 6268137 A JP6268137 A JP 6268137A JP 26813794 A JP26813794 A JP 26813794A JP H08110886 A JPH08110886 A JP H08110886A
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JP
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dma
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transfer
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JP6268137A
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Takao Suzuki
孝夫 鈴木
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
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Priority to US08/541,693 priority patent/US5805778A/en
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    • H04N1/32—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

(57)【要約】 【目的】 １ページを１ブロックとするＤＭＡ転送をＣ
ＰＵの負担を増大することなく柔軟に実現できるＤＭＡ
コントローラを提供する。 【構成】 ＤＭＡチャネル毎のアドレスを保持するアド
レス保持部１５ａ〜１５ｃと、これらの中から動作チャ
ネルのアドレスを選択して出力アドレスとするアドレス
セレクタ１５ｄと、任意の加算値を設定可能なアドレス
加算値設定部１５ｊ，１５ｋと、設定された各加算値と
固定加算値を切り換えてアドレス加算値とするアドレス
加算値セレクタ１５ｍと、このアドレス加算値を出力ア
ドレスに加算するアドレス加算器１５ｇと、ＤＭＡ転送
の初期設定時にはアドレス初期設定値を選択し、ＤＭＡ
転送が開始すると上記加算後のアドレスを選択してアド
レス保持部１５ａ〜１５ｃに与えるラッチアドレスセレ
クタ１５ｈ等を備えた。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、周辺機器と記憶装置間
の画像データ転送を中央処理装置を介さずに行うＤＭＡ
（ダイレクトメモリアクセス）転送を制御するＤＭＡコ
ントローラに係り、特に、ファクシミリ装置に用いて好
適なＤＭＡコントローラ、及びこのＤＭＡコントローラ
を用いたファクシミリ装置に関するものである。
【０００２】
【従来の技術】ＤＭＡ転送は、中央処理装置（以下、Ｃ
ＰＵと記す）の介在なしに、１ブロックのデータ転送を
高速に行うものである。ファクシミリ装置の場合、この
１ブロックが特開平２−２７００７７号公報のように画
像データの主走査方向１ライン分であったり、１Ｋバイ
ト等のブロックであったりする。これらは当然、連続ア
ドレスに書かれているものであるため、固定加算値とし
て、データバス幅が８ビットの時はアドレスを＋１，す
なわち１ずつ加算し、データバス幅が１６ビットの時に
はアドレスを＋２，すなわち２ずつ加算すれば、連続ア
ドレスのデータを次々に転送できた。
【０００３】しかし、ファクシミリ装置の動作速度が速
くなってきたため、１ラインを１ブロックとするのでは
なく、１ページを１ブロックとする必要が生じてきた。
１ページを転送するとなると、不要なデータを削除した
り、間引いたりする必要がある。すなわち、ファクシミ
リ装置においては、Ａ４幅の原稿を読み取る場合にも装
置の最大読取り幅で読取り、両側の不要なデータを削除
して送信したり、読取り画像を送信先のファクシミリ装
置に合わせて縮小するため、主走査方向や副走査方向に
間引く処理が必要となる。これは、特開平５−６７０３
５号公報に示されたアレイチェーン方式のように、予め
ＣＰＵにより転送データをアドレス加算値が固定的な小
ブロックに分割して、各ブロック毎の転送先頭アドレス
や転送データ数等を記録したアレイテーブルを作成して
おき、このアレイテーブルを参照しながら各ブロックを
転送することにより可能である。しかし、そのために
は、ＣＰＵが１ページ中のライン数分の参照データをテ
ーブルに設定しなければならない。
【０００４】
【発明が解決しようとする課題】以上のように、最近の
ファクシミリ装置においては、高速読取り、高速書込み
が必要となり、読取りデータや書込みデータ１ページ分
をＣＰＵの介在なしに転送することが必要となってきて
いるが、読取りサイズ、通信サイズ、書込みサイズ等で
メモリアドレスの加算値が固定値だけでは実現不可能と
なっている。すなわち、従来技術においては、１ページ
を１ブロックとしてＤＭＡ転送する場合、主走査方向や
副走査方向の任意数の間引きや、不要なデータの削除が
できないという問題点があった。また、これらの間引き
や削除等の詳細をテーブルに設定して１ページのＤＭＡ
転送を行なう場合は、ＣＰＵの負担が大きくなる問題点
があった。
【０００５】そこで、本発明はこのような問題点を解決
するためになされたものであり、まず、１ページを１ブ
ロックとするＤＭＡ転送をＣＰＵの負担を増大すること
なく柔軟に実現できるＤＭＡコントローラを提供するこ
とを目的とするものである。また、上記のようなＤＭＡ
コントローラを備えたファクシミリ装置を提供すること
を目的とするものである。
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
周辺機器と記憶装置間の画像データ転送をＣＰＵを介さ
ずに行うＤＭＡ転送を制御するＤＭＡコントローラにお
いて、ＤＭＡチャネル毎に必要となるアドレスを、アド
レス初期設定値に予め設定されたアドレス加算値を順次
加算することによって生成するアドレス生成手段と、前
記アドレス加算値を任意の値に設定可能なアドレス加算
値設定手段とを備えたものである。
【０００７】更に、請求項２記載の発明は、予め固定的
に設定された固定加算値と前記アドレス加算値設定手段
に設定された任意の加算値とを切り換えてアドレス加算
値とする加算値切換手段を備えたものである。
【０００８】また、請求項３記載の発明は、前記アドレ
ス加算値設定手段を複数備えるとともに、各アドレス加
算値設定手段に設定された加算値を切り換えてアドレス
加算値とする加算値切換手段を備えたものである。
【０００９】そして、請求項４記載の発明は、前記加算
値切換手段が、動作ＤＭＡチャネル毎にアドレス加算値
を切り換えるようにしたものである。
【００１０】また、請求項５記載の発明は、前記加算値
切換手段が、一定量のデータ転送終了時毎にアドレス加
算値を切り換えるようにしたものである。
【００１１】一方、請求項６記載の発明は、画像読取装
置や画像記録装置等の周辺機器と画像記憶装置間の画像
データ転送をＣＰＵを介さずに行うＤＭＡ転送を制御す
るＤＭＡコントローラを備えたファクシミリ装置おい
て、ＤＭＡチャネル毎に必要となるアドレスを、アドレ
ス初期設定値に予め設定されたアドレス加算値を順次加
算することによって生成するアドレス生成手段と、前記
アドレス加算値を任意の値に設定可能なアドレス加算値
設定手段と、予め固定的に設定された固定加算値と前記
アドレス加算値設定手段に設定された任意の加算値とを
切り換えてアドレス加算値とする加算値切換手段とを備
え、原稿１ページ分の画像データを１ブロックとしてＤ
ＭＡ転送するようにしたものである。
【００１２】
【作用】請求項１記載の構成によれば、アドレス加算値
設定手段に任意の加算値を設定することにより、１ペー
ジを１ブロックとするＤＭＡ転送において、主走査方向
に任意数の間引きを行なうことができる。
【００１３】更に、請求項２記載の構成によれば、一般
的な＋１等の固定加算値とアドレス加算値設定手段に設
定された任意の加算値とを加算値切換手段によって切り
換えて使用することにより、例えば、Ａ３幅で展開して
ある画像データの内、Ｂ４幅だけを抜き取って転送する
ことができる。また、副走査方向の任意数の間引きを行
なうことができる。
【００１４】また、請求項３記載の構成によれば、各ア
ドレス加算値設定手段に任意の加算値を設定し、加算値
切換手段により切り換えて使用することにより、各ＤＭ
Ａ転送毎に紙サイズや通信サイズに柔軟に対応すること
ができる。また、主走査方向及び副走査方向にそれぞれ
任意数の間引きを行なうことができる。
【００１５】そして、請求項４記載の構成によれば、動
作ＤＭＡチャネル毎にアドレス加算値を切り換えること
により、例えば、画像データを展開するＤＭＡチャネル
と展開してある画像データを別の所に転送するＤＭＡチ
ャネルとが異なる加算値で同時に動作することができ
る。
【００１６】また、請求項５記載の構成によれば、一定
量のデータ転送終了毎にアドレス加算値を切り換えるこ
とにより、例えば、Ａ３幅で展開してある画像データの
内、Ｂ４幅だけを抜き取って転送することができる。ま
た、主走査方向や副走査方向にそれぞれ任意数の間引き
を行なうことができる。
【００１７】一方、請求項６記載の構成によれば、ファ
クシミリ装置において、１ページを１ブロックとするＤ
ＭＡ転送をＣＰＵの負担を増大することなく柔軟に行な
うことができる。
【００１８】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は、本発明の一実施例に係るファクシミリ
装置のブロック図である。
【００１９】図において、１は装置各部の制御処理、及
びファクシミリ伝送制御手順の処理を行うＣＰＵ、２は
ＣＰＵ１が実行する制御処理プログラム及び当該制御処
理プログラムを実行するときに必要な各種データなどを
記憶するとともに、ＣＰＵ１のワークエリアを構成する
システムメモリ、３はＧ３ファクシミリ装置に固有な各
種の情報を記憶するためのパラメータメモリ、４は所定
の解像度で原稿を走査して画像を読み取り、この読取画
像に所定の各種画像処理を施す画像読取装置としてのス
キャナ、５は前記画像処理された画像データまたは他の
ファクシミリ装置から受信した画像データを所定の解像
度で記録する画像記録装置としてのプロッタ、６は本装
置を操作するための操作パネルで、各種操作キーや各種
表示器から成る。
【００２０】７は送信する画像データを符号化圧縮する
とともに、符号化圧縮されて受信された画像データを元
の画像データに復号化する符号化復号化部、８はスキャ
ナ４によって読み込まれた画像データや符号化圧縮され
た状態の画像データやプロッタ５に出力する画像データ
を記憶するための画像記憶装置、９はＧ３ファクシミリ
装置のモデム機能を実現するためのものであり、伝送手
順信号をやり取りするための低速モデム機能（Ｖ．２１
モデム）、および主に画像データをやり取りするための
高速モデム機能（Ｖ．２９モデム、Ｖ．２７ｔｅｒモデ
ム）を備えたモデム、１０は本ファクシミリ装置を公衆
回線に接続するためのもので、自動発着信機能を備えた
網制御装置（ＮＣＵ）、１１はＣＰＵ１を介さずに上記
スキャナ４やプロッタ５等の周辺機器と画像記憶装置８
間で高速にデータをやり取りするためのＤＭＡコントロ
ーラである。
【００２１】これらのＣＰＵ１、システムメモリ２、パ
ラメータメモリ３、スキャナ４、プロッタ５、操作パネ
ル６、符号化復号化部７、画像記憶装置８、モデム９、
網制御装置１０、及びＤＭＡコントローラ１１は、シス
テムバス１２に接続されており、これらの各要素間での
データのやり取りは主として当該システムバス１２を介
して行われるが、モデム９と網制御装置１０との間のデ
ータのやり取りは直接行われている。
【００２２】図２は上記ＤＭＡコントローラ１１の内部
構成を示すブロック図である。図において、１３はスキ
ャナ４やプロッタ５等の周辺機器からのＤＭＡ転送要求
を示すリクエスト信号を受け付けるリクエストサンプリ
ング部、１４は受け付けられたリクエスト信号に基づ
き、予め定められた優先順位に従ってＤＭＡ転送のため
の動作チャネルを決定する動作チャネル決定部、１５は
上記動作チャネル決定部１４で決定された動作チャネル
情報に基づき、ＤＭＡ転送のためアドレスを生成するア
ドレス生成部で、このアドレス生成部１５は本願発明の
特徴部分であり、後に詳述する。１６はリクエスト信号
が受け付けられ、動作チャネルが決定した周辺機器に対
して、ＤＭＡ転送許可信号ＤＡＣＫを出力するＤＡＣＫ
生成部、１７はメモリリードライト（Ｒ／Ｗ）信号やＩ
／Ｏリードライト（Ｒ／Ｗ）信号等のＤＭＡ転送に際し
て必要になるコントロール信号を生成するコントロール
信号生成部、１８は転送データ数をカウントする転送カ
ウント部であり、この転送カウント部１８は、１ページ
の画像データを１ブロックとしてＤＭＡ転送する場合
に、１ページ（１ブロック）の終了信号をＣＰＵ１に対
して出力するとともに、１ライン毎の終了信号をアドレ
ス生成部１５に出力する。
【００２３】図３は上記アドレス生成部１５の第１の実
施例を示す内部構成図である。図において、１５ａ，１
５ｂ，・・・，１５ｃは、各ＤＭＡチャネルＣＨ１〜Ｃ
ＨＮ毎に設けられたアドレス保持部であり、アドレスの
ビット数分のラッチ回路により構成され、対応するラッ
チ信号によって入力値を一時保持する。１５ｄは、動作
ＤＭＡチャネルを示すアドレスセレクタ切り換え信号に
基づき、上記各アドレス保持部１５ａ〜１５ｃの内、対
応するアドレスを選択するアドレスセレクタ、１５ｅは
アドレスセレクタ１５ｄから出力されるアドレスを出力
アドレスラッチ信号により一時保持して出力アドレスと
する出力アドレス保持部であり、アドレスのビット数分
のラッチ回路により構成される。１５ｆは任意のアドレ
ス加算値を設定可能なアドレス加算値設定手段としての
アドレス加算値設定部であり、アドレスのビット数分の
ラッチ回路により構成され、アドレス加算値として入力
される加算データが加算データラッチ信号によりラッチ
される。１５ｇは、前記出力アドレス保持部１５ｅから
の出力アドレスに上記アドレス加算値設定部１５ｆに設
定された加算値を加算するアドレス加算器、１５ｈは、
前記アドレス保持部１５ａ〜１５ｃにラッチするアドレ
スを選択するラッチアドレスセレクタであり、ラッチア
ドレスセレクタ切り換え信号によりＤＭＡ転送の初期設
定時のときだけＣＰＵ１からのアドレス初期設定値が選
択され、ＤＭＡ転送が開始するとアドレス加算器１５ｇ
の出力である加算後のアドレスに切り換えられる。ここ
で、上記アドレス保持部１５ａ〜１５ｃ，アドレスセレ
クタ１５ｄ，出力アドレス保持部１５ｅ，アドレス加算
器１５ｇ及びラッチアドレスセレクタ１５ｈにより、Ｄ
ＭＡチャネル毎に必要となるアドレスを、アドレス初期
設定値に予め設定されたアドレス加算値を順次加算する
ことによって生成するアドレス生成手段１５ｉが構成さ
れている。
【００２４】以上の構成における動作タイミングの一例
を図４及び図５に示す。図４はアドレス初期設定時の動
作タイミングを示し、図５はＤＭＡ動作時のタイミング
を示している。まず、ＤＭＡ転送開始前に、図４に示す
ように、ＣＰＵ１が各ＤＭＡチャネル毎のアドレス初期
設定値をラッチアドレスセレクタ１５ｈに与え、ラッチ
アドレスセレクタ切り換え信号を“Ｌ”レベルにするこ
とにより、各アドレス初期設定値が各アドレス保持部１
５ａ〜１５ｎに与えられる。これらのアドレス初期設定
値は、対応するＣＨ１〜ＣＨＮラッチ信号の立上りエッ
ジによって対応するアドレス保持部１５ａ〜１５ｃにラ
ッチされる。また、アドレス加算値を示す加算データを
アドレス加算値設定部１５ｆを与えて加算データラッチ
信号よりラッチさせる。
【００２５】初期設定が済み、ＤＭＡ転送が開始される
と、各ＤＭＡチャネルが図５に示すように時分割動作す
る。例えば、ＤＭＡチャネルＣＨ１が動作しているサイ
クルでは、アドレスセレクタ１５ｄがアドレスセレクタ
切り換え信号に基づき、チャネルＣＨ１用のアドレス保
持部１５ａの出力を選択する。このアドレスを出力アド
レスラッチ信号の立上りエッジで出力アドレス保持部１
５ｅに保持して、画像記憶装置８に出力する。一方、こ
のアドレスと、ＣＰＵ１によってアドレス加算値設定部
１５ｆに設定された加算値ｘとをアドレス加算器１５ｇ
で加算し、ラッチアドレスセレクタ１５ｈに出力する。
このラッチアドレスセレクタ１５ｈを制御するラッチア
ドレスセレクタ切り換え信号はＤＭＡ転送中“Ｈ”レベ
ルであるので、加算後のアドレスはラッチアドレスセレ
クタ１５ｈを介して各アドレス保持部１５ａ〜１５ｃに
与えられる。そして、このアドレスは、ＣＨ１ラッチ信
号の立上りエッジでチャネルＣＨ１用アドレス保持部１
５ａにラッチされる。これで次のメモリアドレスがセッ
トされたことになり、チャネルＣＨ１のアドレス初期設
定値をＡ１とすると加算値ｘを加算したアドレス（Ａ１
＋ｘ）がアドレスセレクタ１５ｄより出力される。同様
に、チャネル２，・・・，Ｎも同様に時分割動作する。
【００２６】具体例として、アドレス加算値を４とした
場合、図１０に示すような主走査方向に４飛びの間引き
を行うことができる。このアドレス加算値は任意の値を
設定することができるので、１ページを１ブロックとし
たＤＭＡ転送において、主走査方向の任意数の間引きが
ＣＰＵ１の介在なしに実現できる。従来は、主走査方向
の任意数の間引きはＣＰＵ１の介在が必要であった。ま
た、主走査方向に連続で１ページ分の画像データが画像
記憶装置８に展開してある場合に、回転処理等で副走査
方向に１ワード（バイト）ずつ転送したい場合には、主
走査ワード（バイト）数の加算が必要となり、従来の固
定値では実現できないが、上述した実施例では実現可能
となる。
【００２７】図６は図２におけるアドレス生成部１５の
第２の実施例を示す内部構成図であり、同図において、
前記図３と同一符号は同一又は相当部分を示している。
図において、１５ｊ，１５ｋはそれぞれ前記実施例同様
のアドレス加算値設定部Ａ，Ｂであり、ＣＰＵ１からの
加算データを対応する加算データＡラッチ信号又は加算
データＢラッチ信号によりラッチすることにより、それ
ぞれ任意のアドレス加算値を設定することができる。１
５ｌは電源とアース間の値を入力して＋１等の固定値を
設定する固定値設定部である。１５ｍは上記各アドレス
加算値設定部１５ｉ，１５ｋに設定された各加算値と固
定値設定部１５ｌで設定された固定値の内いずれかを選
択して、前記アドレス加算器１５ｇに与える加算値とす
るアドレス加算値セレクタである。１５ｎは上記アドレ
ス加算値セレクタ１５ｍを制御する切り換え信号を生成
する加算値切り換え信号生成部であり、この加算値切り
換え信号生成部１５ｎは、図２に示した動作チャネル決
定部１４によるＤＭＡ各チャネルの動作信号と、転送カ
ウント部１８からの１ライン転送終了信号に基づき切り
換え信号を生成する。ここで、上記アドレス加算値セレ
クタ１５ｍと加算値切り換え信号生成部１５ｎにより、
加算値切換手段１５ｏが構成されている。
【００２８】以上の構成において、例えば、アドレス加
算値設定部（Ａ）１５ｉに＋４、アドレス加算値設定部
（Ｂ）１５ｋに＋１０を設定しておき、ＤＭＡチャネル
ＣＨ１とＣＨ３は＋４、ＤＭＡチャネルＣＨ２は＋１
０、その他のＤＭＡチャネルは＋１としたい場合は、図
７に示すような動作となる。図７の基本的動作は前記実
施例の図５と同じであり、加算値の切り換えが行われる
点が異なる。すなわち、加算値切り換え信号生成部１５
ｎより、ＤＭＡチャネルＣＨ１，ＣＨ３動作時にはアド
レス加算値設定部（Ａ）１５ｉの出力を、ＤＭＡチャネ
ルＣＨ２動作時にはアドレス加算値設定部（Ｂ）１５ｋ
の出力を、その他のＤＭＡチャネル動作時には固定値を
アドレス加算値セレクタ１５ｍで選択的に切り換えるよ
うに、切り換え信号を出力すれば良い（図７，図８参
照）。
【００２９】また、ＤＭＡチャネルＣＨ１の中であって
も、１１，２１，３１，・・・，（１０ｎ＋１）回目の
転送時だけ＋１０とし、その他の回の転送時は＋４と
し、他のチャネルは前述と同じ場合も、加算値切り換え
信号生成部１５ｎから図９に示すような加算値切り換え
信号を発生するようにすれば良い。
【００３０】従って、本実施例によれば、＋１等の固定
加算値と任意の加算値の組合せにより、１ページを１ブ
ロックとしたＤＭＡ転送において、図１１に示すような
小サイズ抜取り、更には図１２に示すような副走査間引
きが実現可能となる。また、任意の加算値の組合せによ
り、主走査方向及び副走査方向の両方の間引きや、スキ
ャナ４から画像記憶装置８へのＤＭＡチャネルと、画像
記憶装置８からプロッタ５へのＤＭＡチャネルとで、間
引き数を異ならせることができる等、１ページを１ブロ
ックとしたＤＭＡ転送に柔軟に対応することが可能とな
る。
【００３１】なお、上記各実施例においては、本発明に
よるＤＭＡコントローラをファクシミリ装置に適用した
場合について説明したが、一般的な画像データを扱う画
像処理装置やデジタル複写機等にも適用可能である。
【００３２】
【発明の効果】請求項１記載の発明によれば、ＤＭＡコ
ントローラに、ＤＭＡチャネル毎に必要となるアドレス
を、アドレス初期設定値に予め設定されたアドレス加算
値を順次加算することによって生成するアドレス生成手
段と、前記アドレス加算値を任意の値に設定可能なアド
レス加算値設定手段とを備えたので、このアドレス加算
値設定手段に任意の加算値を設定することにより、１ペ
ージを１ブロックとするＤＭＡ転送において、主走査方
向に任意数の間引きを行なうことができる効果がある。
【００３３】更に、請求項２記載の発明によれば、予め
固定的に設定された固定加算値と前記アドレス加算値設
定手段に設定された任意の加算値とを切り換えてアドレ
ス加算値とする加算値切換手段を備えたので、一般的な
＋１等の固定加算値とアドレス加算値設定手段に設定さ
れた任意の加算値とを加算値切換手段によって切り換え
て使用することにより、例えば、Ａ３幅で展開してある
画像データの内、Ｂ４幅だけを抜き取って転送すること
ができる。また、副走査方向の任意数の間引きを行なう
ことができる等の効果がある。
【００３４】また、請求項３記載の発明によれば、前記
アドレス加算値設定手段を複数備えるとともに、各アド
レス加算値設定手段に設定された加算値を切り換えてア
ドレス加算値とする加算値切換手段を備えたので、各ア
ドレス加算値設定手段に任意の加算値を設定し、加算値
切換手段により切り換えて使用することにより、各ＤＭ
Ａ転送毎に紙サイズや通信サイズに柔軟に対応すること
ができる。また、主走向及び副走査方向にそれぞれ任意
数の間引きを行なうことができる等の効果がある。
【００３５】そして、請求項４記載の発明によれば、前
記加算値切換手段が、動作ＤＭＡチャネル毎にアドレス
加算値を切り換えるようにしたので、例えば、画像デー
タを展開するＤＭＡチャネルと展開してある画像データ
を別の所に転送するＤＭＡチャネルとが異なる加算値で
同時に動作することができる効果がある。
【００３６】また、請求項５記載の発明によれば、前記
加算値切換手段が、一定量のデータ転送終了時毎にアド
レス加算値を切り換えるようにしたので、例えば、Ａ３
幅で展開してある画像データの内、Ｂ４幅だけを抜き取
って転送することができる。また、主走査方向や副走査
方向に任意数の間引きを行なうことができる等の効果が
ある。
【００３７】一方、請求項６記載の発明によれば、ＤＭ
Ａコントローラを備えたファクシミリ装置おいて、ＤＭ
Ａチャネル毎に必要となるアドレスを、アドレス初期設
定値に予め設定されたアドレス加算値を順次加算するこ
とによって生成するアドレス生成手段と、前記アドレス
加算値を任意の値に設定可能なアドレス加算値設定手段
と、予め固定的に設定された固定加算値と前記アドレス
加算値設定手段に設定された任意の加算値とを切り換え
てアドレス加算値とする加算値切換手段とを備え、原稿
１ページ分の画像データを１ブロックとしてＤＭＡ転送
するようにしたので、１ページを１ブロックとするＤＭ
Ａ転送をＣＰＵの負担を増大することなく柔軟に行なう
ことができる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例に係るファクシミリ装置のブ
ロック図。
【図２】上記ファクシミリ装置におけるＤＭＡコントロ
ーラの内部構成を示すブロック図。
【図３】上記ＤＭＡコントローラにおけるアドレス生成
部の第１の実施例を示す内部構成図。
【図４】上記実施例におけるアドレス初期設定時のタイ
ミング図。
【図５】上記実施例におけるＤＭＡ動作時のタイミング
図。
【図６】アドレス生成部の第２の実施例を示す内部構成
図。
【図７】上記実施例におけるＤＭＡ動作時のタイミング
図。
【図８】上記実施例における加算値切り換え信号生成表
を示す図。
【図９】上記実施例における他の加算値切り換え信号生
成表を示す図。
【図１０】主走査任意間引きの説明図。
【図１１】小サイズ抜き取りの説明図。
【図１２】副走査間引きの説明図。
【符号の説明】
１ ＣＰＵ ４ スキャナ ５ プロッタ ８ 画像記憶装置 １１ ＤＭＡコントローラ １５ アドレス生成部 １５ａ〜１５ｃ アドレス保持部 １５ｄ アドレスセレクタ １５ｅ 出力アドレス保持部 １５ｆ，１５ｊ，１５ｋ アドレス加算値設定部 １５ｇ アドレス加算器 １５ｈ ラッチアドレスセレクタ １５ｉ アドレス生成手段 １５ｌ 固定値設定部 １５ｍ アドレス加算値セレクタ １５ｎ 加算値切り換え信号生成部 １５ｏ 加算値切換手段

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 周辺機器と記憶装置間の画像データ転送
    を中央処理装置を介さずに行うＤＭＡ転送を制御するＤ
    ＭＡコントローラにおいて、 ＤＭＡチャネル毎に必要となるアドレスを、アドレス初
    期設定値に予め設定されたアドレス加算値を順次加算す
    ることによって生成するアドレス生成手段と、 前記アドレス加算値を任意の値に設定可能なアドレス加
    算値設定手段とを備えたことを特徴とするＤＭＡコント
    ローラ。
  2. 【請求項２】 予め固定的に設定された固定加算値と前
    記アドレス加算値設定手段に設定された任意の加算値と
    を切り換えてアドレス加算値とする加算値切換手段を備
    えたことを特徴とする請求項１記載のＤＭＡコントロー
    ラ。
  3. 【請求項３】 前記アドレス加算値設定手段を複数備え
    るとともに、各アドレス加算値設定手段に設定された加
    算値を切り換えてアドレス加算値とする加算値切換手段
    を備えたことを特徴とする請求項１記載のＤＭＡコント
    ローラ。
  4. 【請求項４】 前記加算値切換手段は、動作ＤＭＡチャ
    ネル毎にアドレス加算値を切り換えることを特徴とする
    請求項２又は請求項３記載のＤＭＡコントローラ。
  5. 【請求項５】 前記加算値切換手段は、一定量のデータ
    転送終了時毎にアドレス加算値を切り換えることを特徴
    とする請求項２又は請求項３記載のＤＭＡコントロー
    ラ。
  6. 【請求項６】 画像読取装置や画像記録装置等の周辺機
    器と画像記憶装置間の画像データ転送を中央処理装置を
    介さずに行うＤＭＡ転送を制御するＤＭＡコントローラ
    を備えたファクシミリ装置おいて、 ＤＭＡチャネル毎に必要となるアドレスを、アドレス初
    期設定値に予め設定されたアドレス加算値を順次加算す
    ることによって生成するアドレス生成手段と、 前記アドレス加算値を任意の値に設定可能なアドレス加
    算値設定手段と、 予め固定的に設定された固定加算値と前記アドレス加算
    値設定手段に設定された任意の加算値とを切り換えてア
    ドレス加算値とする加算値切換手段とを備え、 原稿１ページ分の画像データを１ブロックとしてＤＭＡ
    転送することを特徴とするファクシミリ装置。
JP6268137A 1994-10-07 1994-10-07 Ｄｍａコントローラ及びファクシミリ装置 Pending JPH08110886A (ja)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1040211A (ja) * 1996-04-30 1998-02-13 Texas Instr Inc <Ti> パケット化されたデータ通信インタフェース機器内での直接メモリアクセス優先順位を割り当てるための方法ならびにｄｍａチャンネル回路
US6154793A (en) * 1997-04-30 2000-11-28 Zilog, Inc. DMA with dynamically assigned channels, flexible block boundary notification and recording, type code checking and updating, commands, and status reporting
TW406229B (en) * 1997-11-06 2000-09-21 Hitachi Ltd Data process system and microcomputer
US6167465A (en) * 1998-05-20 2000-12-26 Aureal Semiconductor, Inc. System for managing multiple DMA connections between a peripheral device and a memory and performing real-time operations on data carried by a selected DMA connection
US6449665B1 (en) 1999-10-14 2002-09-10 Lexmark International, Inc. Means for reducing direct memory access
US6906823B1 (en) * 2000-05-15 2005-06-14 International Business Machines Corporation Input interface for a raster object memory in a method, system and program
US6927776B2 (en) 2001-05-17 2005-08-09 Matsushita Electric Industrial Co., Ltd. Data transfer device and method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4079455A (en) * 1976-12-13 1978-03-14 Rca Corporation Microprocessor architecture
US4479179A (en) * 1979-07-30 1984-10-23 International Business Machines Corporation Synchronous cycle steal mechanism for transferring data between a processor storage unit and a separate data handling unit
JPH0760423B2 (ja) * 1984-12-24 1995-06-28 株式会社日立製作所 データ転送方式
KR860007588A (ko) * 1985-03-25 1986-10-15 미쓰다 가쓰시게 데이터 처리장치
JPS63307587A (ja) * 1987-06-09 1988-12-15 Fuji Photo Film Co Ltd 画像デ−タ変換装置
JP3055917B2 (ja) * 1990-05-22 2000-06-26 日本電気株式会社 データ転送制御装置
US5530901A (en) * 1991-11-28 1996-06-25 Ricoh Company, Ltd. Data Transmission processing system having DMA channels running cyclically to execute data transmission from host to memory and from memory to processing unit successively
US5535417A (en) * 1993-09-27 1996-07-09 Hitachi America, Inc. On-chip DMA controller with host computer interface employing boot sequencing and address generation schemes
US5561821A (en) * 1993-10-29 1996-10-01 Advanced Micro Devices System for performing I/O access and memory access by driving address of DMA configuration registers and memory address stored therein respectively on local bus
US5613162A (en) * 1995-01-04 1997-03-18 Ast Research, Inc. Method and apparatus for performing efficient direct memory access data transfers
US5590377A (en) * 1995-06-07 1996-12-31 Ast Research, Inc. Automatic control of distributed DMAs in a PCI bus system supporting dual ISA buses

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