JPH08163339A - ファクシミリ装置 - Google Patents
ファクシミリ装置Info
- Publication number
- JPH08163339A JPH08163339A JP33051694A JP33051694A JPH08163339A JP H08163339 A JPH08163339 A JP H08163339A JP 33051694 A JP33051694 A JP 33051694A JP 33051694 A JP33051694 A JP 33051694A JP H08163339 A JPH08163339 A JP H08163339A
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- JP
- Japan
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- dma
- transfer
- line
- byte
- start address
- Prior art date
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Abstract
(57)【要約】
【目的】 装置構成をあまり複雑化することなく、ＤＭ
Ａ転送におけるＣＰＵの処理負荷を軽減できるファクシ
ミリ装置を提供する。 【構成】 スキャナによりライン単位で読み取られた画
像データをラインバッファメモリにＤＭＡ転送するファ
クシミリ装置において、ライン単位の転送開始アドレス
を設定する１ライン目スタートアドレスラッチ２１と２
ライン目スタートアドレスラッチ２２を備えて、スキャ
ナからラインバッファメモリへのＤＭＡ転送を２ライン
毎に制御する。先頭無効バイト数を設定する無効バイト
数ラッチ２３と、有効データ転送バイト数を設定する転
送バイト数ラッチ２４はそれぞれ２ラインで共通化し
た。
Ａ転送におけるＣＰＵの処理負荷を軽減できるファクシ
ミリ装置を提供する。 【構成】 スキャナによりライン単位で読み取られた画
像データをラインバッファメモリにＤＭＡ転送するファ
クシミリ装置において、ライン単位の転送開始アドレス
を設定する１ライン目スタートアドレスラッチ２１と２
ライン目スタートアドレスラッチ２２を備えて、スキャ
ナからラインバッファメモリへのＤＭＡ転送を２ライン
毎に制御する。先頭無効バイト数を設定する無効バイト
数ラッチ２３と、有効データ転送バイト数を設定する転
送バイト数ラッチ２４はそれぞれ２ラインで共通化し
た。
Description
【０００１】
【産業上の利用分野】本発明は、画像読取手段からの画
像データをメモリにＤＭＡ転送する機能を有するファク
シミリ装置に関する。
像データをメモリにＤＭＡ転送する機能を有するファク
シミリ装置に関する。
【０００２】
【従来の技術】従来のファクシミリ装置においては、画
像読取手段であるスキャナからの画像データをライン単
位で制御し、ＤＭＡ転送するものが一般的であった。つ
まり、スキャナからの画像データをラインバッファメモ
リに対してＤＭＡ転送するのを１ライン単位で行ってい
た。
像読取手段であるスキャナからの画像データをライン単
位で制御し、ＤＭＡ転送するものが一般的であった。つ
まり、スキャナからの画像データをラインバッファメモ
リに対してＤＭＡ転送するのを１ライン単位で行ってい
た。
【０００３】また、従来のファクシミリ装置において
は、コピーモード時、スキャナからの画像データは一旦
ラインバッファメモリにＤＭＡ転送してから、画像記録
手段であるプロッタにＤＭＡ転送されていた。
は、コピーモード時、スキャナからの画像データは一旦
ラインバッファメモリにＤＭＡ転送してから、画像記録
手段であるプロッタにＤＭＡ転送されていた。
【０００４】
【発明が解決しようとする課題】ところが、このような
従来のファクシミリ装置においては、以下のような問題
点があった。
従来のファクシミリ装置においては、以下のような問題
点があった。
【０００５】すなわち、スキャナからの画像データをラ
インバッファメモリに対してライン単位でＤＭＡ転送す
る場合、スキャナの読取速度が高速化すると、ライン単
位のＤＭＡ制御ではＣＰＵの処理負荷が大きくなってし
まう。そこで、例えば２ライン毎にＤＭＡ転送するよう
に制御すれば、ＣＰＵの処理負荷が軽減することになる
が、この場合、転送開始アドレスや先頭無効バイト数及
び有効データ転送バイト数等を設定するレジスタやラッ
チからなる設定手段を各ライン毎に設けなければなら
ず、装置構成が複雑化するという問題点があった。な
お、上記先頭無効バイト数とは、例えばＡ３幅を読み取
り可能なスキャナでＡ４サイズの原稿を読み取るときに
生じるライン先頭の無効データのバイト数のことであ
る。また、有効データ転送バイト数とは、上記Ａ４サイ
ズの原稿幅に対応するライン中の有効データの転送バイ
ト数のことである。
インバッファメモリに対してライン単位でＤＭＡ転送す
る場合、スキャナの読取速度が高速化すると、ライン単
位のＤＭＡ制御ではＣＰＵの処理負荷が大きくなってし
まう。そこで、例えば２ライン毎にＤＭＡ転送するよう
に制御すれば、ＣＰＵの処理負荷が軽減することになる
が、この場合、転送開始アドレスや先頭無効バイト数及
び有効データ転送バイト数等を設定するレジスタやラッ
チからなる設定手段を各ライン毎に設けなければなら
ず、装置構成が複雑化するという問題点があった。な
お、上記先頭無効バイト数とは、例えばＡ３幅を読み取
り可能なスキャナでＡ４サイズの原稿を読み取るときに
生じるライン先頭の無効データのバイト数のことであ
る。また、有効データ転送バイト数とは、上記Ａ４サイ
ズの原稿幅に対応するライン中の有効データの転送バイ
ト数のことである。
【０００６】さらに、スキャナからの画像データは、読
取線密度や読取モードにより２ラインともに有効である
場合と、１ラインのみが有効である場合がある。また、
通信速度等の関係で原稿を停止し、読取りも停止した
り、原稿スタート時には特異ななタイミングでデータを
メモリに取り込まなければならない。これを上記のよう
な２ライン毎のＤＭＡ転送で対応するには、装置構成が
複雑化し、制御も複雑になるという問題点があった。
取線密度や読取モードにより２ラインともに有効である
場合と、１ラインのみが有効である場合がある。また、
通信速度等の関係で原稿を停止し、読取りも停止した
り、原稿スタート時には特異ななタイミングでデータを
メモリに取り込まなければならない。これを上記のよう
な２ライン毎のＤＭＡ転送で対応するには、装置構成が
複雑化し、制御も複雑になるという問題点があった。
【０００７】また、コピーモード時、スキャナからの画
像データを一旦ラインバッファメモリにＤＭＡ転送して
からプロッタにＤＭＡ転送する場合、読取速度が高速化
すると、やはりＣＰＵの処理負荷やＤＭＡ転送によるバ
ス負荷が大きくなってしまう。ところで、直接送信モー
ドやメモリ蓄積送信モードでは、スキャナからの画像デ
ータを圧縮するため一旦ラインバッファメモリにＤＭＡ
転送される。それに対して、コピーモードでは、圧縮す
る必要がなく、さらにバス負荷を軽減するために直接プ
ロッタにＤＭＡ転送することが考えられる。しかし、こ
の場合、ファクシミリ装置の動作モードによってＤＭＡ
の転送先が異なるので、転送先毎にＤＭＡリクエスト発
生部やＤＭＡ応答受付部、さらには無効バイトカウント
部や転送バイトカウント部を用意しなけれなならず、装
置構成が複雑化するという問題点があった。
像データを一旦ラインバッファメモリにＤＭＡ転送して
からプロッタにＤＭＡ転送する場合、読取速度が高速化
すると、やはりＣＰＵの処理負荷やＤＭＡ転送によるバ
ス負荷が大きくなってしまう。ところで、直接送信モー
ドやメモリ蓄積送信モードでは、スキャナからの画像デ
ータを圧縮するため一旦ラインバッファメモリにＤＭＡ
転送される。それに対して、コピーモードでは、圧縮す
る必要がなく、さらにバス負荷を軽減するために直接プ
ロッタにＤＭＡ転送することが考えられる。しかし、こ
の場合、ファクシミリ装置の動作モードによってＤＭＡ
の転送先が異なるので、転送先毎にＤＭＡリクエスト発
生部やＤＭＡ応答受付部、さらには無効バイトカウント
部や転送バイトカウント部を用意しなけれなならず、装
置構成が複雑化するという問題点があった。
【０００８】そこで、本発明はこのような問題点を解決
するためになされたものであり、装置構成や制御をあま
り複雑化することなく、ＤＭＡ転送におけるＣＰＵの処
理負荷やバス負荷を軽減できるファクシミリ装置を提供
することを目的とするものである。
するためになされたものであり、装置構成や制御をあま
り複雑化することなく、ＤＭＡ転送におけるＣＰＵの処
理負荷やバス負荷を軽減できるファクシミリ装置を提供
することを目的とするものである。
【０００９】
【課題を解決するための手段】請求項１に記載の発明
は、画像読取手段によりライン単位で読み取られた画像
データをラインバッファメモリにＤＭＡ転送するファク
シミリ装置において、ライン単位の転送開始アドレスを
設定する転送開始アドレス設定手段と、ライン先頭の無
効データのバイト数を設定する先頭無効バイト数設定手
段と、ライン中の有効データの転送バイト数を設定する
有効データ転送バイト数設定手段とを有し、前記転送開
始アドレス設定手段を複数備えて、前記ＤＭＡ転送を複
数ライン毎に制御するとともに、前記先頭無効バイト数
設定手段と有効データ転送バイト数設定手段をそれぞれ
前記複数ラインで共通化したものである。
は、画像読取手段によりライン単位で読み取られた画像
データをラインバッファメモリにＤＭＡ転送するファク
シミリ装置において、ライン単位の転送開始アドレスを
設定する転送開始アドレス設定手段と、ライン先頭の無
効データのバイト数を設定する先頭無効バイト数設定手
段と、ライン中の有効データの転送バイト数を設定する
有効データ転送バイト数設定手段とを有し、前記転送開
始アドレス設定手段を複数備えて、前記ＤＭＡ転送を複
数ライン毎に制御するとともに、前記先頭無効バイト数
設定手段と有効データ転送バイト数設定手段をそれぞれ
前記複数ラインで共通化したものである。
【００１０】さらに、請求項２に記載の発明は、前記複
数ラインの各ライン毎に転送開始アドレスの設定の有無
を保持する転送開始アドレス設定状態保持手段を備え、
前記各保持手段に保持された転送開始アドレスの設定状
態に基づき各ラインのＤＭＡ転送を起動するようにした
ものである。
数ラインの各ライン毎に転送開始アドレスの設定の有無
を保持する転送開始アドレス設定状態保持手段を備え、
前記各保持手段に保持された転送開始アドレスの設定状
態に基づき各ラインのＤＭＡ転送を起動するようにした
ものである。
【００１１】一方、請求項３に記載の発明は、画像読取
手段によりライン単位で読み取られた画像データをライ
ンバッファメモリにＤＭＡ転送するファクシミリ装置に
おいて、ＤＭＡ要求信号を発生するＤＭＡ要求発生手段
と、ＤＭＡ応答信号を受け付けるＤＭＡ応答受付手段と
を有し、前記画像読取手段によりライン単位で読み取ら
れた画像データをラインバッファメモリにＤＭＡ転送す
るか、または画像記録手段にＤＭＡ転送するかを切り換
える画像データ切換手段と、前記ＤＭＡ要求発生手段か
らのＤＭＡ要求信号をラインバッファメモリ側に出力す
るか、または前記画像記録手段側に出力するかを切り換
えるＤＭＡ要求信号切換手段と、前記ＤＭＡ応答受付手
段に前記ラインバッファメモリ側からのＤＭＡ応答信号
を出力するか、または前記画像記録手段側からのＤＭＡ
応答信号を出力するかを切り換えるＤＭＡ応答信号切換
手段とを備えて、前記ＤＭＡ要求発生手段とＤＭＡ応答
受付手段をそれぞれラインバッファメモリへのＤＭＡ転
送と画像記録手段へのＤＭＡ転送とで共通化したもので
ある。
手段によりライン単位で読み取られた画像データをライ
ンバッファメモリにＤＭＡ転送するファクシミリ装置に
おいて、ＤＭＡ要求信号を発生するＤＭＡ要求発生手段
と、ＤＭＡ応答信号を受け付けるＤＭＡ応答受付手段と
を有し、前記画像読取手段によりライン単位で読み取ら
れた画像データをラインバッファメモリにＤＭＡ転送す
るか、または画像記録手段にＤＭＡ転送するかを切り換
える画像データ切換手段と、前記ＤＭＡ要求発生手段か
らのＤＭＡ要求信号をラインバッファメモリ側に出力す
るか、または前記画像記録手段側に出力するかを切り換
えるＤＭＡ要求信号切換手段と、前記ＤＭＡ応答受付手
段に前記ラインバッファメモリ側からのＤＭＡ応答信号
を出力するか、または前記画像記録手段側からのＤＭＡ
応答信号を出力するかを切り換えるＤＭＡ応答信号切換
手段とを備えて、前記ＤＭＡ要求発生手段とＤＭＡ応答
受付手段をそれぞれラインバッファメモリへのＤＭＡ転
送と画像記録手段へのＤＭＡ転送とで共通化したもので
ある。
【００１２】さらに、請求項４に記載の発明は、ライン
先頭からの指定された無効バイト数をカウントする無効
バイトカウント手段と、ライン中の指定された転送バイ
ト数をカウントする転送バイトカウント手段とを有し、
前記ＤＭＡ要求発生手段は前記無効バイトカウント手段
のカウント数が指定された無効バイト数を超えたときＤ
ＭＡ要求信号を発生し、前記転送バイトカウント手段の
カウント数が指定された転送バイト数を超えたときＤＭ
Ａ要求信号の発生を停止し、前記無効バイトカウント手
段と転送バイトカウント手段をそれぞれラインバッファ
メモリへのＤＭＡ転送と画像記録手段へのＤＭＡ転送と
で共通化したものである。
先頭からの指定された無効バイト数をカウントする無効
バイトカウント手段と、ライン中の指定された転送バイ
ト数をカウントする転送バイトカウント手段とを有し、
前記ＤＭＡ要求発生手段は前記無効バイトカウント手段
のカウント数が指定された無効バイト数を超えたときＤ
ＭＡ要求信号を発生し、前記転送バイトカウント手段の
カウント数が指定された転送バイト数を超えたときＤＭ
Ａ要求信号の発生を停止し、前記無効バイトカウント手
段と転送バイトカウント手段をそれぞれラインバッファ
メモリへのＤＭＡ転送と画像記録手段へのＤＭＡ転送と
で共通化したものである。
【００１３】
【作用】請求項１記載の構成によれば、画像読取手段で
読み取られた画像データをラインバッファメモリにＤＭ
Ａ転送する際、ＣＰＵの処理負荷を軽減するために複数
ライン毎にＤＭＡ転送を実行する。この場合、各ライン
の転送開始アドレスはライン毎に異なるので、転送開始
アドレス設定手段は各ライン毎に必要となる。しかし、
ライン先頭の無効データのバイト数と有効データの転送
バイト数は各ラインとも同じになるので、先頭無効バイ
ト数設定手段と有効データ転送バイト数設定手段は各ラ
インで共通化でき、それぞれ１つで済む。従って、装置
構成をあまり複雑化することなく、ＣＰＵの処理負荷を
軽減することができる。
読み取られた画像データをラインバッファメモリにＤＭ
Ａ転送する際、ＣＰＵの処理負荷を軽減するために複数
ライン毎にＤＭＡ転送を実行する。この場合、各ライン
の転送開始アドレスはライン毎に異なるので、転送開始
アドレス設定手段は各ライン毎に必要となる。しかし、
ライン先頭の無効データのバイト数と有効データの転送
バイト数は各ラインとも同じになるので、先頭無効バイ
ト数設定手段と有効データ転送バイト数設定手段は各ラ
インで共通化でき、それぞれ１つで済む。従って、装置
構成をあまり複雑化することなく、ＣＰＵの処理負荷を
軽減することができる。
【００１４】さらに、請求項２記載の構成によれば、各
ラインの転送開始アドレスの設定をトリガとして、各ラ
インの画像データのＤＭＡ転送を実行するので、装置構
成を簡素化でき、制御も容易となる。
ラインの転送開始アドレスの設定をトリガとして、各ラ
インの画像データのＤＭＡ転送を実行するので、装置構
成を簡素化でき、制御も容易となる。
【００１５】一方、請求項３記載の構成によれば、コピ
ーモード時は、画像読取手段からラインバッファメモリ
を介することなく画像記録手段に直接ＤＭＡ転送され
る。そして、ラインバッファメモリにＤＭＡ転送する場
合と画像記録手段にＤＭＡ転送する場合とで、ＤＭＡ要
求発生手段とＤＭＡ応答受付手段を共通化する。従っ
て、装置構成をあまり複雑化することなく、ＣＰＵの処
理負荷及びバス負荷を軽減することができる。
ーモード時は、画像読取手段からラインバッファメモリ
を介することなく画像記録手段に直接ＤＭＡ転送され
る。そして、ラインバッファメモリにＤＭＡ転送する場
合と画像記録手段にＤＭＡ転送する場合とで、ＤＭＡ要
求発生手段とＤＭＡ応答受付手段を共通化する。従っ
て、装置構成をあまり複雑化することなく、ＣＰＵの処
理負荷及びバス負荷を軽減することができる。
【００１６】さらに、請求項４記載の構成によれば、ラ
インバッファメモリにＤＭＡ転送する場合と画像記録手
段にＤＭＡ転送する場合とで、無効バイトカウント手段
と転送バイトカウント手段とを共通化したので、装置構
成を簡素化できる。
インバッファメモリにＤＭＡ転送する場合と画像記録手
段にＤＭＡ転送する場合とで、無効バイトカウント手段
と転送バイトカウント手段とを共通化したので、装置構
成を簡素化できる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の実施例に係るファクシミリ装置
の全体構成を示すブロック図である。
する。図１は、本発明の実施例に係るファクシミリ装置
の全体構成を示すブロック図である。
【００１８】本ファクシミリ装置は、図１に示すよう
に、装置全体を制御するＣＰＵ１、その実行プログラム
やデータを格納したＲＯＭ２、プログラム実行時の作業
領域となるＲＡＭ３、ライン単位で読み取られた画像デ
ータを一時保持するラインバッファメモリ４、ＤＭＡ転
送を制御するＤＭＡ制御部５、画像の読取りを行うスキ
ャナ６、画像の記録を行うプロッタ７、利用者が各種操
作を行ったり、利用者に各種情報を知らせるための操作
表示部８、回線との接続を制御する通信制御部９、送信
する画像データを符号化圧縮するとともに、符号化圧縮
されて受信された画像データを元の画像データに復号化
する符号化復号化部１０等を有し、これらがシステムバ
ス１１により接続されて構成されている。
に、装置全体を制御するＣＰＵ１、その実行プログラム
やデータを格納したＲＯＭ２、プログラム実行時の作業
領域となるＲＡＭ３、ライン単位で読み取られた画像デ
ータを一時保持するラインバッファメモリ４、ＤＭＡ転
送を制御するＤＭＡ制御部５、画像の読取りを行うスキ
ャナ６、画像の記録を行うプロッタ７、利用者が各種操
作を行ったり、利用者に各種情報を知らせるための操作
表示部８、回線との接続を制御する通信制御部９、送信
する画像データを符号化圧縮するとともに、符号化圧縮
されて受信された画像データを元の画像データに復号化
する符号化復号化部１０等を有し、これらがシステムバ
ス１１により接続されて構成されている。
【００１９】図２は上記ＤＭＡ制御部５のアドレス発生
部とバイトカウント部のブロック図で、本願の請求項１
に対応するものであり、ここでは２ライン毎にＤＭＡ転
送を行う実施例を示している。図２において、２１，２
２，２３，２４はそれぞれＤＭＡ転送に先立ちＣＰＵ１
により値が設定されるラッチである。２１は１ライン目
のスタートアドレス（転送開始アドレス）が設定される
１ライン目スタートアドレスラッチ、２２は同じく２ラ
イン目のスタートアドレスが設定される２ライン目スタ
ートアドレスラッチであり、それぞれ本願の転送開始ア
ドレス設定手段に相当する。一方、２３はライン先頭の
無効バイト数を設定する無効バイト数ラッチであり、先
頭無効バイト数設定手段に相当する。また、２４はライ
ン中の有効データの転送バイト数を設定する転送バイト
数ラッチであり、有効データ転送バイト数設定手段に相
当する。
部とバイトカウント部のブロック図で、本願の請求項１
に対応するものであり、ここでは２ライン毎にＤＭＡ転
送を行う実施例を示している。図２において、２１，２
２，２３，２４はそれぞれＤＭＡ転送に先立ちＣＰＵ１
により値が設定されるラッチである。２１は１ライン目
のスタートアドレス（転送開始アドレス）が設定される
１ライン目スタートアドレスラッチ、２２は同じく２ラ
イン目のスタートアドレスが設定される２ライン目スタ
ートアドレスラッチであり、それぞれ本願の転送開始ア
ドレス設定手段に相当する。一方、２３はライン先頭の
無効バイト数を設定する無効バイト数ラッチであり、先
頭無効バイト数設定手段に相当する。また、２４はライ
ン中の有効データの転送バイト数を設定する転送バイト
数ラッチであり、有効データ転送バイト数設定手段に相
当する。
【００２０】２５は上記１ライン目スタートアドレスラ
ッチ２１の出力または２ライン目スタートアドレスラッ
チ２２の出力のいずれかを選択するマルチプレクサ、２
６はこのマルチプレクサ２５によって選択されたアドレ
スをスタートアドレスとして保持するスタートアドレス
ラッチ、２７はこのスタートアドレスラッチ２６の出力
または加算器２８の出力のいずれかを選択するマルチプ
レクサ、２９はこのマルチプレクサ２７によって選択さ
れたアドレスを保持するアドレスラッチであり、このア
ドレスラッチ２９に保持されたアドレスがＤＭＡアドレ
スとしてラインバッファメモリ４に出力される。上記加
算器２９はこのアドレスラッチ２９のアドレスに１づつ
加算するものであり、その出力はマルチプレクサ２７の
他方の入力に与えられる。
ッチ２１の出力または２ライン目スタートアドレスラッ
チ２２の出力のいずれかを選択するマルチプレクサ、２
６はこのマルチプレクサ２５によって選択されたアドレ
スをスタートアドレスとして保持するスタートアドレス
ラッチ、２７はこのスタートアドレスラッチ２６の出力
または加算器２８の出力のいずれかを選択するマルチプ
レクサ、２９はこのマルチプレクサ２７によって選択さ
れたアドレスを保持するアドレスラッチであり、このア
ドレスラッチ２９に保持されたアドレスがＤＭＡアドレ
スとしてラインバッファメモリ４に出力される。上記加
算器２９はこのアドレスラッチ２９のアドレスに１づつ
加算するものであり、その出力はマルチプレクサ２７の
他方の入力に与えられる。
【００２１】一方、３０は上記無効バイト数ラッチ２３
の出力または転送バイト数ラッチ２４の出力のいずれか
を選択するマルチプレクサ、３１は加算器３２で加算さ
れたバイト数をカウントするバイトカウンタ、３３は上
記マルチプレクサ３０の出力とバイトカウンタ３１の出
力を比較する比較器、３４はこの比較器３３の出力やラ
イン同期信号等に基づき、ＤＭＡ制御信号を出力すると
ともに、上記各マルチプレクサ２５，２７，３０等を制
御する制御部である。上記加算器３２は、スキャナ６か
らの画像データをライン先頭から１バイトずつ加算し、
その加算値はバイトカウンタ３１に与えられる。
の出力または転送バイト数ラッチ２４の出力のいずれか
を選択するマルチプレクサ、３１は加算器３２で加算さ
れたバイト数をカウントするバイトカウンタ、３３は上
記マルチプレクサ３０の出力とバイトカウンタ３１の出
力を比較する比較器、３４はこの比較器３３の出力やラ
イン同期信号等に基づき、ＤＭＡ制御信号を出力すると
ともに、上記各マルチプレクサ２５，２７，３０等を制
御する制御部である。上記加算器３２は、スキャナ６か
らの画像データをライン先頭から１バイトずつ加算し、
その加算値はバイトカウンタ３１に与えられる。
【００２２】以上のように構成された本ファクシミリ装
置では、画像読取手段であるスキャナ６により読み取ら
れた画像データがＤＭＡ制御部５によってラインバッフ
ァメモリ４にＤＭＡ転送される。スキャナ６はラインセ
ンサであり、ライン単位で画像データが読み取られる
が、ＣＰＵ１の処理負荷を軽減するために２ライン毎に
１回の制御で２ラインのＤＭＡ転送を実行する。
置では、画像読取手段であるスキャナ６により読み取ら
れた画像データがＤＭＡ制御部５によってラインバッフ
ァメモリ４にＤＭＡ転送される。スキャナ６はラインセ
ンサであり、ライン単位で画像データが読み取られる
が、ＣＰＵ１の処理負荷を軽減するために２ライン毎に
１回の制御で２ラインのＤＭＡ転送を実行する。
【００２３】そのために１ライン目と２ライン目のそれ
ぞれのスタートアドレスラッチ２１，２２を持ち、マル
チプレクサ２５で切り換えて各ラインのスタートアドレ
スとする。しかし、先頭無効バイト数を設定する無効バ
イト数ラッチ２３と転送バイト数を設定する転送バイト
数ラッチ２４は各ラインで共通に使用する。マルチプレ
クサ２５で１ライン目又は２ライン目のスタートアドレ
スを切り換えて、次段のスタートアドレスラッチ２６に
保持する。更にラインの先頭では、マルチプレクサ２７
を介してそのままアドレスラッチ２９に保持し、ＤＭＡ
アドレスを発生させる。そして、１バイトのＤＭＡ転送
が実行される毎に加算器２８によりアドレスをインクリ
メントして行く。
ぞれのスタートアドレスラッチ２１，２２を持ち、マル
チプレクサ２５で切り換えて各ラインのスタートアドレ
スとする。しかし、先頭無効バイト数を設定する無効バ
イト数ラッチ２３と転送バイト数を設定する転送バイト
数ラッチ２４は各ラインで共通に使用する。マルチプレ
クサ２５で１ライン目又は２ライン目のスタートアドレ
スを切り換えて、次段のスタートアドレスラッチ２６に
保持する。更にラインの先頭では、マルチプレクサ２７
を介してそのままアドレスラッチ２９に保持し、ＤＭＡ
アドレスを発生させる。そして、１バイトのＤＭＡ転送
が実行される毎に加算器２８によりアドレスをインクリ
メントして行く。
【００２４】一方、バイトカウント部では、ＤＭＡが要
求される毎に加算器３２によりバイト数をインクリメン
トしてバイトカウンタ３１に保持する。ライン先頭では
マルチプレクサ３０により無効バイト数ラッチ２３が選
択され、その内容と前記バイトカウンタ３１の値を比較
器３３で比較し、一致するまで制御部３４はＤＭＡ要求
を無視する。そして、無効バイト数をカウント終了し、
ＤＭＡ転送が実行されたら、同じように転送バイト数を
カウントし、転送バイト数ラッチ２４の設定値と一致し
たら、制御部３４はＤＭＡ転送を終了させる。これを１
ライン目と２ライン目で同様に行う。
求される毎に加算器３２によりバイト数をインクリメン
トしてバイトカウンタ３１に保持する。ライン先頭では
マルチプレクサ３０により無効バイト数ラッチ２３が選
択され、その内容と前記バイトカウンタ３１の値を比較
器３３で比較し、一致するまで制御部３４はＤＭＡ要求
を無視する。そして、無効バイト数をカウント終了し、
ＤＭＡ転送が実行されたら、同じように転送バイト数を
カウントし、転送バイト数ラッチ２４の設定値と一致し
たら、制御部３４はＤＭＡ転送を終了させる。これを１
ライン目と２ライン目で同様に行う。
【００２５】図３はリクエスト受付部を示すブロック図
であり、本願の請求項２に対応するものである。図にお
いて、３５はＣＰＵ１からのアドレスをデコードして１
ライン目スタートアドレスラッチ２１または２ライン目
スタートアドレスラッチ２２のラッチ信号を生成するア
ドレスデコーダである。３６は上記アドレスデコーダ３
５から１ライン目スタートアドレスラッチ２１に与えら
れるラッチ信号によってセットされる１ライン目実行フ
ラグ、３７は同じくアドレスデコーダ３５から２ライン
目スタートアドレスラッチ２２に与えられるラッチ信号
によってセットされる２ライン目実行フラグであり、そ
れぞれ本願の転送開始アドレス設定状態保持手段に相当
する。３８は上記１ライン目実行フラグ３６および２ラ
イン目実行フラグ３７の値とＤＭＡリクエスト（要求）
信号およびライン同期信号とを入力して、実行フラグが
セットされているラインのＤＭＡリクエストのみを受け
付けるＤＭＡリクエスト受付フラグ、３９は上記ＤＭＡ
リクエスト受付フラグ３８の内容に基づき、ＤＭＡ応答
信号やストローブ信号を発生するタイミング信号発生部
である。
であり、本願の請求項２に対応するものである。図にお
いて、３５はＣＰＵ１からのアドレスをデコードして１
ライン目スタートアドレスラッチ２１または２ライン目
スタートアドレスラッチ２２のラッチ信号を生成するア
ドレスデコーダである。３６は上記アドレスデコーダ３
５から１ライン目スタートアドレスラッチ２１に与えら
れるラッチ信号によってセットされる１ライン目実行フ
ラグ、３７は同じくアドレスデコーダ３５から２ライン
目スタートアドレスラッチ２２に与えられるラッチ信号
によってセットされる２ライン目実行フラグであり、そ
れぞれ本願の転送開始アドレス設定状態保持手段に相当
する。３８は上記１ライン目実行フラグ３６および２ラ
イン目実行フラグ３７の値とＤＭＡリクエスト（要求）
信号およびライン同期信号とを入力して、実行フラグが
セットされているラインのＤＭＡリクエストのみを受け
付けるＤＭＡリクエスト受付フラグ、３９は上記ＤＭＡ
リクエスト受付フラグ３８の内容に基づき、ＤＭＡ応答
信号やストローブ信号を発生するタイミング信号発生部
である。
【００２６】以上の構成において、ＤＭＡ転送を実行す
るか、しないかの制御は、各スタートアドレスラッチ２
１，２２への書き込みの有無で判断する。例えば、１ラ
イン目だけのＤＭＡ転送を実行したい場合は、１ライン
目のスタートアドレスのみ１ライン目スタートアドレス
ラッチ２１に設定し、２ライン目のスタートアドレスを
設定しなければ良い。
るか、しないかの制御は、各スタートアドレスラッチ２
１，２２への書き込みの有無で判断する。例えば、１ラ
イン目だけのＤＭＡ転送を実行したい場合は、１ライン
目のスタートアドレスのみ１ライン目スタートアドレス
ラッチ２１に設定し、２ライン目のスタートアドレスを
設定しなければ良い。
【００２７】すなわち、ＣＰＵ１からのアドレス指定に
よってアドレスデコーダ３５で発生されるラッチ信号に
より、対応するラインのスタートアドレスラッチ２１，
２２にアドレスがセットされるとともに、対応するライ
ンのＤＭＡ実行フラグ３６，３７がセットされる。そし
て、この実行フラグがセットされているラインでのＤＭ
Ａリクエストのみを受け付けてＤＭＡリクエスト受付フ
ラグ３８がセットされ、タイミング信号発生部３９によ
りＤＭＡ応答信号，ストローブ信号が発生される。
よってアドレスデコーダ３５で発生されるラッチ信号に
より、対応するラインのスタートアドレスラッチ２１，
２２にアドレスがセットされるとともに、対応するライ
ンのＤＭＡ実行フラグ３６，３７がセットされる。そし
て、この実行フラグがセットされているラインでのＤＭ
Ａリクエストのみを受け付けてＤＭＡリクエスト受付フ
ラグ３８がセットされ、タイミング信号発生部３９によ
りＤＭＡ応答信号，ストローブ信号が発生される。
【００２８】なお、上記各実施例では、２ライン毎にＤ
ＭＡ転送する場合について示したが、３以上のライン毎
にＤＭＡ転送することも、ライン毎のスタートアドレス
ラッチさらには実行フラグを設けることにより、実現可
能である。
ＭＡ転送する場合について示したが、３以上のライン毎
にＤＭＡ転送することも、ライン毎のスタートアドレス
ラッチさらには実行フラグを設けることにより、実現可
能である。
【００２９】以上はスキャナ６からラインバッファメモ
リ４に対してＤＭＡ転送を実行する場合であるが、本発
明では、直接送信モードやメモリ蓄積送信モード時には
ラインバッファメモリ４にＤＭＡ転送するが、コピーモ
ード時にはＣＰＵ１の処理負荷やバス負荷を低減するた
めにスキャナ６からプロッタ７へ直接画像データをＤＭ
Ａ転送する。
リ４に対してＤＭＡ転送を実行する場合であるが、本発
明では、直接送信モードやメモリ蓄積送信モード時には
ラインバッファメモリ４にＤＭＡ転送するが、コピーモ
ード時にはＣＰＵ１の処理負荷やバス負荷を低減するた
めにスキャナ６からプロッタ７へ直接画像データをＤＭ
Ａ転送する。
【００３０】図４は、その要部構成を示すブロック図で
あり、請求項３及び請求項４に対応する。図において、
４０はスキャナ６からのシリアル画像データをパラレル
画像データに変換するＳ／Ｐ変換レジスタ、４１はこの
Ｓ／Ｐ変換レジスタ４０の出力側に設けられたＦＩＦＯ
（First In First Out;先入れ先出し)バッファ、４２は
上記ＦＩＦＯバッファ４１からの画像データをラインバ
ッファメモリ４にＤＭＡ転送するか、又はプロッタ７に
ＤＭＡ転送するかを切り換えるデータ切換部である。な
お、ラインバッファメモリ４は、メモリ本体であるライ
ンバッファメモリ部４ａとラインバッファ用のＤＭＡ制
御を行うラインバッファ用ＤＭＡ制御部４ｂとから成
る。
あり、請求項３及び請求項４に対応する。図において、
４０はスキャナ６からのシリアル画像データをパラレル
画像データに変換するＳ／Ｐ変換レジスタ、４１はこの
Ｓ／Ｐ変換レジスタ４０の出力側に設けられたＦＩＦＯ
（First In First Out;先入れ先出し)バッファ、４２は
上記ＦＩＦＯバッファ４１からの画像データをラインバ
ッファメモリ４にＤＭＡ転送するか、又はプロッタ７に
ＤＭＡ転送するかを切り換えるデータ切換部である。な
お、ラインバッファメモリ４は、メモリ本体であるライ
ンバッファメモリ部４ａとラインバッファ用のＤＭＡ制
御を行うラインバッファ用ＤＭＡ制御部４ｂとから成
る。
【００３１】一方、４３はＤＭＡリクエスト（要求）信
号を発生するＤＭＡリクエスト発生部、４４はＤＭＡ応
答信号を受け付けるＤＭＡ応答受付部、４５はライン先
頭からの指定された無効バイト数をカウントする無効バ
イトカウント部、４６はライン中の指定された転送バイ
ト数をカウントする転送バイトカウント部であり、前記
Ｓ／Ｐ変換レジスタ４０から１バイト変換毎に出力され
る信号が上記ＤＭＡリクエスト発生部４３，無効バイト
カウント部４５及び転送バイトカウント部４６に入力さ
れとともに、ＤＭＡリクエスト発生部４３には、ＤＭＡ
応答受付部４４，無効バイトカウント部４５及び転送バ
イトカウント部４６の出力が入力されている。
号を発生するＤＭＡリクエスト発生部、４４はＤＭＡ応
答信号を受け付けるＤＭＡ応答受付部、４５はライン先
頭からの指定された無効バイト数をカウントする無効バ
イトカウント部、４６はライン中の指定された転送バイ
ト数をカウントする転送バイトカウント部であり、前記
Ｓ／Ｐ変換レジスタ４０から１バイト変換毎に出力され
る信号が上記ＤＭＡリクエスト発生部４３，無効バイト
カウント部４５及び転送バイトカウント部４６に入力さ
れとともに、ＤＭＡリクエスト発生部４３には、ＤＭＡ
応答受付部４４，無効バイトカウント部４５及び転送バ
イトカウント部４６の出力が入力されている。
【００３２】また、４７はＤＭＡリクエスト発生部４３
からのＤＭＡリクエスト信号をラインバッファメモリ４
のラインバッファ用ＤＭＡ制御部４ｂに出力するか、ま
たはプロッタ７に出力するかを切り換えるＤＭＡリクエ
スト切換部、４８は前記ＤＭＡ応答受付部４４に前記ラ
インバッファ用ＤＭＡ制御部４ｂからのＤＭＡ応答信号
を出力するか、またはプロッタ７からのＤＭＡ応答信号
を出力するかを切り換えるＤＭＡ応答切換部である。こ
こで、前記データ切換部４２，ＤＭＡリクエスト切換部
４７及びＤＭＡ応答切換部４８は、直接送信モードやメ
モリ蓄積送信モード及びコピーモードを設定するモード
設定信号により制御され、コピーモードの時だけプロッ
タ７側に切り換えられる。
からのＤＭＡリクエスト信号をラインバッファメモリ４
のラインバッファ用ＤＭＡ制御部４ｂに出力するか、ま
たはプロッタ７に出力するかを切り換えるＤＭＡリクエ
スト切換部、４８は前記ＤＭＡ応答受付部４４に前記ラ
インバッファ用ＤＭＡ制御部４ｂからのＤＭＡ応答信号
を出力するか、またはプロッタ７からのＤＭＡ応答信号
を出力するかを切り換えるＤＭＡ応答切換部である。こ
こで、前記データ切換部４２，ＤＭＡリクエスト切換部
４７及びＤＭＡ応答切換部４８は、直接送信モードやメ
モリ蓄積送信モード及びコピーモードを設定するモード
設定信号により制御され、コピーモードの時だけプロッ
タ７側に切り換えられる。
【００３３】以上の構成において、スキャナ６からのシ
リアル画像データはＳ／Ｐ変換レジスタ４０でパラレル
データに変換され、データ入出力の速度差を緩衝するた
めのＦＩＦＯバッファ４１に入力される。一方、無効バ
イトカウント部４５は画像データのライン先頭からの無
効バイト数をカウントし、その結果をＤＭＡリクエスト
発生部４３に出力する。ＤＭＡリクエスト発生部４３
は、上記無効バイトカウント部４５の出力に基づき、指
定された無効バイト数まではＤＭＡリクエスト信号を発
生せず、無効バイト数を超えたらＤＭＡリクエスト信号
を発生する。また、転送バイトカウント部４６は指定さ
れた転送バイト数までカウントし、その結果をＤＭＡリ
クエスト発生部４３に出力する。ＤＭＡリクエスト発生
部４３は、上記転送バイトカウント部４６の出力に基づ
き、指定された転送バイト数を超えたらＤＭＡリクエス
ト信号の発生を停止する。ＤＭＡリクエスト信号に対す
る応答信号はＤＭＡ応答受付部４４で受け付けられて処
理される。
リアル画像データはＳ／Ｐ変換レジスタ４０でパラレル
データに変換され、データ入出力の速度差を緩衝するた
めのＦＩＦＯバッファ４１に入力される。一方、無効バ
イトカウント部４５は画像データのライン先頭からの無
効バイト数をカウントし、その結果をＤＭＡリクエスト
発生部４３に出力する。ＤＭＡリクエスト発生部４３
は、上記無効バイトカウント部４５の出力に基づき、指
定された無効バイト数まではＤＭＡリクエスト信号を発
生せず、無効バイト数を超えたらＤＭＡリクエスト信号
を発生する。また、転送バイトカウント部４６は指定さ
れた転送バイト数までカウントし、その結果をＤＭＡリ
クエスト発生部４３に出力する。ＤＭＡリクエスト発生
部４３は、上記転送バイトカウント部４６の出力に基づ
き、指定された転送バイト数を超えたらＤＭＡリクエス
ト信号の発生を停止する。ＤＭＡリクエスト信号に対す
る応答信号はＤＭＡ応答受付部４４で受け付けられて処
理される。
【００３４】そして、ＦＩＦＯバッファ４１からの画像
データの出力はデータ切換部４２で、ＤＭＡリクエスト
信号はＤＭＡリクエスト切換部４７で、ＤＭＡ応答信号
はＤＭＡ応答切換部４８で、それぞれモード設定信号に
基づきＤＭＡの転送先に応じて切り換えられ選択され
る。
データの出力はデータ切換部４２で、ＤＭＡリクエスト
信号はＤＭＡリクエスト切換部４７で、ＤＭＡ応答信号
はＤＭＡ応答切換部４８で、それぞれモード設定信号に
基づきＤＭＡの転送先に応じて切り換えられ選択され
る。
【００３５】すなわち、モード設定信号がコピーモード
の時には、各切換部４２，４７，４８がプロッタ７側に
切り換わる。これにより、ＤＭＡリクエスト発生部４３
からのＤＭＡリクエスト信号はＤＭＡリクエスト切換部
４７を介してプロッタ７に与えられ、これに対してプロ
ッタ７から出力されるＤＭＡ応答信号はＤＭＡ応答切換
部４８を介してＤＭＡ応答受付部４４に与えられる。そ
して、スキャナ６からＳ／Ｐ変換レジスタ４０，ＦＩＦ
Ｏバッファ４１を介して入力された画像データは、デー
タ切換部４２によってプロッタ７に与えられ、記録紙に
記録される。
の時には、各切換部４２，４７，４８がプロッタ７側に
切り換わる。これにより、ＤＭＡリクエスト発生部４３
からのＤＭＡリクエスト信号はＤＭＡリクエスト切換部
４７を介してプロッタ７に与えられ、これに対してプロ
ッタ７から出力されるＤＭＡ応答信号はＤＭＡ応答切換
部４８を介してＤＭＡ応答受付部４４に与えられる。そ
して、スキャナ６からＳ／Ｐ変換レジスタ４０，ＦＩＦ
Ｏバッファ４１を介して入力された画像データは、デー
タ切換部４２によってプロッタ７に与えられ、記録紙に
記録される。
【００３６】一方、直接送信モードやメモリ蓄積送信モ
ードの時には、各切換部４２，４７，４８がラインバッ
ファメモリ４側に切り換わる。これにより、ＤＭＡリク
エスト発生部４３からのＤＭＡリクエスト信号はＤＭＡ
リクエスト切換部４７を介してラインバッファ用ＤＭＡ
制御部４ｂに与えられ、これに対してラインバッファ用
ＤＭＡ制御部４ｂから出力されるＤＭＡ応答信号はＤＭ
Ａ応答切換部４８を介してＤＭＡ応答受付部４４に与え
られる。そして、スキャナ６からＳ／Ｐ変換レジスタ４
０，ＦＩＦＯバッファ４１を介して入力された画像デー
タは、データ切換部４２によってラインバッファメモリ
部７に与えられ、符号化処理等が施されて送信される。
ードの時には、各切換部４２，４７，４８がラインバッ
ファメモリ４側に切り換わる。これにより、ＤＭＡリク
エスト発生部４３からのＤＭＡリクエスト信号はＤＭＡ
リクエスト切換部４７を介してラインバッファ用ＤＭＡ
制御部４ｂに与えられ、これに対してラインバッファ用
ＤＭＡ制御部４ｂから出力されるＤＭＡ応答信号はＤＭ
Ａ応答切換部４８を介してＤＭＡ応答受付部４４に与え
られる。そして、スキャナ６からＳ／Ｐ変換レジスタ４
０，ＦＩＦＯバッファ４１を介して入力された画像デー
タは、データ切換部４２によってラインバッファメモリ
部７に与えられ、符号化処理等が施されて送信される。
【００３７】なお、本実施例においては、ＤＭＡリクエ
スト発生部４３、ＤＭＡ応答受付部４４、無効バイトカ
ウント部４５、転送バイトカウント部４６のみならず、
Ｓ／Ｐ変換レジスタ４０とＦＩＦＯバッファ４１も共通
化されているので、装置構成がさらに簡素化される。
スト発生部４３、ＤＭＡ応答受付部４４、無効バイトカ
ウント部４５、転送バイトカウント部４６のみならず、
Ｓ／Ｐ変換レジスタ４０とＦＩＦＯバッファ４１も共通
化されているので、装置構成がさらに簡素化される。
【００３８】
【発明の効果】以上のように、請求項１記載の発明によ
れば、ライン単位の転送開始アドレスを設定する転送開
始アドレス設定手段と、ライン先頭の無効データのバイ
ト数を設定する先頭無効バイト数設定手段と、ライン中
の有効データの転送バイト数を設定する有効データ転送
バイト数設定手段とを有し、前記転送開始アドレス設定
手段を複数備えて、ＤＭＡ転送を複数ライン毎に制御す
るとともに、前記先頭無効バイト数設定手段と有効デー
タ転送バイト数設定手段をそれぞれ前記複数ラインで共
通化したので、装置構成をあまり複雑化することなく、
ＣＰＵの処理負荷を軽減することができる効果がある。
れば、ライン単位の転送開始アドレスを設定する転送開
始アドレス設定手段と、ライン先頭の無効データのバイ
ト数を設定する先頭無効バイト数設定手段と、ライン中
の有効データの転送バイト数を設定する有効データ転送
バイト数設定手段とを有し、前記転送開始アドレス設定
手段を複数備えて、ＤＭＡ転送を複数ライン毎に制御す
るとともに、前記先頭無効バイト数設定手段と有効デー
タ転送バイト数設定手段をそれぞれ前記複数ラインで共
通化したので、装置構成をあまり複雑化することなく、
ＣＰＵの処理負荷を軽減することができる効果がある。
【００３９】さらに、請求項２記載の発明によれば、前
記複数ラインの各ライン毎に転送開始アドレスの設定の
有無を保持する転送開始アドレス設定状態保持手段を備
え、各保持手段に保持された転送開始アドレスの設定状
態に基づき各ラインのＤＭＡ転送を起動することによ
り、各ラインの転送開始アドレスの設定をトリガとして
各ラインの画像データのＤＭＡ転送を実行することがで
きるので、装置構成を簡素化でき、制御も容易となる効
果がある。
記複数ラインの各ライン毎に転送開始アドレスの設定の
有無を保持する転送開始アドレス設定状態保持手段を備
え、各保持手段に保持された転送開始アドレスの設定状
態に基づき各ラインのＤＭＡ転送を起動することによ
り、各ラインの転送開始アドレスの設定をトリガとして
各ラインの画像データのＤＭＡ転送を実行することがで
きるので、装置構成を簡素化でき、制御も容易となる効
果がある。
【００４０】一方、請求項３記載の発明によれば、ＤＭ
Ａ要求信号を発生するＤＭＡ要求発生手段と、ＤＭＡ応
答信号を受け付けるＤＭＡ応答受付手段とを有し、画像
読取手段によりライン単位で読み取られた画像データを
ラインバッファメモリにＤＭＡ転送するか、または画像
記録手段にＤＭＡ転送するかを切り換える画像データ切
換手段と、前記ＤＭＡ要求発生手段からのＤＭＡ要求信
号をラインバッファメモリ側に出力するか、または前記
画像記録手段側に出力するかを切り換えるＤＭＡ要求信
号切換手段と、前記ＤＭＡ応答受付手段に前記ラインバ
ッファメモリ側からのＤＭＡ応答信号を出力するか、ま
たは前記画像記録手段側からのＤＭＡ応答信号を出力す
るかを切り換えるＤＭＡ応答信号切換手段とを備えて、
前記ＤＭＡ要求発生手段とＤＭＡ応答受付手段をそれぞ
れラインバッファメモリへのＤＭＡ転送と画像記録手段
へのＤＭＡ転送とで共通化したので、装置構成をあまり
複雑化することなく、ＣＰＵの処理負荷及びバス負荷を
軽減することができる効果がある。
Ａ要求信号を発生するＤＭＡ要求発生手段と、ＤＭＡ応
答信号を受け付けるＤＭＡ応答受付手段とを有し、画像
読取手段によりライン単位で読み取られた画像データを
ラインバッファメモリにＤＭＡ転送するか、または画像
記録手段にＤＭＡ転送するかを切り換える画像データ切
換手段と、前記ＤＭＡ要求発生手段からのＤＭＡ要求信
号をラインバッファメモリ側に出力するか、または前記
画像記録手段側に出力するかを切り換えるＤＭＡ要求信
号切換手段と、前記ＤＭＡ応答受付手段に前記ラインバ
ッファメモリ側からのＤＭＡ応答信号を出力するか、ま
たは前記画像記録手段側からのＤＭＡ応答信号を出力す
るかを切り換えるＤＭＡ応答信号切換手段とを備えて、
前記ＤＭＡ要求発生手段とＤＭＡ応答受付手段をそれぞ
れラインバッファメモリへのＤＭＡ転送と画像記録手段
へのＤＭＡ転送とで共通化したので、装置構成をあまり
複雑化することなく、ＣＰＵの処理負荷及びバス負荷を
軽減することができる効果がある。
【００４１】さらに、請求項４記載の発明によれば、ラ
イン先頭からの指定された無効バイト数をカウントする
無効バイトカウント手段と、ライン中の指定された転送
バイト数をカウントする転送バイトカウント手段とを有
し、ＤＭＡ要求発生手段は前記無効バイトカウント手段
のカウント数が指定された無効バイト数を越えたときＤ
ＭＡ要求信号を発生し、前記転送バイトカウント手段の
カウント数が指定された転送カウント数を越えたときＤ
ＭＡ要求信号の発生を停止し、前記無効バイトカウント
手段と転送バイトカウント手段をそれぞれラインバッフ
ァメモリへのＤＭＡ転送と画像記録手段へのＤＭＡ転送
とで共通化したので、装置構成をさらに簡素化できる効
果がある。
イン先頭からの指定された無効バイト数をカウントする
無効バイトカウント手段と、ライン中の指定された転送
バイト数をカウントする転送バイトカウント手段とを有
し、ＤＭＡ要求発生手段は前記無効バイトカウント手段
のカウント数が指定された無効バイト数を越えたときＤ
ＭＡ要求信号を発生し、前記転送バイトカウント手段の
カウント数が指定された転送カウント数を越えたときＤ
ＭＡ要求信号の発生を停止し、前記無効バイトカウント
手段と転送バイトカウント手段をそれぞれラインバッフ
ァメモリへのＤＭＡ転送と画像記録手段へのＤＭＡ転送
とで共通化したので、装置構成をさらに簡素化できる効
果がある。
【図１】本発明の実施例に係るファクシミリ装置の全体
構成を示すブロック図。
構成を示すブロック図。
【図２】第１の実施例の要部構成を示すブロック図。
【図３】第２の実施例の要部構成を示すブロック図。
【図４】第３の実施例の要部構成を示すブロック図。
１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４ ラインバッファメモリ ５ ＤＭＡ制御部 ６ スキャナ ７ プロッタ ８ 操作表示部 ９ 通信制御部 １０ 符号化復号化部 １１ システムバス ２１ １ライン目スタートアドレスラッチ ２２ ２ライン目スタートアドレスラッチ ２３ 無効バイト数ラッチ ２４ 転送バイト数ラッチ ２５，２７，３０ マルチプレクサ ２６ スタートアドレスラッチ ２８，３２ 加算器 ２９ アドレスラッチ ３１ バイトカウンタ ３３ 比較器 ３４ 制御部 ３５ アドレスデコーダ ３６ １ライン目実行フラグ ３７ ２ライン目実行フラグ ３８ ＤＭＡリクエスト受付フラグ ３９ タイミング信号発生部 ４０ Ｓ／Ｐ変換レジスタ ４１ ＦＩＦＯバッファ ４２ データ切換部 ４３ ＤＭＡリクエスト発生部 ４４ ＤＭＡ応答受付部 ４５ 無効バイトカウント部 ４６ 転送バイトカウント部 ４７ ＤＭＡリクエスト切換部 ４８ ＤＭＡ応答切換部
Claims (4)
- 【請求項１】 画像読取手段によりライン単位で読み取
られた画像データをラインバッファメモリにＤＭＡ転送
するファクシミリ装置において、 ライン単位の転送開始アドレスを設定する転送開始アド
レス設定手段と、ライン先頭の無効データのバイト数を
設定する先頭無効バイト数設定手段と、ライン中の有効
データの転送バイト数を設定する有効データ転送バイト
数設定手段とを有し、 前記転送開始アドレス設定手段を複数備えて、前記ＤＭ
Ａ転送を複数ライン毎に制御するとともに、前記先頭無
効バイト数設定手段と有効データ転送バイト数設定手段
をそれぞれ前記複数ラインで共通化したことを特徴とす
るファクシミリ装置。 - 【請求項２】 前記複数ラインの各ライン毎に転送開始
アドレスの設定の有無を保持する転送開始アドレス設定
状態保持手段を備え、 前記各保持手段に保持された転送開始アドレスの設定状
態に基づき各ラインのＤＭＡ転送を起動することを特徴
とする請求項１記載のファクシミリ装置。 - 【請求項３】 画像読取手段によりライン単位で読み取
られた画像データをラインバッファメモリにＤＭＡ転送
するファクシミリ装置において、 ＤＭＡ要求信号を発生するＤＭＡ要求発生手段と、ＤＭ
Ａ応答信号を受け付けるＤＭＡ応答受付手段とを有し、 前記画像読取手段によりライン単位で読み取られた画像
データをラインバッファメモリにＤＭＡ転送するか、ま
たは画像記録手段にＤＭＡ転送するかを切り換える画像
データ切換手段と、前記ＤＭＡ要求発生手段からのＤＭ
Ａ要求信号をラインバッファメモリ側に出力するか、ま
たは前記画像記録手段側に出力するかを切り換えるＤＭ
Ａ要求信号切換手段と、前記ＤＭＡ応答受付手段に前記
ラインバッファメモリ側からのＤＭＡ応答信号を出力す
るか、または前記画像記録手段側からのＤＭＡ応答信号
を出力するかを切り換えるＤＭＡ応答信号切換手段とを
備えて、前記ＤＭＡ要求発生手段とＤＭＡ応答受付手段
をそれぞれラインバッファメモリへのＤＭＡ転送と画像
記録手段へのＤＭＡ転送とで共通化したことを特徴とす
るファクシミリ装置。 - 【請求項４】 ライン先頭からの指定された無効バイト
数をカウントする無効バイトカウント手段と、ライン中
の指定された転送バイト数をカウントする転送バイトカ
ウント手段とを有し、 前記ＤＭＡ要求発生手段は前記無効バイトカウント手段
のカウント数が指定された無効バイト数を超えたときＤ
ＭＡ要求信号を発生し、前記転送バイトカウント手段の
カウント数が指定された転送バイト数を超えたときＤＭ
Ａ要求信号の発生を停止し、 前記無効バイトカウント手段と転送バイトカウント手段
をそれぞれラインバッファメモリへのＤＭＡ転送と画像
記録手段へのＤＭＡ転送とで共通化したことを特徴とす
る請求項３記載のファクシミリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33051694A JPH08163339A (ja) | 1994-12-08 | 1994-12-08 | ファクシミリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33051694A JPH08163339A (ja) | 1994-12-08 | 1994-12-08 | ファクシミリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08163339A true JPH08163339A (ja) | 1996-06-21 |
Family
ID=18233508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33051694A Pending JPH08163339A (ja) | 1994-12-08 | 1994-12-08 | ファクシミリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08163339A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9491346B2 (en) | 1996-06-28 | 2016-11-08 | Metrovideo, Inc. | Image acquisition system |
-
1994
- 1994-12-08 JP JP33051694A patent/JPH08163339A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9491346B2 (en) | 1996-06-28 | 2016-11-08 | Metrovideo, Inc. | Image acquisition system |
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