JPH04107070A

JPH04107070A - 符号，復号装置

Info

Publication number: JPH04107070A
Application number: JP2226029A
Authority: JP
Inventors: Yuji Ishikawa; 祐司石川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-08-27
Filing date: 1990-08-27
Publication date: 1992-04-08
Anticipated expiration: 2015-07-17
Also published as: EP0473374A2; EP0473374B1; ES2108035T3; US5216522A; EP0473374A3; DE69128060T2; JP3066908B2; DE69128060D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ファクシミリ装置、電子ファイル装置等にお
ける画像データの符号、復号装置に関するものである。

〔従来の技術〕

ファクシミリ装置や電子ファイル装置等において、伝送
効率、蓄積効率の向上のために、画像データを圧縮符号
化することを行なわれている。

第１Ｏ図、第１１図に符号、復号装置の構成例を示す。

第１０図において、読取部２１からの画像データは画像
制御部２４の制御に従って画像バスを介して画像ＲＡＭ
２２に蓄積され、その後、画像ＲＡＭ２２からの画像デ
ータはＤＭＡ制御により画像バスを介して符号化復号化
部２５に送られて符号化処理される。符号化処理によっ
て得られた符号データはシステム制御部２６の制御に従
ってシステムバスを介して送信部や蓄積部等へ送られる
。

一方、受信部や蓄積部等からの符号データはシステムバ
スを介して符号化復号化部２５に送られて復号化処理さ
れ、復号された画像データはＤＭＡ制御に従って画像バ
スを介して画像ＲＡＭ２２へ蓄積される。そして、画像
ＲＡＭ２２の画像データは画像バスを介して印字部２３
に送られて、紙等の記録材上に画像再生される。

また、第１１図において、読取部３１からの画像データ
は画像制御部３４の制御に従ってシステムバスを介して
画像ＲＡＭ３５に蓄積され、その後、画像ＲＡＭ３５か
らの画像データはシステムバスを介して符号化復号化部
３２に送られて符号化処理される。符号化処理によって
得られた符号データはシステム制御部３４の制御に従っ
てシステムバスを介して送信部や蓄積部等へ送られる。

一方、受信部や蓄積部等からの符号データはシステムバ
スを介して符号化復号化部３２に送られて復号化処理さ
れ、復号された画像データはシステムバスを介して画像
ＲＡＭ３５へ蓄積される。そして、画像ＲＡＭ３５の画
像データは画像バスを介して印字部３３に送られて、紙
等の記録材上に画像再生される。

〔発明が解決しようとしている課題〕

しかしながら、第１０図の例では、システムバスと画像
バスの２つのデータバスが必要になり、システムバス側
の制御部２６と、画像バス側の制御部２４の２つを必要
とするので回路規模が大きくなる欠点がある。

又、符号化復号化部２５は符号化処理と復号化処理を同
時に実行できない。従って、システムバス側に設けられ
た大容量の蓄積メモリに予め記憶されている符号化デー
タを送信する構成のファクシミリ装置の場合、−担、蓄
積メモリ内の符号データを復号し、画像バス側のメモリ
に原画像を再生したのち、再度送信に適した符号化処理
を行なう為、送信データを得られるまでに長い処理時間
を必要とする欠点がある。

又、符号化復号化部２５に画像データを入出力する画像
ＲＡＭ２２が外部メモリである為、アクセス時間が長く
なる欠点がある。

一方、第１１図の構成では、システムバスと画像バスと
を別々に設ける必要がない。

しかしながら、符号化復号化処理部３２への画像データ
、符号化データの入出力、読取部３１から画像ＲＡＭ３
５へのデータ転送、画像ＲＡＭ３５から印字部３３への
データ転送の全てが、システムバスを用いて行なわれる
為、システム制御部３４の処理能力が大幅に低下する欠
点がある。

〔課題を解決するための手段〕

本発明は以上の点に鑑みてなされたもので、複数ライン
の画像データを記憶する容量をもち、パラレルデータの
入出力を行なうメモリ部と、シリアルデータを入力とし
、これをシリアルパラレル変換して前記メモリ部に書き
込む入力部と、前記メモリ部よりパラレルデータを読み
出し、パラレルシリアル変換してシリアルデータを出力
する出力部と、前記メモリ部より符号化ラインの画像デ
ータを読み出し、パラレルシリアル変換したのち符号化
処理して符号データを出力する符号化部と、符号データ
を入力し、前記符号データを解析し、シリアルな画像デ
ータとして展開し、前記シリアルな画像データを、パラ
レル変換して前記メモリ部に記憶する復号化部と、前記
入力部、出力部、符号化部、復号化部のそれぞれが生成
する前記メモリ部へのアクセス要求を調定するメモリ制
御部とを有する符号、復号装置を提供するものである。

本発明によれば、符号化部と復号化部とを全て独立した
回路で構成することにより符号化処理、復号化処理を同
時に実行できるようにしたものである。

又、符号化部、復号化部、読取入力部、印字出力部の内
部では画像データをシリアルデータとして扱い、ＲＡＭ
部との入出力においてのみパラレルデータとして扱うよ
うに構成することにより、前記各部が同時動作しても処
理能力が低下しないようにしたものである。

さらに、ランダムアクセスを設けることにより、読取、
印字データの部分修正、任意画像の符号化等を容易にし
たものである。

〔実施例〕

第１図は本発明による集積回路の実施例の構成図であり
、１は複数ラインの画像データを記憶する容量をもつＲ
ＡＭ、２はシステムデータバスとのインターフェースを
構成する人出力バツファ、３は符号データの入出力を行
なう符号データバスとの人出カバッファ、４はＲＡＭＩ
より符号かライン、参照ラインの画像データを入力し、
周知の２次元符号化であるＭＲ符号化を行ない、符号化
結果を出力Ｃ○に出力する符号化部、５はＭＲ符号化さ
れている符号人力Ｃｉを復号し、参照ラインの画像デー
タをＲＡＭＩから入力し、復号結果の画像データＷＤ５
を出力する復号部、６は外部からのシリアル画像データ
人力ＲＳｉをパラレル変換してＷＤ６として出力する読
取入力部、７はＲＡＭＩより画像データを入力し、シリ
アル変換してシリアルデータＷＳＯとして出力する印字
出力部、８はシステムバスより、任意のアドレスＳＡｉ
とＲＡＭＩに対するアクセスの種別を示す信号ＷＲ，Ｒ
Ｄを入力し、入力されたアドレスをＡＤＤに出力し、ア
クセスの種別（ＲｅａｄかＷ　ｒ　ｉ　ｔ　ｅか）を、
信号ＤｊＲに出力し、読出しならば、ＲＡＭＩからのデ
ータをＲＤより入力し、ＳＤＯに出力するランダムアク
セス部である。

また、９は前記符号化部４、復号部５、読取入力部６、
印字出力部７、ランダムアクセス部８からのＲＡＭＩへ
のアクセス要求を調定し、アクセスを許可するとそのア
クセス要求元ごとにあらかじめ設定されたアドレス値を
ＲＡＭＩに対し出力し、又、それがＲＡＭＩに対する書
き込むであるなら、書き込みデータを選択して出力する
ＲＡＭ制御部である。

第２図は前記第１図中の符号化部４の構成例であり、４
１はＲＡＭ制御部９との間で、参照データ、符号化デー
タの入力要求を制御する制御部、４２はＲＡＭＩから入
力される符号化データを一時記憶する入力バッファ、４
３は前記入力バッファ４２よりデータを入力し、シリア
ルデータ４ｆを出力するパラレルシリアル変換部、４４
はＲＡＭＩから入力される参照データを一時記憶する入
力バッファ、４５は前記入力バッファ４４よりデータを
入力し、シリアルデータ４ｇを出力するパラレルシリア
ル変換部、４６は符号化データ４ｆ、参照データ４ｇと
から符号化モードを決定する符号決定部、４７は前記符
号決定部４６で決定した符号モードに対する符号を生成
し出力する符号作成部である。

また、４ａは符号化データの入力を要求する信号ＲＱ４
Ａ、４ｂはＨＡ参照データの入力を要求する信号ＲＱ４
Ｂ、４ｃは前記要求信号４ａに対する応答信号ＡＫ４Ａ
、４ｄは前記要求信号４ｂに対する応答信号ＡＫ４Ｂ、
４ｅは入力バッファ４２．４４のデータをパラレルシリ
アル変換部４３．４５に入力する信号である。

第３図は前記第１図中の復号化部５の構成例であり、５
１は参照ラインの画データの入力を制御する参照制御部
、５２は参照データの入力バッファ、５３は前記入力バ
ッファ５２のデータを入力し、シリアル信号５ｄに変換
するパラレルシリアル変換部、５４は復元ラインの画デ
ータの出力を制御する復元制御部、５５はシリアルな復
元データ５ｅをパラレル信号に変換するシリアルパラレ
ル変換部、５６は前記５５の出力データの出力バッファ
、５７は外部より入力される符号データＣｉの符号を解
析する符号解析部、５８は前記解析部５７の解析結果と
、参照データ５ｄに従って原画像に復元する展開部であ
る。

また、５ａは参照データの入力要求信号ＲＱ５Ａ。

５ｂは前記要求信号ＲＱ５Ａに対する応答信号ＡＫ５Ａ
。

５ｃは入力バッファ５２のデータをパラレルシリアル変
換部にロードする信号、５ｇは復元データの出力要求信
号ＲＱ５Ｂ、５ｈは前記出力要求信号ＲＱ５Ｂに対する
応答信号ＡＫ５Ｂである。

第４図は、前記第１図中の読取入力部６の構成例であり
、６１は読取データのＲＡＭ部１への出力制御部、６２
はシリアルな読取人力６ｄをパラレル信号に変換するシ
リアルパラレル変換部、６３は読取パラレルデータの出
力バッファである。

また、６ａは出力バッファ６３のデータ出力要求信号Ｒ
Ｑ６．６ｂは前記出力要求信号ＲＱ６に対する応答信号
ＡＫ６．６ｃはパラレルデータを出力バッファ６３にロ
ードする信号である。

第５図は前記第１図中の印字出力部７の構成例であり、
７１は印字データのＲＡＭ部ｌからの入力制御部、７２
はＲＡＭＩからの入力データの入力バッファ、７３は前
記入力バッファ７２のデータをシリアル信号７ｄに変換
するパラレルシリアル変換部である。

また、７ａは印字データの入力要求信号ＲＱ７．７ｂは
前記要求信号ＲＱ７に対する応答信号ＡＫ７．７Ｃは入
力バッファ７２のデータをパラレルシリアル変換部７３
にロードする信号である。

第６図は前記第１図中のランダムアクセス部８の構成例
であり、８１は外部システム制御部からのアドレス入力
に対し、ＲＡＭへのアクセス要求を制御する制御部、８
２はＲＡＭＩからの読み出しデータを保持するラッチで
ある。

また、８ａはＲＡＭＩへのアクセス要求出力ＲＱ８．８
ｂは上記アクセス要求ＲＱ８に対する応答信号ＡＫ８．
８ｃはアクセスがＲＡＭへの書き込みであることを示す
信号入力、８ｄはアクセスがＲＭＡからの読み出しであ
ることを示す信号入力、８ｅは上記アクセス要求出力８
ｂと共に、このアクセスがＲｅａｄかＷ　ｒ　ｉ　ｔ６
かを示す出力信号、８ｆは外部システム制御部からのア
クセス要求に対しＲＡＭ制御部９からの応答信号ＡＫ８
が返ってくるまで外部システム制御部の動作を一時停止
させる信号である。

第７図は第１図中のＲＡＭ制御部９の構成例であり、９
１は前記各部からのＲＡＭアクセス要求に対し、アクセ
ス権を調定し、所定のアドレス出力、応答信号の生成を
行なう制御部、９２ａ〜９２ｆはランダムアクセス部８
をのぞ（他のアクセス要求元ごとに、あらかじめ設定さ
れる任意のＲＡＭアドレスを記憶するアドレスレジスタ
、９３は制御部９Ｉからの指示により、前記アドレスレ
ジスタ９２ａ〜９２ｆと、ランダムアクセス部８からの
アドレス値のうちから、ＲＡＭアクセス権を得たものに
対応するアドレス値を選択的に出力するセレクタ、９４
は前記アドレスセレクタ９３の出力をロードし、１加算
するカウンタ、９５はＲＡＭＩへの書き込みの際、書き
込みデータを選択的に出力するデータセレクタである。

また９ａは前記各部の出力するアクセス要求ＲＱ４Ａ。

ＲＱ４Ｂ、ＲＱ５Ａ、ＲＱ５Ｂ、ＲＱ６、ＲＱ７、ＲＱ
８をまとめて図示したもの、９ｂは前記９ａと同様にＡ
Ｋ４Ａ。

ＡＫ４ＢＳＡＫ５Ａ、　ＡＫ５Ｂ、　ＡＫ６、ＡＫ７、
ＡＫ８をまとめて図示したものであり、９Ｃはアクセス
要求ＲＱ５ＡＸＲＱ６、ＲＱ８にアクセス権を付与した
時の書き込みデータの選択信号、９ｄは制御部９１がア
クセス権を付与した要求元とｌ対ｌに対応するアドレス
レジスタ９２ａ〜９２ｆ又はアドレス信号ＡＤＤのいず
れか１つを選択する為の選択信号、９ｅはＲＡＭＩに対
するＷｒｉｔｅ信号、９ｇはカウンタ９４の出力値であ
る。

以下、まず第７図示のＲＡＭ制御部９の動作について説
明する。

まず初めに、アドレスレジスタ９２ａ〜９２ｆに、それ
ぞれＲＡＭＩ内のど・のアドレスからのアクセスを開始
するかを指示する初期値をシステムバスより設定する。

次に、符号化部４からのアクセス要求ＲＱ４Ａ、ＲＱ４
Ｂ、同様に復号化部５からのＲＱ５Ａ、ＲＱ５Ｂ、読取
入力部６からのＲＱ６、印字出力部７からのＲＱ７、ラ
ンダムアクセス部８からのＲＱ８は、制御部９Ｉに入力
され、この制御部９１内において、所定の優先順位に従
って最も高位のものに対し、ＲＡＭＩへのアクセス権を
付与する。

第８図はこの制御部９１の動作タイミングチャートであ
る。クロックは本集積回路の駆動クロックであり、クロ
ックの立上りエツジで要求信号ＲＱをサンプリングする
。

ここで、アクセス権を付与した要求元に対応するアドレ
スレジスタの内容が、セレクタ９３により選択され、Ｒ
ＡＭＩへのアドレスＡＤＲ８として出力される。又、要
求元への応答信号ＡＫとしてクロックの次の立下りエツ
ジから１サイクルの期間φとする。要求元は、この応答
信号ＡＫにより要求信号ＲＱの出力をとり下げる。

今、アクセス中の動作がＲＡＭＩへの書き込みであった
なら、前記ＲＡＭＩへのアドレス出力と共に、セレクタ
９５により対応する書込みデータが選択され、ＲＡＭＩ
に出力（ＷＤＡＴＡ）され、つづいて書込みパルスＷＥ
が出力される。

一方、読み出しの場合には、前記応答信号ＡＫの立上り
エツジにより、要求発生元の入力バッファに読み出しデ
ータＲＤがとり込まれる。

以上のアクセス動作と並行し、ＲＡＭＩに対し出力した
アドレスはカウンタ９４にロードし、ｌ加算後、再び選
択されていたアドレスレジスタに戻す。

従って、次回のアクセス時にはｌ加算したアドレスにア
クセスすることになる。

ランダムアクセス部からのアクセス要求に対しては、他
のアクセス要求のようなアドレスレジスタはもたず、セ
レクタ９３には直接、システムアドレスが入力される。

第２図示の符号化部４の動作を説明する。まずは初めに
、入力バッファ４２．４４内に有効データがないので、
ＲＡＭＩからのデータ入力を要求するＲＱ４Ａ。

ＲＱ４Ｂを出力する。この要求に対し、前記ＲＡＭ制御
部９からの応答信号ＡＫ４Ａ、ＡＫ４Ｂにより入力バッ
ファ４２．４４共に有効データが入力されると、信号４
ｅにより、前記入力バッファ内の有効データはパラレル
シリアル変換部４３．４５にロードされ、シリアル信号
として符号決定部４６に送られる。

一方、入力バッファ４２．４４内のデータは、すでに次
段のパラレルシリアル変換部４３．４５に渡されたので
、再びデータ入力要求ＲＱ４Ａ、ＲＱ４Ｂを出力する。

こうして再び入力バッファ４２．４４に有効データが保
持される。

以上の動作から定常状態では最も速くとも、データ入力
要求が発生するのはパラレルシリアル変換部４３．４５
が入力バッファ４２．４４のデータビット数分のシフト
を実行し終えるまでの時間かがかることになる。

第３図の復号化部の動作を説明する。

外部より入力される符号データは、まず符号解析部５７
において解読され、展開部５８に渡される。

前記展開部５８での展開処理において、参照ラインのデ
ータを必要とする二次元符号化ラインの復号処理時には
、まず参照制御部５１より、参照ラインの画データ入力
要求ＲＱ５Ａが出力される。この要求に対し、ＲＡＭ制
御部９が所定の動作を行ない応答信号ＡＫ５Ａを出力す
ることにより、入力バッファ５２に参照ラインのデータ
が入力される。入力バッファ５２に有効信号があるので
信号５ｃにより、パラレルシリアル変換部５３にデータ
がロードされ、シリアルデータ５ｄとして、展開部５８
に入力される。

一方、入力バッファ５２に再び次の有効データを入力す
る為、再びデータ要求信号ＲＱ５Ａが出力され、次のデ
ータが入力バッファ５２に入力される。

こうして展開処理の結果出力されるシリアルな復元デー
タ５ｅは、シリアルパラレル変換部５５に入力され、所
定ビット数分のデータがそろうごとに出力バッファ５６
に移される。

出力バッファ５６に有効データが入力されるごとに、復
元制御部５４は、ＲＡＭＩへのデータ書込み要求ＲＱ５
Ｂを出力し、これを受けてＲＡＭ制御部９の所定の動作
により、ＲＡＭＩ内の所定のアドレスに格納される。

以上のように、この復号化部５のそれぞれのアクセス要
求ＲＱ５Ａ、ＲＱ５Ｂも、符号化部４の場合と同様に、
その要求発生間かくは、少なくとも、入力バッファ５２
、出力バッファ５６のビット数分となる。

第４図の読取入力部６の動作は、前記復号化部５のシリ
アルパラレル変換部５５、出力バッファ５６と同様の動
作であり、また、第５図の印字出力部７の動作は、前記
復号化部５の入力バッファ５２、パラレルシリアル変換
部５３と同様の動作である。

第６ｒＩ！Ｊのランダムアクセス部８の動作を説明する
。

制御部８１に対し、外部より、任意のＲＡＭアドレスＳ
Ａｉ及びアクセスがＲＡＭＩへの書き込みか、読出しか
を示す信号Ｗ玉、■が、与えられると、アドレス値は信
号ＡＤＤ、アクセスの方向は信号ＤｉＲとして出力され
ると共に、アクセス要求ＲＱ８が出力される。

今、アクセスが、読み出しであったとすると、ＲＡＭ制
御部９からの応答信号ＡＫ８によりＲＡＭＩの当該アド
レス内のデータがラッチ８２に保持され、出力ＳＤＯに
出力される。

一方、書き込みである場合、書き込むデータは、外部デ
ータ入力から直接、ＲＡＭ制御部９内のデータセレクタ
９５により選択されＲＡＭＩの書き込みデータとして出
力される。このとき、ラッチ８２にも読み出しデータが
ラッチされるが、外部バスには出力されるので問題はな
い。

第９図は、第１図の実施例において、以上説明した全て
のアクセス要求信号が同時に発生した場合の動作を示す
ものである。

このタイミングチャートにおいては次のような前提条件
のもとに示したものである。

ｌ）アクセスの優先順位はＲＱ６＞ＲＱ７＞ＲＱ８＞Ｒ
Ｑ４Ａ＞ＲＱ４Ｂ＞ＲＱ５Ａ＞ＲＱ５Ｂ＞２）ＲＡＭアクセスの１サイクルは、駆動クロックの２
クロツクよりなる。

３）ＲＡＭＩのデータ幅は１６ビツトこのような条件において、最初のアクセス要求時には、
最低優先のＲＱ５Ｂへの応答まで長い待ち合せが発生す
るが、それ以後は、ランダムアクセス部以外は、全て１
６ビツトのシフト処理ごとのアクセス要求となるので、
前記シフト処理のクロックが前記駆動クロックと同じ速
さとしても、待ち合せはほとんど発生しない。

又ランダムアクセス部については、外部のマイクロコン
ピュータ等からのアクセスであれば、アクセス発生の間
かくは、それほど短くないので、さしたる影響はない。

〔他の実施例〕

尚、ＲＡＭの入出力データのビット幅をＷ、ＲＡＭへの
１アクセスに要する基本クロック数をＴＡＣ，ＲＡＭと
の入出力データを、内部的にはシリアルデータとして扱
うアクセス要求元の数をＮ１前記アクセス要求元のうち
、ＲＡＭとの入出力データとなるシリアル信号の速度の
最も速いものにおける１ビツトのデータ当りに要する基
本クロック数をＴＳＦとすると、Ｗ　Ｘ　Ｔ　ＳＦ　２
　Ｎ　Ｘ　Ｔ　ＡＣの関係をみたすように、ＲＡＭのビ
ット幅、アクセス要求元の数を設定することにより、処
理能力を低下させずに、これら全ての並列同時動作が可
能となる。

また、前記符号化部４の構成例において、シリアルデー
タの符号化ラインデータ４ｆ及び参照ラインデータ４ｇ
を、所定周期ごとに削除して、符号決定部４６に出力す
る。主走査縮小回路をもうけることにより、蓄積メモリ
を持つファクシミリにおいて、蓄積メモリ内のすでに符
号化部の画像データを、送信相手に応じた縮小処理をす
る場合、復号化部で復元データをＲＡＭＩに復元しつつ
、同時に符号化部４は、すでに復元流のＲＡＭＩ内のラ
インに対し、主走査縮小しつつ再符号化の処理を行なう
ことが可能となる。また、前記実施例では固定な優先順
位としたが、今アクセス権を付与したものは、次回は最
低優先とするような可変な優先順位付けでもよい。

〔発明の効果〕

以上説明したように、符号化部、復号化部の他にメモリ
部、入力部、出力部をも１つの集積回路におさめること
により、外部回路が簡略化できるのと同時に、システム
バスを画像データの転送用に用いていないのでシステム
の処理能力も向上する。

また、入力部、出力部、符号化部、復号化部の全てが、
画像データをシリアルデータとして扱うので、これらを
並列同時動作させても、処理能力が低下しない効果があ
る。

また、メモリ部を同一集積回路内に入れることで、外部
ＲＡＭをアクセスするのにくらベアクセススピードを高
速化できる効果がある。

また、ラインデータを記憶するメモリを、ランダムアク
セスメモリで構成することにより、画像データの一部書
き換えを容易に実現できる。

【図面の簡単な説明】

第１図は本発明による符号化復号化集積回路の実施例の
構成図、第２図は符号化部の構成例を示す図、第３図は復号化部の構成例を示す図、第４図は読取入力部の構成例を示す図、第５図は印字出
力部の構成例を示す図、第６図はランダムアクセス部の
構成例を示す図、第７図はＲＡＭ制御部の構成例を示す
図、第８図はＲＡＭアクセスのタイミングチャート図、
第９図はＲＡＭ制御部の動作タイミングチャート図、を示す図である。ｌ・・・ＲＡＭ部４・・・符号化部５・・・復号化部６・・・読取入力部７・・・印字出力部８・・・ランダムアクセス部９・・・ＲＡＭ制御部第１０図及び第１１図は符号、復号装置の構成例μｍ１
アクτスでイクル一一

Claims

【特許請求の範囲】

（１）複数ラインの画像データを記憶する容量をもち、
パラレルデータの入出力を行なうメモリ部と、シリアルデータを入力とし、これをシリアルパラレル変
換して前記メモリ部に書き込む入力部と、前記メモリ部よりパラレルデータを読み出し、パラレル
シリアル変換してシリアルデータを出力する出力部と、前記メモリ部より符号化ラインの画像データを読み出し
、パラレルシリアル変換したのち符号化処理して符号デ
ータを出力する符号化部と、符号データを入力し、前記
符号データを解析し、シリアルな画像データとして展開
し、前記シリアルな画像データを、パラレル変換して前
記メモリ部に記憶する復号化部と、前記入力部、出力部、符号化部、復号化部のそれぞれが
生成する前記メモリ部へのアクセス要求を調定するメモ
リ制御部とを有することを特徴とする符号、復号装置。
（２）請求項（１）に記載の符号、復号装置において、
前記入力部、出力部、符号化部、復号化部が互いに独立
して並列同時動作することを特徴とする符号、復号装置
。
（３）請求項（１）に記載の符号、復号装置において、
さらに前記メモリ部の任意のアドレスと、前記メモリ部
へのアクセスが読み出しか、書き込みかを指示する信号
とを入力とし、前記メモリ部の当該アドレスへのアクセ
スを行なうランダムアクセス部とからなり、前記メモリ
制御部は、前記入力部、出力部、符号化部、復号化部に
加え、前記ランダムアクセス部からのアクセス要求をも
調定することを特徴とする符号、復号装置。