JP3340449B2 - ラインメモリ回路及び、データ格納方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像処理装置において画
像メモリ内の連続した複数の画素を切り出して処理を行
なう場合に使用するラインメモリ回路に関する。詳しく
は、ラインメモリへのデータ格納時間を短縮し、処理速
度を向上するラインメモリ回路に関する。

【０００２】

【従来の技術】画像処理装置で原画像に対して縮小・拡
大・補間・平滑化などの何らかの処理を施す場合には、
一般に、原画像上に数ドット×数ドットの参照窓を設定
し、その窓を順次移動しながら窓内のデータに処理を施
す。

【０００３】図５は、従来の方式のシステム構成図であ
る。原画像のデータを格納する原画像メモリ５１と、原
画像メモリ５１にアクセスするためのアドレス・カウン
タ、原画像メモリ５１から読み出したパラレル・データ
をシリアル・データに変換するＰ／Ｓ（パラレル／シリ
アル）変換回路５３、複数ラインの画像データを格納す
るラインメモリ５４、ラインメモリ５４に格納したデー
タに施す参照窓５５からなる。参照窓５５はシフト・レ
ジスタで構成できる。シフト・レジスタに原画像上の数
ドット×数ドット分のデータを順次シフトインするため
には、ラインメモリ５４には数ライン分の画像データが
格納されている必要がある。

【０００４】図６は、ラインメモリ５４に収容される画
像データの構成図である。ここでは、３ライン分の画像
データを収容するラインメモリを示している。ビット０
（ｂ０）、ビット１（ｂ１）、ビット２（ｂ２）にそれ
ぞれ第０ライン、第１ライン、第２ラインの画素データ
が０番地から順に収容される。今、原画像の１ラインの
長さがＦＦＦＦ（１６進数）であるとすると、各ライン
について、０番地からＦＦＦＦ（１６進数）番地があ
り、ｉ番地に各ラインの第ｉ画素のデータ‘０’か
‘１’が格納される。

【０００５】一方、原画像メモリ５１には原画像のデー
タが図７に示すように収容されている。同図は、１ワー
ド８ビットのメモリを使用した場合を例に示している。
すなわち、画像メモリ５１の０番地には原画像の第０ラ
インの第０画素から第７画素が、１番地には同ラインの
第８画素から第Ｆ画素（Ｆは１６進数）が、というよう
に格納される。今、原画像の１ラインの長さをＦＦＦＦ
（１６進数）とすると、原画像メモリ５１の１ＦＦＦ
（１６進数）番地に第ＦＦＦＦ−６画素から第ＦＦＦＦ
画素のデータが格納される。すなわち、原画像メモリ５
１の０〜１ＦＦＦ（１６進数）番地に第０ラインのデー
タが１ワードずつ格納されることになる。そして、２０
００番地〜３ＦＦＦ番地に第１ライン、４０００番地〜
５ＦＦＦ番地に第２ラインというように順次格納されて
いる。

【０００６】図７に示した原画像メモリ５１の収容デー
タをラインメモリ５４に図６に示したように格納する従
来の方法を次に説明する。まず、図５のアドレス・カウ
ンタ５２を０番地に設定し原画像メモリ５１にアクセス
し０番地のデータ８ビットを読み出し、Ｐ／Ｓ変換回路
５３に入力する。Ｐ／Ｓ変換回路５３は８ビットのパラ
レル・データをシリアル・データに変換し、ラインメモ
リのｂ０（第０ライン）の０番地から７番地に格納す
る。Ｐ／Ｓ変換回路５３からラインメモリ５４にデータ
が掃き出されると、アドレス・カウンタ５２はアクセス
・アドレスを１インクリメントして１番地のデータ８ビ
ットを読み出し、Ｐ／Ｓ変換回路５３を介してラインメ
モリ５４の８番地からＦ番地に格納する。以上の処理を
繰り返して、１ＦＦＦ番地までのデータを原画像メモリ
５１から読み出しＰ／Ｓ変換回路５３を介してラインメ
モリ５４のｂ０（第０ライン）に格納した後、原画像メ
モリ５１の２０００（１６進数）番地以降に格納されて
いる第１ラインのデータをラインメモリ５４に移す処理
を実行する。第１ラインをラインメモリ５４に格納し終
わった後、第２ラインのデータをラインメモリ５４に格
納する処理を実行する。

【０００７】そして、ラインメモリ５４に３ライン分の
データがすべて格納されてから参照窓５５を適用する。
例えば、３×３画素の参照窓を設定するならば、ライン
メモリ５４に格納されているｂ０〜ｂ２（第０〜第２ラ
イン）の第０〜第２番地を窓として設定する。そして、
窓を移動する場合には１番地ずつ設定範囲をずらしてい
く。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
方式ではラインメモリ格納中は参照窓を使用することが
できないうえ、ラインメモリへのデータ格納時間が長
く、全体としての画像処理速度を低下させるという問題
がある。

【０００９】従来の方式ではラインメモリに複数ライン
分のすべてのデータが格納し終わるまで、すなわち、Ｐ
／Ｓ変換回路によるＰ／Ｓ変換を（（１ラインのドット
数／１ワード分のドット数）×ライン数）回実行し終わ
るまでは参照窓を適用できない。このため、原画像メモ
リからラインメモリにデータを移動する処理と、ライン
メモリに参照窓を適用して画像処理を実行する処理が分
離されて繰り返し行なわれることになる。これによっ
て、全体の画像処理にかかる時間は著しく長くなり、画
像処理効率が低くなるという問題が生じるのである。

【００１０】本発明は、ラインメモリへのデータ格納時
間を短縮し、参照窓を有効に適用することにより全体の
画像処理速度を向上することを目的とする。

【００１１】

【課題を解決するための手段】第１図は、本発明のブロ
ック図である。本発明は、原画像のデータをワード単位
に格納している原画像メモリ１と、原画像上の連続した
複数のラインのデータを格納するラインメモリ２を前提
とする。

【００１２】まず、ドット変換手段３を有する。ドット
変換手段３は、原画像メモリ１から読み出したワード・
データをシリアル・データに変換する。ドット変換手段
３はワード・データをシリアル・データに変換する回路
をラインメモリ２のライン数分だけ備え、複数ラインの
ワード・データを一括してシリアル・データに変換し、
ラインメモリ２に送り出す。

【００１３】また、アクセス手段４が存在する。アクセ
ス手段４は、原画像メモリ１から複数ライン分のワード
データを一括して取り出すためにライン長分だけ離れた
アドレスをラインメモリ２のライン数分だけ算出し、ア
ドレス生成を行ない、該アドレスで画像メモリ１にアク
セスする。

【００１４】

【作用】原画像メモリ１には、画像の読み取り装置等に
よって得た原画像のデータが格納されている。まず、ア
クセス手段４を起動する。アクセス手段４は、原画像メ
モリ１に格納されている原画像のデータについて、複数
のラインのデータを読み出すためのアドレスを生成す
る。すなわち、ライン長分だけ離れたアドレスをライン
メモリ２のライン数分だけ算出する。そして、原画像メ
モリ１上の該アドレスをアクセスする。原画像メモリ１
からは、これによって複数ライン分のワードデータが読
み出せる。読み出したワードデータはドット変換手段３
に送る。

【００１５】次に、ドット変換手段３を起動する。ドッ
ト変換手段３は原画像メモリ１から読み出した複数ライ
ン分のワードデータを入力とする。ドット変換手段３
は、入力された複数ライン分のワードデータをそれぞれ
シリアルデータに変換し、ラインメモリ２に送り出す。

【００１６】以上の作用により、ラインメモリ２に複数
ライン分のデータが一括して入力される。

【００１７】

【実施例】図２は、本発明の一実施例のシステム構成図
である。まず、原画像メモリ１とラインメモリ２が存在
する。また、原画像メモリ１のアドレスを生成するため
の回路としてアドレス・カウンタ２０とアドレス変換回
路２１が存在し、原画像メモリ１から読み出したデータ
をラインメモリ２に格納可能な形式に変換するパラレル
／シリアル変換回路（Ｐ／Ｓ）２２がラインメモリ２に
格納するライン数分だけ存在する。今、例として、ライ
ンメモリ２に格納するライン数を４ラインとし、４個の
Ｐ／Ｓ、すなわち、Ｐ／Ｓ＃０〜Ｐ／Ｓ＃３（２２−０
〜２２−３）を原画像メモリ１とラインメモリ２の間に
接続する。

【００１８】アドレス・カウンタ２０は通常通り０、
１、２、３、・・・とカウントする。一方、アドレス変
換回路２１は、アドレス・カウンタ２０から入力される
カウント数から実際に原画像メモリ１をアクセスするた
めのアドレスを算出する。すなわち、原画像メモリ１を
図７に示したように１ワード８ビットとし、原画像のラ
イン長をＦＦＦＦ（１６進数）とした場合、アドレス変
換回路２１は、アドレス・カウンタ２０のカウント０で
アドレス０番地、カウント１でアドレス２０００番地、
カウント２でアドレス４０００番地、カウント３でアド
レス６０００番地、カウント４でアドレス１番地、カウ
ント５でアドレス２００１番地、カウント６でアドレス
４００１番地、カウント７でアドレス６００１番地、カ
ウント８で２番地、カウント９で２００２番地、・・・
というように、実際にアクセスするアドレスに変換す
る。このようなアドレス変換回路２１は、アドレス線を
入れ換えることにより実現できる。すなわち、アドレス
・カウンタ２０の出力を１１ビット、原画像メモリ１の
アドレスを１１ビットとすると、アドレス・カウンタ２
０の１１ビットのカウント ａ₁₀ ａ₉ ａ₈ ａ₇ ａ₆ ａ₅ ａ₄ ａ₃ ａ₂ ａ₁ ａ₀ の第０、第１ビットを上位２ビットとし、 ａ₁ ａ₀ ａ₁₀ ａ₉ ａ₈ ａ₇ ａ₆ ａ₅ ａ₄ ａ₃ ａ₂ とすることによりアドレスが得られる。

【００１９】このようにすることにより、まず、アドレ
ス・カウンタ２０のカウント０でアドレス０番地がアク
セスされ、第０ラインの最初の８ビットがＰ／Ｓ＃０に
パラレル・ロードされる。そして、次のカウント１でア
ドレス２０００番地がアクセスされ第１ラインの最初の
８ビットがＰ／Ｓ＃１に、カウント２でアドレス４００
０番地がアクセスされ第２ラインの最初の８ビットがＰ
／Ｓ＃２に、カウント３でアドレス６０００番地がアク
セスされ第３ラインの最初の８ビットがＰ／Ｓ＃３に、
それぞれパラレル・ロードされる。Ｐ／Ｓ＃０〜Ｐ／Ｓ
＃３へのパラレル・ロードが完了した時点で、Ｐ／Ｓの
シリアル・データ出力がラインメモリ２へ送られる。こ
のとき、ラインメモリ２の０番地から順に４ライン分の
データを一括して格納する。

【００２０】このようにすると、３×３ビットの参照窓
をラインメモリ２上のデータに適用する場合、ラインメ
モリ２に各ライン３ビットのデータが格納された時点、
すなわち、ラインメモリ２のアドレス２番地までの格納
が完了した時点で参照窓を適用できる。

【００２１】図３はラインメモリ２のライン数を８ライ
ンとした場合の詳細なシステム構成図である。また、図
４は、図３のシステムを動作した場合のタイムチャート
である。

【００２２】システムは、原画像メモリ１、ラインメモ
リ２、２個のアドレス・カウンタ３０、３１、セレクタ
３２、デコーダ３３、制御回路３４、８個のパラレル／
シリアル変換回路Ｐ／Ｓ（Ｐ／Ｓ＃０〜７；３５−０〜
３５−７）からなる。

【００２３】制御回路３４のクロック・パルスＣＰはア
ドレス・カウンタ３０（原画像メモリ１アドレス用のア
ドレス・カウンタ）のクロック・パルスＣＰに入力され
る。アドレス・カウンタ３０の１６ビットの出力は、セ
レクタ３２の入力Ａ、Ｂ（それぞれ１６ビット）とな
る。入力Ａにはアドレス・カウンタ３０の出力（Ｑ₁₅〜
Ｑ₀ ）がそのまま接続される一方、入力Ｂにはアドレス
・カウンタ３０の出力がＱ₂ Ｑ₁ Ｑ₀ Ｑ₁₅〜Ｑ₃ の順に
入れ換えて接続される。セレクタ３２の１６ビットの出
力が原画像メモリ１のアドレスＡとなる。また、セレク
タ３２が入力Ａが入力Ｂのいずれを選択するかを決める
信号Ｓは制御回路３４から送られる。

【００２４】一方、原画像メモリ１の８ビットのデータ
線Ｄは画像データを入力する上位装置および８個のＰ／
Ｓ（Ｐ／Ｓ＃０〜７）のデータ線Ｄに接続される。この
ほか、原画像メモリ１のライト・エネーブル端子ＷＥお
よび出力エネーブル端子ＯＥは、それぞれ、制御回路３
４のメモリ書き込み端子ＭＷ、メモリ読み出し端子ＭＲ
に接続される。

【００２５】アドレス・カウンタ３０の１６ビットの出
力のうち下位３ビットはデコーダ３３のＡＢＣ端子に接
続されている。このデコーダ３３は３ビットの入力を８
ビットでデコードする。デコーダ３３のゲート入力Ｇは
制御回路のＩＯＷ端子と接続されている。また、デコー
ダ３３の８ビットの出力は、それぞれ、Ｐ／Ｓ＃０〜７
に接続される。デコーダ３３の出力によってどのＰ／Ｓ
に画像データを送るかが決定される。

【００２６】一方、各Ｐ／Ｓ（Ｐ／Ｓ＃０〜７）の入力
としては、原画像メモリ１からのデータＤと、デコーダ
３３からのＰ／Ｓ選択信号Ｌ、制御回路３４からのクロ
ック・パルスＣＰがある。ＣＰは制御回路のＳＨＩＦＴ
端子と接続している。また、各Ｐ／Ｓ（Ｐ／Ｓ＃０〜
７）の出力としてはシリアルに変換した各ラインのデー
タがあり、ラインメモリ２の入力となる。

【００２７】ラインメモリ２には、Ｐ／Ｓ（Ｐ／Ｓ＃０
〜７）からのデータとともにアドレス・カウンタ３１か
らアドレスが入力される。ラインメモリのこのアドレス
にＰ／Ｓ（Ｐ／Ｓ＃０〜７）からのデータが入力され
る。

【００２８】ラインメモリ２の格納アドレスを生成する
アドレス・カウンタ３１には制御回路３４からクロック
・パルスＣＰが入力される。次に、このシステムの動作
を説明する。

【００２９】まず、上位装置から画像データを原画像メ
モリ１に格納するばあいには、セレクタ３２への制御信
号Ｓ（制御回路３４から送られる）はＡを選択すること
を示す信号になっている。これによって、アドレス・カ
ウンタ３０の出力がそのまま原画像メモリ１のアドレス
となり、順次原画像メモリ１にデータが書き込まれる。

【００３０】次に、ラインメモリ２に画像データを格納
する場合を図４に沿って説明する。まず、制御回路３４
からメモリ書き込みパルスＭＷが出る。そして、引き続
いて制御回路３４からセレクタ３２に対してＢを選択す
る信号Ｓを送る。アドレス・カウンタ３０はカウントを
開始し、制御回路３４のメモリ読み出し信号ＭＲがハイ
になるとともに、セレクタ３２を介して原画像メモリ１
へ読み出しアドレスＡが送られる。そして、制御回路３
４からのＩＯＷパルスとともにＰ／Ｓへデータが入力さ
れる。

【００３１】まず、アドレス・カウンタ３０の値が０の
ときにはセレクタ３２を介して原画像メモリ１の０番
地、すなわち、第０ラインの最初の１ワード（＝８ビッ
ト）がアクセスされる。３−８デコーダ３３への入力は
このとき０であり、原画像メモリ１から読み出されたデ
ータはＰ／Ｓ＃０へ入力される。アドレス・カウンタ３
０の値が１になると原画像メモリ１の２０００番地がア
クセスされる。このとき、デコーダ３３の入力値は１で
あり読み出した１ワードのデータはＰ／Ｓ＃１へ入力さ
れる。このようにしてアドレス・カウンタ３０の値が７
になるまで原画像メモリ１からデータを読み出すとＰ／
Ｓ＃０〜Ｐ／Ｓ＃７に第０〜第７ラインの最初の１ワー
ド（＝８ビット）が入る。

【００３２】Ｐ／Ｓ＃０〜Ｐ／Ｓ＃７へのデータ入力が
完了すると、制御回路３４のＳＨＩＦＴ信号がパルスを
送り出す。この信号は各Ｐ／Ｓおよびアドレス・カウン
タ３１へ送られる。アドレス・カウンタ３１はこのパル
ス信号に従ってアドレスを出力する。このアドレスにＰ
／Ｓ＃０〜Ｐ／Ｓ＃７の８ビットのデータを書き込む。

【００３３】アドレス・カウンタ３１は最初のＳＨＩＦ
Ｔパルスでアドレス０番地を出力し、これによってライ
ンメモリ２の０番地に第０〜第７ラインの１ビット目の
データが格納される。次に、次のＳＨＩＦＴパルスでア
ドレス・カウンタ３１は１インクリメントし、アドレス
１番地を出力する。これによって、ラインメモリ２の１
番地に第０〜第７ラインの２ビット目のデータが格納さ
れる。この操作を繰り返すことにより、ラインメモリ２
のアドレス７番地までに第０〜第７ラインの最初の８ビ
ット分のデータが格納される。

【００３４】第０〜第７ラインの１ワード目のデータが
格納された時点で、各ライン２ワード目のデータの原画
像メモリ１からの読み出しが始まる。すなわち、原画像
メモリ１のアドレス・カウンタ３０は８（１０進数）に
なり、これによって原画像メモリ１の１番地がアクセス
される。このとき、デコーダ３３へ送られるアドレス・
カウンタ出力の下位３ビットのデータは０であり、読み
出したデータはＰ／Ｓ＃０に送られる。アドレス・カウ
ンタ３０の値が９（１０進数）になると、アドレス２０
０１番地をアクセスし、Ｐ／Ｓ＃１へ送られる。

【００３５】以上のように、まず、８ライン分各１ワー
ドのデータを原画像メモリ１から読み出し、各ラインに
対応したＰ／Ｓでシリアル・データに変換したうえライ
ンメモリ２に８ライン分各１ビットずつ８回格納し、８
ライン分各１ワードのデータをライン・メモリに格納す
る。

【００３６】３×３の参照窓をラインメモリ２のデータ
に適用する場合には、８ラインのデータが各３ビット分
ラインメモリ２に格納された時点で適用が可能になる。
これによって、ラインメモリ格納動作のためのラインメ
モリ保留時間は、従来の方式による場合に比べてライン
数分の１に短縮される。

【００３７】

【発明の効果】本発明によって、ラインメモリに原画像
メモリから読み出したデータを格納する際、複数ライン
分のデータを一括して格納できるようになる。これによ
って、ラインメモリを使用できない時間、すなわち、ラ
インメモリ保留時間がラインメモリに一括して格納する
ライン数に応じてライン数分の１に短縮される。これに
よって、ラインメモリに格納したデータに対する画像処
理に時間を割り当てることが可能になり、全体としての
処理速度が向上する。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】一実施例のシステム構成図である。

【図３】システムの詳細構成図である。

【図４】一実施例のタイムチャートである。

【図５】従来方式のシステム構成図である。

【図６】ラインメモリの収容図である。

【図７】画像メモリの収容図である。

【符号の説明】

１ 原画像メモリ ２ ラインメモリ ３ ドット変換手段 ４ アクセス手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堂領 伸一郎 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平１−283676（ＪＰ，Ａ) 特開 昭59−135496（ＪＰ，Ａ) 特開 昭60−261094（ＪＰ，Ａ) 特開 平２−19918（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 画像データを格納する原画像メモリから
   前記画像データを読み出して、複数のラインのデータを
   格納するラインメモリに格納するラインメモリ回路にお
   いて、前記ラインのライン長分だけ離れた前記原画像メモリ上
   のアドレスを、前記ラインメモリのライン数分だけ算出
   し、前記算出された複数のアドレスに格納されている画
   像データを前記原画像メモリから読み出すアクセス手段
   と、 前記アクセス手段によって前記 原画像メモリから読み出
   された複数ラインの前記画像データを前記ラインメモリ
   に格納可能なデータ形式に変換するドット変換手段と、 を有することを特徴とするラインメモリ回路。
2. 【請求項２】 前記ドット変換手段は、前記原画像メモ
   リから読み出した１ライン分の前記画像データを前記ラ
   インメモリに格納可能なデータ形式に変換する回路を複
   数個有し、前記アクセス手段によってアクセスし読み出
   した複数ラインの前記画像データの各ラインのデータを
   該回路によってそれぞれ前記ラインメモリに格納可能な
   データ形式に変換することを特徴とする請求項１記載の
   ラインメモリ回路。
3. 【請求項３】 画像データを格納する原画像メモリから
   前記画像データを読み出して、複数のラインのデータを
   格納するラインメモリに格納するデータ格納方法であっ
   て、 前記ラインのライン長分だけ離れた前記原画像メモリ上
   のアドレスを、前記ラインメモリのライン数分だけ算出
   するステップと、 前記算出された複数のアドレスに格納されている画像デ
   ータを前記原画像メモリから読み出すステップと、 前記原画像メモリから読み出された複数ライン分の前記
   画像データを前記ラインメモリに格納可能なデータ形式
   に変換して前記ラインメモリに格納するステップと、 を含むことを特徴とするデータ格納方法。