JP3277305B2 - 可変インタリーブ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は可変インタリーブ回路に
関し、特に無線伝送路におけるバースト誤りによる集中
した誤りデータを分散させるインタリーブ回路に関す
る。

【０００２】

【従来の技術】従来、ディジタル無線通信の無線伝送路
上で発生するバースト誤りは誤りデータが集中的に発生
するため、無線伝送路で伝送するデータに対して誤り訂
正符号化を直接適用してもあまり効果が得られない。そ
こで、そのデータに対してインタリーブ処理を誤り訂正
符号化処理とともに併用することで、バースト誤りによ
る集中した誤りデータを分散させてランダム誤りに変換
し、誤り訂正効果の改善が図られている。

【０００３】このインタリーブ処理では送信側でデータ
の順序を入替え、受信側で送信側と逆の操作を行うこと
でデータを元の順序に戻している。こうすることで、伝
送路でのバースト誤りが分散されてランダムな誤りに変
換されるので、誤り訂正効果を高めることができる。

【０００４】このインタリーブ処理の一つとして、デー
タの順序を入替えるためにＲＡＭ（ランダムアクセスメ
モリ）を用いる方法がある。この方法ではＲＡＭの行ア
ドレスでデータを書込み、列アドレスでデータを読出す
ことでＸ−Ｙ変換を行い、データの順序を入替えてい
る。

【０００５】例えば、この種のインタリーブ回路として
は、図１４に示すように、データ入力端子１１からのデ
ータを格納するＲＡＭ１２と、アドレスカウンタ１４の
出力にしたがって読出しアドレスまたは書込みアドレス
のアドレス指定をブロック長毎に行方向または列方向に
選択するアドレスセレクタ１３と、クロック入力端子１
５からのクロック信号に基づいてＲＡＭ１２における読
出しアドレスまたは書込みアドレスを作成するアドレス
カウンタ１４と、ＲＡＭ１２から読出されたデータをデ
ータ出力端子１７から出力するタイミング回路１６とを
備えたものがある。

【０００６】上記のインタリーブ回路ではアドレスセレ
クタ１３によってＲＡＭ１２のアドレス指定をブロック
毎に交互に行方向または列方向に切替え、指定されたア
ドレスの前半でデータをＲＡＭ１２から読出し、指定さ
れたアドレスの後半でデータをＲＡＭ１２に書込むこと
で、データの配列を入れ替えている。

【０００７】ＲＡＭ１２のアドレスはブロック長毎に、
クロック入力端子１５からのクロック信号に基づいてア
ドレスカウンタ１４で作成される。アドレスカウンタ１
４では作成したアドレスを端子Ｑ0 〜ＱN-1 からアドレ
スセレクタ１３の端子Ａ0 〜ＡN-1 ，Ｂ0 〜ＢN-1 に夫
々出力するとともに、端子ＱN からアドレスセレクタ１
３のセレクタ端子ＳＥＬにセレクト信号を出力する。

【０００８】アドレスセレクタ１３はアドレスカウンタ
１４からのセレクト信号によってＲＡＭアドレスの行方
向指定あるいは列方向指定を選択し、アドレスカウンタ
１４からのＲＡＭアドレスをＲＡＭ１２にアドレス指定
する。すなわち、アドレスセレクタ１３はアドレスカウ
ンタ１４からのセレクト信号によって端子Ａ0 〜ＡN-1
に入力されたアドレスと端子Ｂ0 〜ＢN-1 に入力された
アドレスとの切替え動作を行っている。

【０００９】この場合、アドレスカウンタ１４の端子Ｑ
0 とアドレスセレクタ１３の端子Ａ0 ，ＢN/2 とが、ア
ドレスカウンタ１４の端子Ｑ1 とアドレスセレクタ１３
の端子Ａ1 とが、……、アドレスカウンタ１４の端子Ｑ
N/2-1 とアドレスセレクタ１３の端子ＢN-1 とが、アド
レスカウンタ１４の端子ＱN/2 とアドレスセレクタ１３
の端子ＡN/2 ，Ｂ0 とが、アドレスカウンタ１４の端子
ＱN/2+1 とアドレスセレクタ１３の端子Ｂ1 とが、…
…、アドレスカウンタ１４の端子ＱN-1 とアドレスセレ
クタ１３の端子ＡN-1 とが夫々接続されている。

【００１０】よって、アドレスセレクタ１３はアドレス
カウンタ１４からのセレクト信号によって端子Ａ0 〜Ａ
N-1 に入力されたアドレスと端子Ｂ0 〜ＢN-1 に入力さ
れたアドレスとの切替え動作を行うことで、ＲＡＭアド
レスの行方向指定あるいは列方向指定が選択される。

【００１１】ＲＡＭ１２ではライトイネーブル端子（Ｗ
Ｅ）に入力されるクロック信号に応答して読出し動作ま
たは書込み動作が行われる。つまり、ＲＡＭ１２ではク
ロック信号の前半でアドレスセレクタ１３からのＲＡＭ
アドレスで指定されるデータが読出され、クロック信号
の後半でアドレスセレクタ１３からのＲＡＭアドレスで
指定される位置に、データ入力端子１１に入力された新
たなデータが書込まれる。

【００１２】ＲＡＭ１２から読出されたデータはタイミ
ング回路１６に入力され、タイミング回路１６で元のデ
ータ長に引き延ばされてデータ出力端子１７から出力さ
れることとなる。

【００１３】尚、上記のインタリーブ処理については、
特開昭６１−１７７５５５号公報に開示された技術等が
ある。

【００１４】

【発明が解決しようとする課題】上述した従来のインタ
リーブ回路では、データを書込むための行アドレスとデ
ータを読出すための列アドレスとを作成するアドレスカ
ウンタのカウント動作が固定的となっているので、つま
りアドレスカウンタのカウント動作が「０」から順次行
われるので、データのブロック長が変更された時にそれ
に対応することができない。そのため、データの伝送速
度が変更されてブロック長が変更された時に同一時間の
間バースト誤りが発生すると、誤りデータの分布量がデ
ータブロック毎に変わってしまい、誤り訂正効果の改善
が図れなくなる。

【００１５】例えば、データの伝送レートを２倍にした
場合、同一時間の間バースト誤りが発生すると誤りデー
タの量も２倍となってしまうため、誤りデータの分布量
も２倍となってしまう。したがって、誤り訂正効果の改
善が見込めなくなる。

【００１６】そこで、本発明の目的は上記の問題点を解
消し、データの伝送速度が変更された場合でも誤り訂正
効果の改善を図ることができる可変インタリーブ回路を
提供することにある。

【００１７】

【課題を解決するための手段】本発明による可変インタ
リーブ回路は、データを格納する読出し書込み自在な記
憶手段と、前記記憶手段への書込みアドレス及び読出し
アドレスを生成するアドレスカウンタとを含み、前記書
込みアドレス及び読出しアドレスを可変することで前記
データ内の誤りデータを分散させる可変インタリーブ回
路であって、前記データのブロック長を指示する指示手
段と、前記データのブロック長毎に予め設定された複数
の設定値のうち一つを前記指示手段の変更指示に応じて
選択しかつ選択した前記設定値を前記アドレスカウンタ
に初期設定する手段とを備えている。

【００１８】本発明による他の可変インタリーブ回路
は、データを格納する読出し書込み自在な記憶手段と、
前記記憶手段への書込みアドレス及び読出しアドレスを
生成するアドレスカウンタとを含み、前記書込みアドレ
ス及び読出しアドレスを可変することで前記データ内の
誤りデータを分散させる可変インタリーブ回路であっ
て、前記データのブロック長毎に予め設定された複数の
設定値のうち一つを外部からのブロック長変更指示に応
じて選択しかつ選択した前記設定値を前記アドレスカウ
ンタに初期設定する手段を備えている。

【００１９】

【作用】本発明の可変インタリーブ回路はＲＡＭにデー
タを書込むための行アドレスとＲＡＭからデータを読出
すための列アドレスとを作成するアドレスカウンタの初
期値を変更することで、データの分散量の変更が可能と
なる。

【００２０】すなわち、バースト誤りによる集中した誤
りデータの分散量を変更することができるので、データ
の伝送速度を変更した場合に、同一時間の間バースト誤
りが発生しても誤りデータの分布量をデータブロック毎
に一定にすることができ、より効率的な誤り訂正が可能
となる。

【００２１】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００２２】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例による可
変インタリーブ回路はブロック長変更スイッチ１と、セ
レクタ２と、アドレスカウンタ３と、アドレスセレクタ
４と、ＲＡＭ５とから構成されている。

【００２３】ブロック長変更スイッチ１はデータの伝送
速度が変更になる度にオペレータによって設定され、設
定されたデータの伝送速度に対応するブロック長変更信
号１１０をセレクタ２に出力する。

【００２４】セレクタ２の端子Ａ0 〜ＡN-2 ，Ｂ0 〜Ｂ
N-2 ，Ｃ0 〜ＣN-2 には予めデータの伝送速度に対応し
て設定されたアドレスカウンタの初期値１２１，１２
２，１２３が入力されている。セレクタ２はブロック長
変更スイッチ１からブロック長変更信号１１０が送られ
てくると、初期値１２１，１２２，１２３の中から対応
する初期値を選択し、その初期値を端子Ｙ0 〜ＹN-2 か
らアドレスカウンタ３の端子Ｄ0 〜ＤN-2 に出力する。

【００２５】アドレスカウンタ３はセレクタ２から送ら
れてきた初期値とクロック信号１３０とに基づいてＲＡ
Ｍ５のアドレスを作成し、そのＲＡＭアドレスを端子Ｑ
0 〜ＱN-1 からアドレスセレクタ４の端子Ａ0 〜ＡN-1
，Ｂ0 〜ＢN-1 に夫々出力するとともに、端子ＱN か
らアドレスセレクタ４のセレクタ端子ＳＥＬにセレクト
信号を出力する。

【００２６】アドレスセレクタ４ではアドレスカウンタ
３からのセレクト信号によってＲＡＭアドレスの行方向
指定あるいは列方向指定を選択し、アドレスカウンタ３
からのＲＡＭアドレスをＲＡＭ５にアドレス指定する。
すなわち、アドレスセレクタ４はアドレスカウンタ３か
らのセレクト信号によって端子Ａ0 〜ＡN-1 に入力され
たアドレスと端子Ｂ0 〜ＢN-1 に入力されたアドレスと
の切替え動作を行い、切替えたＲＡＭアドレスを端子Ｙ
0 〜ＹN-1 からＲＡＭ５のアドレス端子Ａ0 〜ＡN-1 に
出力する。

【００２７】ＲＡＭ５ではライトイネーブル端子（Ｗ
Ｅ）に入力されるクロック信号に応答して読出し動作ま
たは書込み動作が行われる。つまり、ＲＡＭ５ではクロ
ック信号１３０の前半でアドレスセレクタ４からのＲＡ
Ｍアドレスで指定されるデータが出力データ１５０とし
て読出されて出力され、クロック信号１３０の後半でア
ドレスセレクタ４からのＲＡＭアドレスで指定される位
置に新たな入力データ１４０が書込まれる。

【００２８】図２は図１のアドレスカウンタ３の動作の
一例を示すタイムチャートであり、図３は図２のアドレ
スカウンタ３の動作で作成されたアドレスのうちアドレ
スセレクタ４の端子Ａ0 〜ＡN-1 に入力されるアドレス
を示す図であり、図４は図２のアドレスカウンタ３の動
作で作成されたアドレスのうちアドレスセレクタ４の端
子Ｂ0 〜ＢN-1 に入力されるアドレスを示す図であり、
図５は図２のアドレスカウンタ３の動作で作成されたア
ドレスによるＲＡＭ５の読出し動作及び書込み動作を示
すタイムチャートである。

【００２９】また、図６は図１のアドレスカウンタ３の
動作の他の例を示すタイムチャートであり、図７は図６
のアドレスカウンタ３の動作で作成されたアドレスのう
ちアドレスセレクタ４の端子Ａ0 〜ＡN-1 に入力される
アドレスを示す図であり、図８は図６のアドレスカウン
タ３の動作で作成されたアドレスのうちアドレスセレク
タ４の端子Ｂ0 〜ＢN-1 に入力されるアドレスを示す図
であり、図９は図６のアドレスカウンタ３の動作で作成
されたアドレスによるＲＡＭ５の読出し動作及び書込み
動作を示すタイムチャートである。

【００３０】さらに、図１０は図１のアドレスカウンタ
３の動作の別の例を示すタイムチャートであり、図１１
は図１０のアドレスカウンタ３の動作で作成されたアド
レスのうちアドレスセレクタ４の端子Ａ0 〜ＡN-1 に入
力されるアドレスを示す図であり、図１２は図１０のア
ドレスカウンタ３の動作で作成されたアドレスのうちア
ドレスセレクタ４の端子Ｂ0 〜ＢN-1 に入力されるアド
レスを示す図であり、図１３は図１０のアドレスカウン
タ３の動作で作成されたアドレスによるＲＡＭ５の読出
し動作及び書込み動作を示すタイムチャートである。

【００３１】これら図１〜図１３を用いて本発明の一実
施例における各伝送レート毎のＲＡＭ５の読出し動作及
び書込み動作について説明する。ここで、アドレスカウ
ンタ３の段数を８段とし、伝送レートを６４ｋｂｐｓ，
２５６ｋｂｐｓ，３８４ｋｂｐｓとする。この場合、６
４ｋｂｐｓの伝送レートに対応する初期値１２１は「６
０」、２５６ｋｂｐｓの伝送レートに対応する初期値１
２２は「４８」、３８４ｋｂｐｓの伝送レートに対応す
る初期値１２３は「４０」となる。

【００３２】まず、伝送レートが６４ｋｂｐｓの場合、
オペレータはブロック長変更スイッチ１にこの伝送レー
トに対応するスイッチを設定するので、ブロック長変更
スイッチ１から伝送レートが６４ｋｂｐｓに対応するブ
ロック長変更信号１１０がセレクタ２に出力される。

【００３３】セレクタ２はブロック長変更スイッチ１か
らそのブロック長変更信号１１０が送られてくると、伝
送レートが６４ｋｂｐｓに対応する初期値１２１を選択
し、その初期値「６０」をアドレスカウンタ３に出力す
る。

【００３４】アドレスカウンタ３はセレクタ２から送ら
れてきた初期値「６０」とクロック信号１３０とに基づ
いてＲＡＭ５のアドレスを作成してアドレスセレクタ４
に出力する。この場合、アドレスカウンタ３は端子Ｑ0
〜Ｑ5 から「６０」，「６１」，「６２」，「６３」
を、端子Ｑ0 〜Ｑ5 から「６０」，「６１」，「６
２」，「６３」が出力される毎に端子Ｑ6 から「０」，
「１」を、端子Ｑ6 から「０」，「１」が出力される毎
に端子Ｑ7 から「０」，「１」を夫々出力する（図２参
照）。

【００３５】このとき、アドレスセレクタ４の端子Ａ0
〜Ａ6 にはアドレスカウンタ３から“０１１１１０
０”，“０１１１１０１”，“０１１１１１０”，“０
１１１１１１”，“１１１１１００”，“１１１１１０
１”，“１１１１１１０”，“１１１１１１１”が、つ
まり「６０」，「６１」，「６２」，「６３」，「１２
４」，「１２５」，「１２６」，「１２７」が順次入力
される（図３参照）。

【００３６】また、アドレスセレクタ４の端子Ｂ０〜Ｂ
６にはアドレスカウンタ３から“0111100”，“111110
0”，“0111110”，“1111110”，“0111101”，“1111
101”，“0111111”，“1111111”が、つまり「６
０」，「１２４」，「６２」，「１２６」，「６１」，
「１２５」，「６３」，「１２７」が順次入力される。
（図４参照）

【００３７】アドレスセレクタ４のセレクタ端子ＳＥＬ
にはアドレスカウンタ３の端子Ｑ7から「０」，「１」
が入力されるので、端子Ａ0 〜Ａ6 に入力される値と端
子Ｂ0 〜Ｂ6 に入力される値とが切替えられてＲＡＭ５
に出力される。したがって、ＲＡＭ５のアドレス端子Ａ
0 〜Ａ6 にはアドレスカウンタ３の端子Ａ0 〜Ａ6 から
の「６０」，「６１」，「６２」，「６３」，「１２
４」，「１２５」，「１２６」，「１２７」が順次入力
され、これらのアドレスに入力データ「Ｄ0 」〜「Ｄ7
」が書込まれる。

【００３８】次に、ＲＡＭ５のアドレス端子Ａ０〜Ａ６
にはアドレスカウンタ３の端子Ｂ０〜Ｂ６からの「６
０」，「１２４」，「６２」，「１２６」，「６１」，
「１２５」，「６３」，「１２７」が順次入力され、こ
れらのアドレスに入力データ「Ｄ８」〜「Ｄ１５」が書
込まれるとともに、これらのアドレスから入力データ
「Ｄ０」〜「Ｄ７」が読出される（図５参照）。

【００３９】伝送レートが２５６ｋｂｐｓの場合、オペ
レータはブロック長変更スイッチ１にこの伝送レートに
対応するスイッチを設定するので、ブロック長変更スイ
ッチ１から伝送レートが２５６ｋｂｐｓに対応するブロ
ック長変更信号１１０がセレクタ２に出力される。

【００４０】セレクタ２はブロック長変更スイッチ１か
らそのブロック長変更信号１１０が送られてくると、伝
送レートが２５６ｋｂｐｓに対応する初期値１２１を選
択し、その初期値「４８」をアドレスカウンタ３に出力
する。

【００４１】アドレスカウンタ３はセレクタ２から送ら
れてきた初期値「４８」とクロック信号１３０とに基づ
いてＲＡＭ５のアドレスを作成してアドレスセレクタ４
に出力する。この場合、アドレスカウンタ３は端子Ｑ0
〜Ｑ5 から「４８」，「４９」，……，「６２」，「６
３」を、端子Ｑ0 〜Ｑ5 から「４８」，「４９」，…
…，「６２」，「６３」が出力される毎に端子Ｑ6 から
「０」，「１」を、端子Ｑ6 から「０」，「１」が出力
される毎に端子Ｑ7 から「０」，「１」を夫々出力する
（図６参照）。

【００４２】このとき、アドレスセレクタ４の端子Ａ0
〜Ａ6 にはアドレスカウンタ３から“０１１０００
０”，“０１１０００１”，……，“０１１１１１
０”，“０１１１１１１”，“１１１００００”，“１
１１０００１”，……，“１１１１１１０”，“１１１
１１１１”が、つまり「４８」，「４９」，……，「６
２」，「６３」，「１１２」，「１１３」，……，「１
２６」，「１２７」が順次入力される（図７参照）。

【００４３】また、アドレスセレクタ４の端子Ｂ０〜Ｂ
６にはアドレスカウンタ３から“０１１００００”，
“１１１００００”，“０１１００１０”，“１１１０
０１０”……“０１１１１０１”“１１１１１０１”，
“０１１１１１１”，“１１１１１１１”が、つまり
「４８」，「１１２」，「５０」，「１１４」，…「６
１」，「１２５」，「６３」，「１２７」が順次入力さ
れる。（図８参照）

【００４４】アドレスセレクタ４のセレクタ端子ＳＥＬ
にはアドレスカウンタ３の端子Ｑ7から「０」，「１」
が入力されるので、端子Ａ0 〜Ａ6 に入力される値と端
子Ｂ0 〜Ｂ6 に入力される値とが切替えられてＲＡＭ５
に出力される。したがって、ＲＡＭ５のアドレス端子Ａ
0 〜Ａ6 にはアドレスカウンタ３の端子Ａ0 〜Ａ6 から
の「４８」，「４９」，……，「６２」，「６３」，
「１１２」，「１１３」，……，「１２６」，「１２
７」が順次入力され、これらのアドレスに入力データ
「Ｄ0 」〜「Ｄ31」が書込まれる。

【００４５】次に、ＲＡＭ５のアドレス端子Ａ０〜Ａ６
にはアドレスカウンタ３の端子Ｂ０〜Ｂ６からの「４
８」，「１１２」，「５０」，「１１４」，……「６
１」，「１２５」，「６３」，「１２７」が順次入力さ
れ、これらのアドレスに入力データ「Ｄ３２」〜「Ｄ６
２」が書込まれるとともに、これらのアドレスから入力
データ「Ｄ０」〜「Ｄ３１」が読出される（図９参
照）。

【００４６】伝送レートが３８４ｋｂｐｓの場合、オペ
レータはブロック長変更スイッチ１にこの伝送レートに
対応するスイッチを設定するので、ブロック長変更スイ
ッチ１から伝送レートが３８４ｋｂｐｓに対応するブロ
ック長変更信号１１０がセレクタ２に出力される。

【００４７】セレクタ２はブロック長変更スイッチ１か
らそのブロック長変更信号１１０が送られてくると、伝
送レートが３８４ｋｂｐｓに対応する初期値１２１を選
択し、その初期値「４０」をアドレスカウンタ３に出力
する。

【００４８】アドレスカウンタ３はセレクタ２から送ら
れてきた初期値「４０」とクロック信号１３０とに基づ
いてＲＡＭ５のアドレスを作成してアドレスセレクタ４
に出力する。この場合、アドレスカウンタ３は端子Ｑ0
〜Ｑ5 から「４０」，「４１」，……，「６２」，「６
３」を、端子Ｑ0 〜Ｑ5 から「４０」，「４１」，…
…，「６２」，「６３」が出力される毎に端子Ｑ6 から
「０」，「１」を、端子Ｑ6 から「０」，「１」が出力
される毎に端子Ｑ7 から「０」，「１」を夫々出力する
（図１０参照）。

【００４９】このとき、アドレスセレクタ４の端子Ａ0
〜Ａ6 にはアドレスカウンタ３から“０１０１００
０”，“０１０１００１”，……，“０１１１１１
０”，“０１１１１１１”，“１１０１０００”，“１
１０１００１”，……，“１１１１１１０”，“１１１
１１１１”が、つまり「４０」，「４１」，……，「６
２」，「６３」，「１０４」，「１０５」，……，「１
２６」，「１２７」が順次入力される（図１１参照）。

【００５０】また、アドレスセレクタ４の端子Ｂ０〜Ｂ
６にはアドレスカウンタ３から“０１０１０００”，
“１１０１０００”，“０１０１０１０”，“１１０１
０１０”……“０１１１１０１”“１１１１１０１”，
“０１１１１１１”，“１１１１１１１”が、つまり
「４０」，「１０４」「４２」，「１０６」，……「６
１」，「１２５」，「６３」，「１２７」が順次入力さ
れる。（図１２参照）

【００５１】アドレスセレクタ４のセレクタ端子ＳＥＬ
にはアドレスカウンタ３の端子Ｑ7から「０」，「１」
が入力されるので、端子Ａ0 〜Ａ6 に入力される値と端
子Ｂ0 〜Ｂ6 に入力される値とが切替えられてＲＡＭ５
に出力される。したがって、ＲＡＭ５のアドレス端子Ａ
0 〜Ａ6 にはアドレスカウンタ３の端子Ａ0 〜Ａ6 から
の「４０」，「４１」，……，「６２」，「６３」，
「１０４」，「１０５」，……，「１２６」，「１２
７」が順次入力され、これらのアドレスに入力データ
「Ｄ0 」〜「Ｄ47」が書込まれる。

【００５２】次に、ＲＡＭ５のアドレス端子Ａ０〜Ａ６
にはアドレスカウンタ３の端子Ｂ０〜Ｂ６からの「４
０」，「１０４」，「４２」，「１０６」，……「６
１」，「１２５」，「６３」，「１２７」が順次入力さ
れ、これらのアドレスに入力データ「Ｄ４８」〜「Ｄ９
５」が書込まれるとともに、これらのアドレスから入力
データ，「Ｄ０」〜「Ｄ４７」が読出される（図１３参
照）。

【００５３】このように、データのブロック長毎に予め
設定された複数の初期値１２１〜１２３のうちブロック
長変更スイッチ１からのブロック長変更信号１１０に対
応する初期値をセレクタ２で選択し、アドレスカウンタ
３でこの初期値とクロック信号１３０とに基づいてＲＡ
Ｍ５の書込みアドレス及び読出しアドレスを作成し、そ
れらの書込みアドレス及び読出しアドレスを基にＲＡＭ
５に対する書込み及び読出しを行うことによって、デー
タの伝送速度が変更された場合でも誤り訂正効果の改善
を図ることができる。

【００５４】尚、本発明の一実施例ではブロック長変更
スイッチ１の設定を行うことで、ブロック長変更スイッ
チ１からセレクタ２にブロック長変更信号１１０を出力
してアドレスカウンタ３の初期値を選択しているが、セ
レクタ２で外部からのブロック長変更指示に応じてアド
レスカウンタ３の初期値を選択するようにしてもよく、
これに限定されない。この場合には、外部からセレクタ
２にブロック長変更指示を入力するための入力端子を設
置すればよい。

【００５５】

【発明の効果】以上説明したように本発明によれば、デ
ータを格納するＲＡＭへの書込みアドレス及び読出しア
ドレスを生成するアドレスカウンタに、データのブロッ
ク長毎に予め設定された複数の設定値のうち一つを外部
からのブロック長変更指示に応じて選択した設定値を初
期設定し、この設定値で初期設定されたアドレスカウン
タで生成される書込みアドレス及び読出しアドレスを可
変することでデータ内の誤りデータを分散させることに
よって、データの伝送速度が変更された場合でも誤り訂
正効果の改善を図ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１のアドレスカウンタの動作の一例を示すタ
イムチャートである。

【図３】図２のアドレスカウンタの動作で作成されたア
ドレスのうちアドレスセレクタの端子Ａ0 〜ＡN-1 に入
力されるアドレスを示す図である。

【図４】図２のアドレスカウンタの動作で作成されたア
ドレスのうちアドレスセレクタの端子Ｂ0 〜ＢN-1 に入
力されるアドレスを示す図である。

【図５】図２のアドレスカウンタの動作で作成されたア
ドレスによるＲＡＭの読出し動作及び書込み動作を示す
タイムチャートである。

【図６】図１のアドレスカウンタの動作の他の例を示す
タイムチャートである。

【図７】図６のアドレスカウンタの動作で作成されたア
ドレスのうちアドレスセレクタの端子Ａ0 〜ＡN-1 に入
力されるアドレスを示す図である。

【図８】図６のアドレスカウンタの動作で作成されたア
ドレスのうちアドレスセレクタ４の端子Ｂ0 〜ＢN-1 に
入力されるアドレスを示す図である。

【図９】図６のアドレスカウンタの動作で作成されたア
ドレスによるＲＡＭの読出し動作及び書込み動作を示す
タイムチャートである。

【図１０】図１のアドレスカウンタの動作の別の例を示
すタイムチャートである。

【図１１】図１０のアドレスカウンタの動作で作成され
たアドレスのうちアドレスセレクタの端子Ａ0 〜ＡN-1
に入力されるアドレスを示す図である。

【図１２】図１０のアドレスカウンタの動作で作成され
たアドレスのうちアドレスセレクタの端子Ｂ0 〜ＢN-1
に入力されるアドレスを示す図である。

【図１３】図１０のアドレスカウンタの動作で作成され
たアドレスによるＲＡＭの読出し動作及び書込み動作を
示すタイムチャートである。

【図１４】従来例の構成を示すブロック図である。

【符号の説明】

１ ブロック長変更スイッチ ２ セレクタ ３ アドレスカウンタ ４ アドレスセレクタ ５ ＲＡＭ １１０ ブロック長変更信号 １２１〜１２３ アドレスカウンタの初期値 １３０ クロック信号 １４０ 入力データ １５０ 出力データ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/16 G06F 11/10

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 データを格納する読出し書込み自在な記
   憶手段と、前記記憶手段への書込みアドレス及び読出し
   アドレスを生成するアドレスカウンタとを含み、前記書
   込みアドレス及び読出しアドレスを可変することで前記
   データ内の誤りデータを分散させる可変インタリーブ回
   路であって、前記データのブロック長を指示する指示手
   段と、前記データのブロック長毎に予め設定された複数
   の設定値のうち一つを前記指示手段の変更指示に応じて
   選択しかつ選択した前記設定値を前記アドレスカウンタ
   に初期設定する手段とを有することを特徴とする可変イ
   ンタリーブ回路。
2. 【請求項２】 前記ブロック長の変更指示は、前記デー
   タの伝送速度の変更に応答して行うようにしたことを特
   徴とする請求項１記載の可変インタリーブ回路。