JPH08335887A - 複数インタリーブ・マトリクスのインタリーブアドレス生成回路 - Google Patents
複数インタリーブ・マトリクスのインタリーブアドレス生成回路Info
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- JPH08335887A JPH08335887A JP7141643A JP14164395A JPH08335887A JP H08335887 A JPH08335887 A JP H08335887A JP 7141643 A JP7141643 A JP 7141643A JP 14164395 A JP14164395 A JP 14164395A JP H08335887 A JPH08335887 A JP H08335887A
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Abstract
(57)【要約】 （修正有）
【目的】 複数の相異なるインタリーブマトリクスのア
ドレス生成回路が小規模化すると同時に、複数のインタ
リーブマトリクスの任意の途中の位置からアドレスを生
成できる様にする。 【構成】 複数インタリーブマトリクスのインタリーブ
アドレス生成回路の最近の従来例の構成に追加して、任
意の途中のＹ軸計算値を選択するＹ軸計算値セレクタ10
と、現在実行中のインタリーブ・マトリクスの途中のＹ
軸計算値を保持するＹ軸計算値ＦＦ5 の Q出力にステッ
プ数a を加算し次のＹ軸計算値を得る加算値アダー4 と
の間に該アダー4 の出力を前記の選択した途中のＹ軸計
算値に切り替えるデータセレクタ11とを設け、其の切替
出力をＹ軸計算値ＦＦ5 の D入力とする。
ドレス生成回路が小規模化すると同時に、複数のインタ
リーブマトリクスの任意の途中の位置からアドレスを生
成できる様にする。 【構成】 複数インタリーブマトリクスのインタリーブ
アドレス生成回路の最近の従来例の構成に追加して、任
意の途中のＹ軸計算値を選択するＹ軸計算値セレクタ10
と、現在実行中のインタリーブ・マトリクスの途中のＹ
軸計算値を保持するＹ軸計算値ＦＦ5 の Q出力にステッ
プ数a を加算し次のＹ軸計算値を得る加算値アダー4 と
の間に該アダー4 の出力を前記の選択した途中のＹ軸計
算値に切り替えるデータセレクタ11とを設け、其の切替
出力をＹ軸計算値ＦＦ5 の D入力とする。
Description
【０００１】
【産業上の利用分野】本発明は、例えばデータ通信端末
が相手に送信するデータを書き込み読み出すデータ形式
変換用の一時記憶メモリＲＡＭへの送信データの書込み
アドレスに対する読出しアドレスの生成回路に係り、特
に相手までの伝送路にて発生するノイズ等の影響により
相手側で受信データに発生するバースト状エラーの検出
や誤り訂正符号の誤り検出訂正能力を向上させる為に、
送信側で送信データを前記メモリＲＡＭに書き込み読み
出す際に、Ｘ軸方向の連続的な書き込みに対するＹ軸方
向の読み出しを一定幅のステップを置いてランダム化し
て行う所謂インタリーブ（又は逆にランダム化したデー
タを元の連続データに戻すデインタリーブ）を行う際
に、インタリーブのステップ幅を一定のマトリクスのＸ
軸方向の行数a に等しくし、インタリーブを行う深さを
Ｙ軸方向の列数b とするインタリーブ・マトリクスのイ
ンタリーブアドレス生成回路に関するものである。そし
て、データを相手に送信するチャネルが一定タイムスロ
ット内に複数個n あって、各チャネルのデータ長が互に
異なる複数n のデータユニットから構成されている場合
で、インタリーブ・マトリクスとして行数a と列数b が
n種類の異なる複数n のマトリクスを必要とする場合が
ある。この様な場合に、複数n のインタリーブ・マトリ
クスのインタリーブアドレスを発生するには、一般に其
の回路規模が大きくなる。従って、成る可く簡単で小規
模の回路で其れらのインタリーブアドレスを発生する方
法が必要とされている。
が相手に送信するデータを書き込み読み出すデータ形式
変換用の一時記憶メモリＲＡＭへの送信データの書込み
アドレスに対する読出しアドレスの生成回路に係り、特
に相手までの伝送路にて発生するノイズ等の影響により
相手側で受信データに発生するバースト状エラーの検出
や誤り訂正符号の誤り検出訂正能力を向上させる為に、
送信側で送信データを前記メモリＲＡＭに書き込み読み
出す際に、Ｘ軸方向の連続的な書き込みに対するＹ軸方
向の読み出しを一定幅のステップを置いてランダム化し
て行う所謂インタリーブ（又は逆にランダム化したデー
タを元の連続データに戻すデインタリーブ）を行う際
に、インタリーブのステップ幅を一定のマトリクスのＸ
軸方向の行数a に等しくし、インタリーブを行う深さを
Ｙ軸方向の列数b とするインタリーブ・マトリクスのイ
ンタリーブアドレス生成回路に関するものである。そし
て、データを相手に送信するチャネルが一定タイムスロ
ット内に複数個n あって、各チャネルのデータ長が互に
異なる複数n のデータユニットから構成されている場合
で、インタリーブ・マトリクスとして行数a と列数b が
n種類の異なる複数n のマトリクスを必要とする場合が
ある。この様な場合に、複数n のインタリーブ・マトリ
クスのインタリーブアドレスを発生するには、一般に其
の回路規模が大きくなる。従って、成る可く簡単で小規
模の回路で其れらのインタリーブアドレスを発生する方
法が必要とされている。
【０００２】
【従来の技術】図５に、従来の単一インタリーブ・マト
リクスのインタリーブアドレス生成回路の構成例と其の
アドレス生成の説明図とを示す。この従来例の回路構成
では、インタリーブ・マトリクスのＸ軸方向の行数ａが
ａ＝10, Ｙ軸方向の列数ｂが、ｂ＝８の場合であって、
ＲＡＭへのデータ書き込みは、Ｘ軸方向に初期値0 から
連続的に 0,1,2──9, 10,11,12──19, 20,21,22──2
9, ─，70,71,72─79と各行10個づつ８行連続した書込
みアドレスで行なわれ、其のデータの読出しはＹ軸方向
に初期値0 から各列ともステップ数10を置いて８列が生
成される読出しアドレスで行われる。読出しアドレスAD
DRは、 ADDR = 10Y + X = 23Y + 21Y + X（但し X=0〜
9, Y=0〜7)で表されて、Ｙ軸方向のインタリーブのステ
ップ幅は10であり、総数 80 であって、10進法では 0,1
0,20─70, 1,11,21 ─71, ──9,19,29,─79であり、其
の最大値は、10進法で79であり, ２進法でビット数が７
bitの1001111 である。
リクスのインタリーブアドレス生成回路の構成例と其の
アドレス生成の説明図とを示す。この従来例の回路構成
では、インタリーブ・マトリクスのＸ軸方向の行数ａが
ａ＝10, Ｙ軸方向の列数ｂが、ｂ＝８の場合であって、
ＲＡＭへのデータ書き込みは、Ｘ軸方向に初期値0 から
連続的に 0,1,2──9, 10,11,12──19, 20,21,22──2
9, ─，70,71,72─79と各行10個づつ８行連続した書込
みアドレスで行なわれ、其のデータの読出しはＹ軸方向
に初期値0 から各列ともステップ数10を置いて８列が生
成される読出しアドレスで行われる。読出しアドレスAD
DRは、 ADDR = 10Y + X = 23Y + 21Y + X（但し X=0〜
9, Y=0〜7)で表されて、Ｙ軸方向のインタリーブのステ
ップ幅は10であり、総数 80 であって、10進法では 0,1
0,20─70, 1,11,21 ─71, ──9,19,29,─79であり、其
の最大値は、10進法で79であり, ２進法でビット数が７
bitの1001111 である。
【０００３】図５の回路構成の中の(13)はＹ軸カウンタ
CNT Y であり、３ビットカウンタであって、23Y ＋21Y
= 10Y を Y=0〜７回だけ出力する。(14)はＸ軸カウンタ
CNTX であり４ビットカウンタであって、X =0〜9 を Y=
0〜7 回だけ出力する。(15)はアダーADD であって、(1
4)のＸ軸カウンタCNT X の出力の４bit のアドレスデー
タ0,1,2 ─9 に、(13)のＹ軸カウンタCNT Y の出力値10
を 0〜７回加算し累積して前記初期値0 から始まりステ
ップ数10で最大値が10進値で79、２進値でビット数が７
bit の1001111 である総数 80 の読出しアドレスADDRを
出力する。この図５に示す様な従来のインタリーブ・マ
トリクスのインタリーブアドレス生成回路は、出力アド
レスADDRのインタリーブのステップ数10を, Ｙ軸カウン
タ(13)の出力をアダー(15)に入力する際の桁23Y ＋21Y=
10Y の10で表現しているため、出力アドレスADDRのステ
ップ数は、マトリクスの行数ａと列数ｂが決まると、ア
ダーの桁が一定となって, 行数ａに等しい値として固定
され、回路構成が固定される。図示しないが、行数ａと
列数ｂの組合せが複数n だけある異なる複数n のインタ
リーブ・マトリクスのアドレス生成を実現しようとした
場合には、(13)のＹ軸カウンタCNT Y と(14)のＸ軸カウ
ンタCNT X とは、其のカウント出力の桁上げのビット数
である進数a,b を任意に可変できる可変進のカウンタと
して共通化する事が出来るが、(15)のアダーADD は、複
数n のインタリーブマトリクスの各マトリクス毎に別々
の回路として設けなければならないことになる。
CNT Y であり、３ビットカウンタであって、23Y ＋21Y
= 10Y を Y=0〜７回だけ出力する。(14)はＸ軸カウンタ
CNTX であり４ビットカウンタであって、X =0〜9 を Y=
0〜7 回だけ出力する。(15)はアダーADD であって、(1
4)のＸ軸カウンタCNT X の出力の４bit のアドレスデー
タ0,1,2 ─9 に、(13)のＹ軸カウンタCNT Y の出力値10
を 0〜７回加算し累積して前記初期値0 から始まりステ
ップ数10で最大値が10進値で79、２進値でビット数が７
bit の1001111 である総数 80 の読出しアドレスADDRを
出力する。この図５に示す様な従来のインタリーブ・マ
トリクスのインタリーブアドレス生成回路は、出力アド
レスADDRのインタリーブのステップ数10を, Ｙ軸カウン
タ(13)の出力をアダー(15)に入力する際の桁23Y ＋21Y=
10Y の10で表現しているため、出力アドレスADDRのステ
ップ数は、マトリクスの行数ａと列数ｂが決まると、ア
ダーの桁が一定となって, 行数ａに等しい値として固定
され、回路構成が固定される。図示しないが、行数ａと
列数ｂの組合せが複数n だけある異なる複数n のインタ
リーブ・マトリクスのアドレス生成を実現しようとした
場合には、(13)のＹ軸カウンタCNT Y と(14)のＸ軸カウ
ンタCNT X とは、其のカウント出力の桁上げのビット数
である進数a,b を任意に可変できる可変進のカウンタと
して共通化する事が出来るが、(15)のアダーADD は、複
数n のインタリーブマトリクスの各マトリクス毎に別々
の回路として設けなければならないことになる。
【０００４】
【発明が解決しようとする課題】上述の様に、従来のイ
ンタリーブ・マトリクスによるインタリーブアドレス生
成回路では、Ｙ軸に生成する読み出しアドレスのステッ
プ数10を, Ｙ軸カウンタ(13)の出力をアダー(15)へ入力
する際の桁23Y ＋21Y=10Y の10で表現しているため、マ
トリクスの行数ａと列数ｂが決まれば、生成アドレスAD
DRのステップ数は行数a に等しく固定される。従って、
複数n のインタリーブマトリクスのアドレスを生成する
場合には、(13)のＹ軸カウンタCNT Y と(14)のＸ軸カウ
ンタCNT Xとは、任意の可変進のカウンタとして共通化
することが出来るが、(15)のアダーADD の回路は、複数
n の各インタリーブマトリクス毎に設けなければならな
い。そのため、インタリーブマトリクスの行数a,列数b
の組合せが複数n に増えると、アダーADD (15)の回路数
も同様に複数n に増えて、全体の回路規模が増大すると
いう問題を生じていた。この問題を解決する為に、最近
の従来例（発明者は異なるが、本発明の特許出願人と同
一の出願人により、名称「インターリーブ回路」の発明
として平成６年１月11日付けで出願中のものの実施例）
として、図６に示す構成例がある。この図６の最近の従
来例は、メモリＲＡＭから読出しアドレスの各Ｙ軸値を
求める為に，書込みアドレスの各Ｘ軸値に加算する様に
予め与えられる一定の加算値ａの一つを外部入力のセレ
クト信号により選択する加算値セレクタSEL(1)と、外部
入力のカウンタロード信号によりクロック計数するＹ軸
カウンタの出力の桁上げの進値の可変の設定値の一つを
前記セレクト信号により選択するＹ軸カウンタ設定値セ
レクタSEL(2)と、該カウンタロード信号を入力しクロッ
ク計数するＸ軸カウンタの出力の桁上げの進値の可変の
設定値の１つを前記セレクト信号で選択するＸ軸カウン
タ設定値セレクタSEL(3)と、前記加算値セレクタSEL(1)
の出力a を後記Ｙ軸計算値ＦＦ(5) の Q出力に加算累積
する加算値アダーADD(4)と、該加算値アダーADD(4)の出
力を D入力とし、外部入力のカウンタロード信号又は後
記Ｙ軸カウンタ(6) の出力の桁上げのキャリアウト信号
coにより起動し Q出力としてＹ軸計算値 aY,但しY=0 〜
(b-1) を得るＹ軸計算値ＦＦ(5) と、該Ｙ軸カウンタ設
定値セレクタSEL(2)の出力を其のロードデータLDとして
入力しクロック計数する可変進のＹ軸カウンタCNT Y(6)
と、該Ｘ軸カウンタ設定値セレクタSEL(3)の出力をロー
ドデータLDとしてクロック計数する可変進のＸ軸カウン
タCNT X(7)と、該Ｘ軸カウンタ(7) の Q出力 X, 但しX=
0 〜(a-1) と前記Ｙ軸計算値ＦＦ(5) の Q出力 aY とを
加算するＸ軸アダーADD(8)と、該Ｘ軸アダー(8) の出力
aY+X をアドレスADR とし, 外部入力の RAMコントロー
ルバスを書込み読出しの制御信号CNT として入力し, デ
ータ端子DTからインタリーブされたデータを出力する１
bit 幅のインタリーブＲＡＭ(9) とから成り、複数n の
インタリーブ・マトリクスの行数 an に等しく、インタ
リーブアドレスの各ステップ数 an をＹ軸値に加算する
加算値として, 加算値セレクタ(1) で設定し、Ｘ軸カウ
ンタ設定値セレクタ(3) の出力のＸ軸の値 ai を, 可変
進のＸ軸カウンタ(7)の進値として設定し、マトリクス
の列数 bn を用いて、Ｙ軸カウンタ設定値セレクタ(2)
の出力のＹ軸の値 bi を, Ｙ軸カウンタ(6) の可変の進
値として設定する事により、複数n のインタリーブ・マ
トリクスのインタリーブアドレスを、一つのアドレス生
成回路により生成できる複数インタリーブ・マトリクス
のインタリーブアドレス生成回路であって、アドレス生
成回路全体の回路規模の縮小に大いに効果の有る従来例
であった。
ンタリーブ・マトリクスによるインタリーブアドレス生
成回路では、Ｙ軸に生成する読み出しアドレスのステッ
プ数10を, Ｙ軸カウンタ(13)の出力をアダー(15)へ入力
する際の桁23Y ＋21Y=10Y の10で表現しているため、マ
トリクスの行数ａと列数ｂが決まれば、生成アドレスAD
DRのステップ数は行数a に等しく固定される。従って、
複数n のインタリーブマトリクスのアドレスを生成する
場合には、(13)のＹ軸カウンタCNT Y と(14)のＸ軸カウ
ンタCNT Xとは、任意の可変進のカウンタとして共通化
することが出来るが、(15)のアダーADD の回路は、複数
n の各インタリーブマトリクス毎に設けなければならな
い。そのため、インタリーブマトリクスの行数a,列数b
の組合せが複数n に増えると、アダーADD (15)の回路数
も同様に複数n に増えて、全体の回路規模が増大すると
いう問題を生じていた。この問題を解決する為に、最近
の従来例（発明者は異なるが、本発明の特許出願人と同
一の出願人により、名称「インターリーブ回路」の発明
として平成６年１月11日付けで出願中のものの実施例）
として、図６に示す構成例がある。この図６の最近の従
来例は、メモリＲＡＭから読出しアドレスの各Ｙ軸値を
求める為に，書込みアドレスの各Ｘ軸値に加算する様に
予め与えられる一定の加算値ａの一つを外部入力のセレ
クト信号により選択する加算値セレクタSEL(1)と、外部
入力のカウンタロード信号によりクロック計数するＹ軸
カウンタの出力の桁上げの進値の可変の設定値の一つを
前記セレクト信号により選択するＹ軸カウンタ設定値セ
レクタSEL(2)と、該カウンタロード信号を入力しクロッ
ク計数するＸ軸カウンタの出力の桁上げの進値の可変の
設定値の１つを前記セレクト信号で選択するＸ軸カウン
タ設定値セレクタSEL(3)と、前記加算値セレクタSEL(1)
の出力a を後記Ｙ軸計算値ＦＦ(5) の Q出力に加算累積
する加算値アダーADD(4)と、該加算値アダーADD(4)の出
力を D入力とし、外部入力のカウンタロード信号又は後
記Ｙ軸カウンタ(6) の出力の桁上げのキャリアウト信号
coにより起動し Q出力としてＹ軸計算値 aY,但しY=0 〜
(b-1) を得るＹ軸計算値ＦＦ(5) と、該Ｙ軸カウンタ設
定値セレクタSEL(2)の出力を其のロードデータLDとして
入力しクロック計数する可変進のＹ軸カウンタCNT Y(6)
と、該Ｘ軸カウンタ設定値セレクタSEL(3)の出力をロー
ドデータLDとしてクロック計数する可変進のＸ軸カウン
タCNT X(7)と、該Ｘ軸カウンタ(7) の Q出力 X, 但しX=
0 〜(a-1) と前記Ｙ軸計算値ＦＦ(5) の Q出力 aY とを
加算するＸ軸アダーADD(8)と、該Ｘ軸アダー(8) の出力
aY+X をアドレスADR とし, 外部入力の RAMコントロー
ルバスを書込み読出しの制御信号CNT として入力し, デ
ータ端子DTからインタリーブされたデータを出力する１
bit 幅のインタリーブＲＡＭ(9) とから成り、複数n の
インタリーブ・マトリクスの行数 an に等しく、インタ
リーブアドレスの各ステップ数 an をＹ軸値に加算する
加算値として, 加算値セレクタ(1) で設定し、Ｘ軸カウ
ンタ設定値セレクタ(3) の出力のＸ軸の値 ai を, 可変
進のＸ軸カウンタ(7)の進値として設定し、マトリクス
の列数 bn を用いて、Ｙ軸カウンタ設定値セレクタ(2)
の出力のＹ軸の値 bi を, Ｙ軸カウンタ(6) の可変の進
値として設定する事により、複数n のインタリーブ・マ
トリクスのインタリーブアドレスを、一つのアドレス生
成回路により生成できる複数インタリーブ・マトリクス
のインタリーブアドレス生成回路であって、アドレス生
成回路全体の回路規模の縮小に大いに効果の有る従来例
であった。
【０００５】然しながら、この図６の最近の従来例の構
成は、複数n のインタリーブ・マトリクスの任意の位置
からのインタリーブアドレスの生成が不可能であるとい
う問題点を持っていた。本発明の目的は、複数n のイン
タリーブ・マトリクスのインタリーブアドレス生成を実
現する場合に、全体の回路規模が増大することの無い回
路規模の縮小と同時に、複数n のインタリーブ・マトリ
クスの任意の位置からのアドレス生成を可能とする複数
インタリーブ・マトリクスのインタリーブアドレス生成
回路を実現することにある。
成は、複数n のインタリーブ・マトリクスの任意の位置
からのインタリーブアドレスの生成が不可能であるとい
う問題点を持っていた。本発明の目的は、複数n のイン
タリーブ・マトリクスのインタリーブアドレス生成を実
現する場合に、全体の回路規模が増大することの無い回
路規模の縮小と同時に、複数n のインタリーブ・マトリ
クスの任意の位置からのアドレス生成を可能とする複数
インタリーブ・マトリクスのインタリーブアドレス生成
回路を実現することにある。
【０００６】
【課題を解決するための手段】この目的達成の本発明の
基本構成は、図１の原理図に示す如く、図６の従来例の
構成に追加して、Ｙ軸値として予め与えられる複数の任
意のマトリクスのインタリーブアドレスの途中のアドレ
ス aY+X のＹ軸計算値分 aY を，外部入力のセレクト信
号により選択するＹ軸計算値セレクタ(10)と、其の出力
の途中のＹ軸計算値を選択する様に前記加算値アダー
(4)の出力の初期値0 から加算累積されたＹ軸値を切り
替えるデータセレクタ(11)とを追加し、該データセレク
タ(11)の出力を前記Ｙ軸計算値ＦＦ(5) の D入力とする
様に構成する。
基本構成は、図１の原理図に示す如く、図６の従来例の
構成に追加して、Ｙ軸値として予め与えられる複数の任
意のマトリクスのインタリーブアドレスの途中のアドレ
ス aY+X のＹ軸計算値分 aY を，外部入力のセレクト信
号により選択するＹ軸計算値セレクタ(10)と、其の出力
の途中のＹ軸計算値を選択する様に前記加算値アダー
(4)の出力の初期値0 から加算累積されたＹ軸値を切り
替えるデータセレクタ(11)とを追加し、該データセレク
タ(11)の出力を前記Ｙ軸計算値ＦＦ(5) の D入力とする
様に構成する。
【０００７】
【作用】図１の本発明の基本構成では、図６の従来例の
構成に対して、Ｙ軸値として予め与えられる複数のイン
タリーブアドレスの任意の途中のアドレス aY+X のＹ軸
計算値分 aY （但し X=0〜a-1, Y=0〜b-1)を選択して出
力するＹ軸計算値セレクタ(10)と、其の選択した途中の
Ｙ軸計算値を選択するように、前記加算値アダー(4) の
出力の初期値0 から累積加算されたＹ軸値を其の途中の
Ｙ軸計算値に切り替えるデータセレクタ(11)とを追加す
る事で、複数n のインタリーブマトリクスの任意の途中
位置のＹ軸計算値を、Ｙ軸計算値ＦＦ(5) にロードする
事が可能となる。この時、Ｘ軸カウンタ設定値セレクタ
(3) とＹ軸カウンタ設定値セレクタ(2) とは、複数n の
インタリーブマトリクスの同じ任意の位置を示す値のX
とYをロードする。Ｙ軸計算値セレクタ(10)の出力値
は、Ｘ軸カウンタ設定値セレクタ(3) およびＹ軸カウン
タ設定値セレクタ(2) のＸ軸カウンタ(7) およびＹ軸カ
ウンタ(6) に対する各ロード値LDと、加算値セレクタSE
L(1)の出力値とから算出することが可能であり、複数n
のインタリーブマトリクスの任意の位置からのアドレス
生成が可能となる。また、或るインタリーブアドレス生
成中に, 別のインタリーブマトリクスのインタリーブア
ドレスを生成し、其の後、元のインタリーブアドレスの
生成に復帰する場合には、Ｙ軸計算値ＦＦ(5) の入力の
ロード値LD, Ｘ軸カウンタ設定値セレクタ(3),Ｙ軸カウ
ンタ設定値セレクタ(2) の出力の各ロード値LDは、別の
インタリーブアドレスの生成に移る直前の各値を保持し
て置き、これをその儘、各ロード値LDとして用いる事も
可能である。この本発明の図１の構成によれば、或るイ
ンタリーブマトリクスのアドレス生成中に, 別のインタ
リーブマトリクスのインタリーブアドレスを生成し、其
の後、元のインタリーブアドレスの生成に復帰するとい
った複数のインタリーブマトリクスの時分割のインタリ
ーブアドレス生成が可能となる。
構成に対して、Ｙ軸値として予め与えられる複数のイン
タリーブアドレスの任意の途中のアドレス aY+X のＹ軸
計算値分 aY （但し X=0〜a-1, Y=0〜b-1)を選択して出
力するＹ軸計算値セレクタ(10)と、其の選択した途中の
Ｙ軸計算値を選択するように、前記加算値アダー(4) の
出力の初期値0 から累積加算されたＹ軸値を其の途中の
Ｙ軸計算値に切り替えるデータセレクタ(11)とを追加す
る事で、複数n のインタリーブマトリクスの任意の途中
位置のＹ軸計算値を、Ｙ軸計算値ＦＦ(5) にロードする
事が可能となる。この時、Ｘ軸カウンタ設定値セレクタ
(3) とＹ軸カウンタ設定値セレクタ(2) とは、複数n の
インタリーブマトリクスの同じ任意の位置を示す値のX
とYをロードする。Ｙ軸計算値セレクタ(10)の出力値
は、Ｘ軸カウンタ設定値セレクタ(3) およびＹ軸カウン
タ設定値セレクタ(2) のＸ軸カウンタ(7) およびＹ軸カ
ウンタ(6) に対する各ロード値LDと、加算値セレクタSE
L(1)の出力値とから算出することが可能であり、複数n
のインタリーブマトリクスの任意の位置からのアドレス
生成が可能となる。また、或るインタリーブアドレス生
成中に, 別のインタリーブマトリクスのインタリーブア
ドレスを生成し、其の後、元のインタリーブアドレスの
生成に復帰する場合には、Ｙ軸計算値ＦＦ(5) の入力の
ロード値LD, Ｘ軸カウンタ設定値セレクタ(3),Ｙ軸カウ
ンタ設定値セレクタ(2) の出力の各ロード値LDは、別の
インタリーブアドレスの生成に移る直前の各値を保持し
て置き、これをその儘、各ロード値LDとして用いる事も
可能である。この本発明の図１の構成によれば、或るイ
ンタリーブマトリクスのアドレス生成中に, 別のインタ
リーブマトリクスのインタリーブアドレスを生成し、其
の後、元のインタリーブアドレスの生成に復帰するとい
った複数のインタリーブマトリクスの時分割のインタリ
ーブアドレス生成が可能となる。
【０００８】
【実施例】図１の原理図はその儘、本発明の請求項１の
実施例の複数のインタリーブマトリクスのインタリーブ
アドレス生成回路の構成を示し、既に詳細に説明した。
実施例の複数のインタリーブマトリクスのインタリーブ
アドレス生成回路の構成を示し、既に詳細に説明した。
【０００９】図２は本発明の請求項２に対応する実施例
の構成を示し、図１の請求項１の構成がインタリーブＲ
ＡＭ(9) が１bit 幅 x n段である場合であるのに対し、
図２の請求項２の構成は、インタリーブＲＡＭ(9) が、
１bit より大きいｍのｍbit幅 x n段である場合の構成
を示す。インタリーブマトリクスのＸ軸方向の幅をａと
した場合の前記ｍがｍ≧ aの時は、加算値セレクタSEL
(1)の加算値ａとしてａ=1を選択し、可変進のＹ軸カウ
ンタ(6) を、マトリクスのＹ軸方向の深さｂに等しいｂ
進カウンタにセットし、可変進のＸ軸カウンタ(7) を、
ａ進カウンタにセットする。このとき、Ｘ軸カウンタ
(7) の出力は、其の全てを、前記ｍbit 幅のＲＡＭ(9)
の出力段に設けたｍビットのセレクタSEL(12)に入力
し、該ＲＡＭ( 9)の出力のｍビットデータのセレクト信
号SEL として使用する。次にｍ < aの時は、ｍ≧ a/kと
なる様に整数値k を加算値セレクタSEL(1)で選択し、Ｙ
軸カウンタ(6) をｂ進カウンタにセットする。そしてＸ
軸カウンタ(7) を、a/k 進カウンタにセットする（小数
部は切上げる）。この場合、Ｘ軸カウンタ(7) の桁上げ
のキャリーアウト(co)の数をカウントするカウンタCNT
(16)を、点線で示す如く設け、キャリーアウト(co)のｋ
回（但し小数部は切上げる）をカウントして、Ｘ軸アダ
ーADD (8) に入力する。この実施例によれば、インタリ
ーブＲＡＭ(9) として、１bit 幅 x n段のＲＡＭだけで
なく、其れより幅の広いｍ bit幅 x n段のＲＡＭの使用
が可能となり、使用するＲＡＭの幅の制限を無くする効
果を有し、ＲＡＭ(9) へのデータ書込み側の所謂ライト
サイクルを、最大で１/ ｍまで延ばす（遅くする）こと
が出来る。
の構成を示し、図１の請求項１の構成がインタリーブＲ
ＡＭ(9) が１bit 幅 x n段である場合であるのに対し、
図２の請求項２の構成は、インタリーブＲＡＭ(9) が、
１bit より大きいｍのｍbit幅 x n段である場合の構成
を示す。インタリーブマトリクスのＸ軸方向の幅をａと
した場合の前記ｍがｍ≧ aの時は、加算値セレクタSEL
(1)の加算値ａとしてａ=1を選択し、可変進のＹ軸カウ
ンタ(6) を、マトリクスのＹ軸方向の深さｂに等しいｂ
進カウンタにセットし、可変進のＸ軸カウンタ(7) を、
ａ進カウンタにセットする。このとき、Ｘ軸カウンタ
(7) の出力は、其の全てを、前記ｍbit 幅のＲＡＭ(9)
の出力段に設けたｍビットのセレクタSEL(12)に入力
し、該ＲＡＭ( 9)の出力のｍビットデータのセレクト信
号SEL として使用する。次にｍ < aの時は、ｍ≧ a/kと
なる様に整数値k を加算値セレクタSEL(1)で選択し、Ｙ
軸カウンタ(6) をｂ進カウンタにセットする。そしてＸ
軸カウンタ(7) を、a/k 進カウンタにセットする（小数
部は切上げる）。この場合、Ｘ軸カウンタ(7) の桁上げ
のキャリーアウト(co)の数をカウントするカウンタCNT
(16)を、点線で示す如く設け、キャリーアウト(co)のｋ
回（但し小数部は切上げる）をカウントして、Ｘ軸アダ
ーADD (8) に入力する。この実施例によれば、インタリ
ーブＲＡＭ(9) として、１bit 幅 x n段のＲＡＭだけで
なく、其れより幅の広いｍ bit幅 x n段のＲＡＭの使用
が可能となり、使用するＲＡＭの幅の制限を無くする効
果を有し、ＲＡＭ(9) へのデータ書込み側の所謂ライト
サイクルを、最大で１/ ｍまで延ばす（遅くする）こと
が出来る。
【００１０】図３は本発明の請求項３に対応する実施例
の回路構成（図１と同じ）と、其のＲＡＭへのデータの
連続した書込みアドレスと不連続の読出しのインタリー
ブアドレスの説明図を示す。伝送データの中の例えばフ
レーム同期パターンの如く，読み出し時にインタリーブ
を掛けたくない任意の特定パターンを、読み出しのイン
タリーブデータの中に挿入して出力することを目的とし
たものである。ＲＡＭの縦方向に連続したアドレスADDR
の 0,1,2,3─a-1,a,a+1,a+2,a+3,─ba-1 の中に、任意
の特定パターン 4,a+4, ─(b-1)a+4 が連続して付加さ
れる様に、各Ｘ軸に 0,1,2─,4〜(a-1),a, a+1, a+2,─
a+4,〜(2a-1), 2a,2a+1,2a+2─2a+4,〜(3a-1)─,(b-1)
a,(b-1)a+1,(b-1)a+2,─(b-1)a+4, 〜ba-1と示す様に、
ｂ列分を予め書き込んで置く。其れ等をインタリーブで
読み出す時は、自動的にＹ軸方向にステップ数a を置
き、0,a,2a, ─(b-1)a, 1,a+1,2a+1─(b-1)a+1, 2,a+2,
2a+2─(b-1)a+2, ─4,a+4,2a+4─(b-1)a+4, ─ a-1,2a-
1,─ba-1とａ行に読み出す。この場合、ＲＡＭに予め前
記の任意の特定パターン 4,a+4, ─(b-1)a+4 を書き込
む領域は、インタリーブ書き込み側には見えない領域と
する。即ち、インタリーブを行う書き込み側アドレス生
成回路からアクセス出来ないように、該当するアドレス
領域としてデコードにより空にして飛ばした領域又は見
掛け上メモリマップに存在しない領域を設け、該領域に
任意の特定パターンを書き込み挿入して置く事により、
インタリーブアドレスによりデータを読み出す時に、該
挿入したインタリーブの掛らない任意の特定パターンを
自動的に読み出すことが出来る事になる。この実施例で
は、通信チャネルの中にインタリーブを掛けたくない任
意パターンが有る場合でも、従来の様にインタリーブ読
み出し後に其の任意パターンを付加する必要が無く、イ
ンタリーブ読出しと同時に、該任意パターンが自動的に
読み出される為に、従来は必要であった該任意パターン
の付加回路が不要となって小形化にもなる。
の回路構成（図１と同じ）と、其のＲＡＭへのデータの
連続した書込みアドレスと不連続の読出しのインタリー
ブアドレスの説明図を示す。伝送データの中の例えばフ
レーム同期パターンの如く，読み出し時にインタリーブ
を掛けたくない任意の特定パターンを、読み出しのイン
タリーブデータの中に挿入して出力することを目的とし
たものである。ＲＡＭの縦方向に連続したアドレスADDR
の 0,1,2,3─a-1,a,a+1,a+2,a+3,─ba-1 の中に、任意
の特定パターン 4,a+4, ─(b-1)a+4 が連続して付加さ
れる様に、各Ｘ軸に 0,1,2─,4〜(a-1),a, a+1, a+2,─
a+4,〜(2a-1), 2a,2a+1,2a+2─2a+4,〜(3a-1)─,(b-1)
a,(b-1)a+1,(b-1)a+2,─(b-1)a+4, 〜ba-1と示す様に、
ｂ列分を予め書き込んで置く。其れ等をインタリーブで
読み出す時は、自動的にＹ軸方向にステップ数a を置
き、0,a,2a, ─(b-1)a, 1,a+1,2a+1─(b-1)a+1, 2,a+2,
2a+2─(b-1)a+2, ─4,a+4,2a+4─(b-1)a+4, ─ a-1,2a-
1,─ba-1とａ行に読み出す。この場合、ＲＡＭに予め前
記の任意の特定パターン 4,a+4, ─(b-1)a+4 を書き込
む領域は、インタリーブ書き込み側には見えない領域と
する。即ち、インタリーブを行う書き込み側アドレス生
成回路からアクセス出来ないように、該当するアドレス
領域としてデコードにより空にして飛ばした領域又は見
掛け上メモリマップに存在しない領域を設け、該領域に
任意の特定パターンを書き込み挿入して置く事により、
インタリーブアドレスによりデータを読み出す時に、該
挿入したインタリーブの掛らない任意の特定パターンを
自動的に読み出すことが出来る事になる。この実施例で
は、通信チャネルの中にインタリーブを掛けたくない任
意パターンが有る場合でも、従来の様にインタリーブ読
み出し後に其の任意パターンを付加する必要が無く、イ
ンタリーブ読出しと同時に、該任意パターンが自動的に
読み出される為に、従来は必要であった該任意パターン
の付加回路が不要となって小形化にもなる。
【００１１】また、図１の加算値セレクタSEL(1), Ｙ軸
カウンタ設定値セレクタSEL(2), Ｘ軸カウンタ設定値セ
レクタSEL(3), Ｙ軸計算値セレクタSEL(10) の各セレク
タSEL を、図４に示す如く、全てレジスタREG の設定と
する事が可能である。この場合は、ハードウェアによる
設定値セレクト信号ではなくてＣＰＵによる設定となる
為、任意のインタリーブ・マトリクスを設定する事が可
能であり、インタリーブマトリクスの種類が増加した場
合に、セレクタの規模が増大する事が無い。
カウンタ設定値セレクタSEL(2), Ｘ軸カウンタ設定値セ
レクタSEL(3), Ｙ軸計算値セレクタSEL(10) の各セレク
タSEL を、図４に示す如く、全てレジスタREG の設定と
する事が可能である。この場合は、ハードウェアによる
設定値セレクト信号ではなくてＣＰＵによる設定となる
為、任意のインタリーブ・マトリクスを設定する事が可
能であり、インタリーブマトリクスの種類が増加した場
合に、セレクタの規模が増大する事が無い。
【００１２】また、図１の構成の回路を、インタリーブ
アドレス生成に使用しない場合に、加算値セレクタSEL
(1)の加算値a として整数１を選択し、Ｙ軸カウンタ設
定値セレクタSEL(2)による可変進カウンタの進数の設定
を必要ビット数にセットし、Ｘ軸カウンタ設定値セレク
タSEL(3)をＸ軸カウンタ(7) の出力が値０となる様に設
定した場合は、本アドレス生成回路は、生成アドレスを
順に値１づつインクレメントするアドレスカウンタとし
て動作する。この場合、ＲＡＭ(9) にデータの書込みを
行う時の値１づつインクレメントするアドレスカウンタ
が、本回路により実現できるので、書込み用アドレス生
成回路とインタリーブ読出し用アドレス生成回路の両方
を持つ必要が無くなり更に回路規模を縮小する事が可能
となる。この事は、書込み側をインタリーブの順とし、
読出し側を１インクレメントの順とした場合でも、同様
の回路規模の縮小の効果が得られる。
アドレス生成に使用しない場合に、加算値セレクタSEL
(1)の加算値a として整数１を選択し、Ｙ軸カウンタ設
定値セレクタSEL(2)による可変進カウンタの進数の設定
を必要ビット数にセットし、Ｘ軸カウンタ設定値セレク
タSEL(3)をＸ軸カウンタ(7) の出力が値０となる様に設
定した場合は、本アドレス生成回路は、生成アドレスを
順に値１づつインクレメントするアドレスカウンタとし
て動作する。この場合、ＲＡＭ(9) にデータの書込みを
行う時の値１づつインクレメントするアドレスカウンタ
が、本回路により実現できるので、書込み用アドレス生
成回路とインタリーブ読出し用アドレス生成回路の両方
を持つ必要が無くなり更に回路規模を縮小する事が可能
となる。この事は、書込み側をインタリーブの順とし、
読出し側を１インクレメントの順とした場合でも、同様
の回路規模の縮小の効果が得られる。
【００１３】
【発明の効果】以上説明した如く、本発明によれば、複
数のインタリーブ・マトリクスを有するインタリーブア
ドレスの生成回路を、セレクタ又はレジスタにより予め
設定する設定値の変更のみで実現できるので、インタリ
ーブＲＡＭの複数のインタリーブ・マトリクスを有する
インタリーブアドレス生成回路を構成する場合に其の回
路規模の増大を抑制する効果が得られる。また、インタ
リーブの途中の状態を各カウンタにロードする事が可能
なので、或るマトリクスのインタリーブアドレス生成中
に、別のインタリーブ・マトリクスを持つインタリーブ
アドレスの生成に切り換える、又は元のインタリーブ・
マトリクスを持つインタリーブアドレス生成に復帰する
事が可能となる。更に基本的には１bit 幅のＲＡＭを使
用したインタリーブアドレスの生成回路であるが、予め
設定する設定値の変更により２bit以上の幅ｍのＲＡＭ
の使用が可能となるため、使用するＲＡＭの制限条件が
減少する。更に、インタリーブを掛けたくない任意パタ
ーンを含むフォーマットを持つデータ通信では、インタ
リーブ読み出し後に該任意パターンを付加する回路が不
要となり、回路規模の縮小を更に図ることが可能とな
る。更に、本発明のインタリーブアドレス生成回路は、
設定値の変更のみで１インクレメントのアドレス生成回
路とすることが可能なので、書込み用アドレス生成回路
とインタリーブ読出し用アドレス生成回路の両方を持つ
必要が無くなり、更に回路規模を縮小する事が可能とな
る効果が得られる。
数のインタリーブ・マトリクスを有するインタリーブア
ドレスの生成回路を、セレクタ又はレジスタにより予め
設定する設定値の変更のみで実現できるので、インタリ
ーブＲＡＭの複数のインタリーブ・マトリクスを有する
インタリーブアドレス生成回路を構成する場合に其の回
路規模の増大を抑制する効果が得られる。また、インタ
リーブの途中の状態を各カウンタにロードする事が可能
なので、或るマトリクスのインタリーブアドレス生成中
に、別のインタリーブ・マトリクスを持つインタリーブ
アドレスの生成に切り換える、又は元のインタリーブ・
マトリクスを持つインタリーブアドレス生成に復帰する
事が可能となる。更に基本的には１bit 幅のＲＡＭを使
用したインタリーブアドレスの生成回路であるが、予め
設定する設定値の変更により２bit以上の幅ｍのＲＡＭ
の使用が可能となるため、使用するＲＡＭの制限条件が
減少する。更に、インタリーブを掛けたくない任意パタ
ーンを含むフォーマットを持つデータ通信では、インタ
リーブ読み出し後に該任意パターンを付加する回路が不
要となり、回路規模の縮小を更に図ることが可能とな
る。更に、本発明のインタリーブアドレス生成回路は、
設定値の変更のみで１インクレメントのアドレス生成回
路とすることが可能なので、書込み用アドレス生成回路
とインタリーブ読出し用アドレス生成回路の両方を持つ
必要が無くなり、更に回路規模を縮小する事が可能とな
る効果が得られる。
【図１】 本発明の複数インタリーブマトリクスのイン
タリーブアドレス生成回路の基本構成を示す原理図（請
求項１に対応するもの）
タリーブアドレス生成回路の基本構成を示す原理図（請
求項１に対応するもの）
【図２】 本発明の請求項２に対応する実施例の構成図
【図３】 本発明の請求項３に対応する実施例の構成と
インタリーブを掛けたくない任意パターンを含むデータ
のインタリーブアドレス生成の説明図
インタリーブを掛けたくない任意パターンを含むデータ
のインタリーブアドレス生成の説明図
【図４】 本発明の別の実施例の構成図
【図５】 従来の単一インタリーブマトリクスのインタ
リーブアドレス生成回路の構成例と生成されるインタリ
ーブアドレスの説明図
リーブアドレス生成回路の構成例と生成されるインタリ
ーブアドレスの説明図
【図６】 最近の従来例の複数インタリーブマトリクス
のインタリーブアドレス生成回路の構成例と、生成され
るインタリーブアドレスの説明図
のインタリーブアドレス生成回路の構成例と、生成され
るインタリーブアドレスの説明図
(1) は複数n の加算値a の１つを選択する加算値セレク
タSEL 、(2) はＹ軸カウンタ設定値セレクタSEL 、(3)
はＸ軸カウンタ設定値セレクタSEL 、(4) は加算値アダ
ーADD 、(5) はＹ軸計算値ＦＦ、(6) は可変進のＹ軸カ
ウンタCNT Y 、(7) は可変進のＸ軸カウンタCNT X 、
(8) はＸ軸アダーADD 、(9) はインタリーブＲＡＭであ
り１bit 幅又はｍbit 幅でｎ段のメモリ、(10)は本発明
で新設したＹ軸計算値セレクタSEL であり、複数n のイ
ンタリーブマトリクスの任意の途中のＹ軸計算値を選択
し出力するもの。(11)は本発明で新設のデータセレクタ
SELであり、加算値アダー(4) の出力の初期値0 から加
算し累積されたＹ軸値をＹ軸計算値セレクタ(10)の出力
の途中のＹ軸計算値に切替えるもの。(12)はｍビットの
中の１ビットを選択するビットセレクタSEL 、(13)は従
来のＹ軸カウンタCNTY 、(14)は従来のＸ軸カウンタCNT
X 、(15)は従来のアダーADD 、(16)は本発明のキャリ
アウトcoのカウンタであり、Ｘ軸カウンタCNT X のキャ
リアウトcoの回数を計数するもの。
タSEL 、(2) はＹ軸カウンタ設定値セレクタSEL 、(3)
はＸ軸カウンタ設定値セレクタSEL 、(4) は加算値アダ
ーADD 、(5) はＹ軸計算値ＦＦ、(6) は可変進のＹ軸カ
ウンタCNT Y 、(7) は可変進のＸ軸カウンタCNT X 、
(8) はＸ軸アダーADD 、(9) はインタリーブＲＡＭであ
り１bit 幅又はｍbit 幅でｎ段のメモリ、(10)は本発明
で新設したＹ軸計算値セレクタSEL であり、複数n のイ
ンタリーブマトリクスの任意の途中のＹ軸計算値を選択
し出力するもの。(11)は本発明で新設のデータセレクタ
SELであり、加算値アダー(4) の出力の初期値0 から加
算し累積されたＹ軸値をＹ軸計算値セレクタ(10)の出力
の途中のＹ軸計算値に切替えるもの。(12)はｍビットの
中の１ビットを選択するビットセレクタSEL 、(13)は従
来のＹ軸カウンタCNTY 、(14)は従来のＸ軸カウンタCNT
X 、(15)は従来のアダーADD 、(16)は本発明のキャリ
アウトcoのカウンタであり、Ｘ軸カウンタCNT X のキャ
リアウトcoの回数を計数するもの。
Claims (3)
- 【請求項１】 入力データを書き込み読み出すメモリＲ
ＡＭにて, 書込みのＸ軸アドレスに対し一定幅のステッ
プをもち読出しのＹ軸アドレスを生成し読出しデータを
ランダム化するインタリーブを行う際に、インタリーブ
のステップ幅をＸ軸方向の行数a とし其のインタリーブ
の深さをＹ軸方向の列数b とするマトリクスの複数n の
マトリクスによるインタリーブアドレス生成回路であっ
て、該メモリＲＡＭから読出しアドレスの各Ｙ軸値を求
める為に，書込みアドレスの各Ｘ軸値に加算する様に予
め与えられる一定の加算値ａの一つを外部入力のセレク
ト信号により選択する加算値セレクタ(1) と、外部入力
のカウンタロード信号によりクロック計数するＹ軸カウ
ンタの出力の桁上げの進値の可変の設定値の一つを前記
セレクト信号により選択するＹ軸カウンタ設定値セレク
タ(2) と、該カウンタロード信号を入力しクロック計数
するＸ軸カウンタの出力の桁上げの進値の可変の設定値
の１つを前記セレクト信号で選択するＸ軸カウンタ設定
値セレクタ(3)と、前記加算値セレクタの出力a を後記
Ｙ軸計算値ＦＦ(5) の Q出力に加算累積する加算値アダ
ー(4) と、該加算値アダーの出力を D入力とし、外部入
力のカウンタロード信号又は後記Ｙ軸カウンタ(6) の出
力の桁上げのキャリアウト信号coにより起動し Q出力と
してＹ軸計算値 aY を得るＹ軸計算値ＦＦ(5) と、該Ｙ
軸カウンタ設定値セレクタ(2)の出力をロードデータLD
として入力しクロック計数する可変進のＹ軸カウンタ
(6)と、該Ｘ軸カウンタ設定値セレクタ(3) の出力をロ
ードデータLDとしてクロック計数する可変進のＸ軸カウ
ンタ(7) と、該Ｘ軸カウンタ(7) の Q出力 X と前記Ｙ
軸計算値ＦＦ(5) の Q出力 aY とを加算するＸ軸アダー
(8) と、該Ｘ軸アダー(8) の出力 aY+X をアドレスADR
とし, 外部入力の RAMコントロールバスを書込み読出し
の制御信号CNT として, データ端子DTからインタリーブ
されたデータを出力する１bit 幅のインタリーブＲＡＭ
(9)とから成り、複数n のインタリーブ・マトリクスの
行数 an に等しく、インタリーブアドレスの各ステップ
数 an を, 加算値セレクタ(1) で設定し、Ｘ軸カウンタ
設定値セレクタ(3) の出力のＸ軸の値 ai を, 可変進の
Ｘ軸カウンタ(7)の進値として設定し、マトリクスの列
数 bn を用いて、Ｙ軸カウンタ設定値セレクタ(2) の出
力のＹ軸の値 bi を, Ｙ軸カウンタ(6) の可変の進値と
して設定する事により、複数n のインタリーブ・マトリ
クスのインタリーブアドレスを、一つのアドレス生成回
路により生成する複数インタリーブ・マトリクスのイン
タリーブアドレス生成回路において、Ｙ軸値として予め
与えられる複数の任意のマトリクスのインタリーブアド
レスの途中のアドレス aY+X のＹ軸計算値分 aY を，外
部入力のセレクト信号により選択するＹ軸計算値セレク
タ(10)と、其の出力の途中のＹ軸計算値を選択する様に
前記加算値アダー(4)の出力の初期値0 から加算累積さ
れたＹ軸値を切り替えるデータセレクタ(11)とを追加
し、該データセレクタ(11)の出力を前記Ｙ軸計算値ＦＦ
(5) の D入力とする様にしたことを特徴とする複数イン
タリーブ・マトリクスのインタリーブアドレス生成回
路。 - 【請求項２】 前記複数インタリーブ・マトリクスのイ
ンタリーブアドレス生成回路において、該インタリーブ
ＲＡＭ(9) がデータを記憶するビット幅を、１bit より
大きいｍ bit幅とし、其のインタリーブＲＡＭ(9) の後
段にｍビットデータの中の１ビットを選択するビットセ
レクタ(12)を追加して、該Ｘ軸カウンタ(7) の出力を該
インタリーブＲＡＭ(9) のビットセレクト信号(SEL) と
して使用する事により、該ＲＡＭ(9) のビット幅が２以
上のｍの時のアドレス生成を行うことを特徴とした複数
インタリーブ・マトリクスのインタリーブアドレス生成
回路。 - 【請求項３】 前記複数インタリーブ・マトリクスのイ
ンタリーブアドレス生成回路において、該インタリーブ
ＲＡＭ(9) へのデータ書き込み時に、インタリーブを行
うデータのアドレス生成回路からアクセス出来ない領域
又は見掛け上メモリマップに存在しない領域を設け、該
領域に任意の特定パターンを書き込み挿入する事によ
り、インタリーブアドレスでデータを読み出す時に、該
挿入した任意の特定パターンをインタリーブの掛からな
い状態で自動的に読み出すことを特徴とした複数インタ
リーブ・マトリクスのインタリーブアドレス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7141643A JPH08335887A (ja) | 1995-06-08 | 1995-06-08 | 複数インタリーブ・マトリクスのインタリーブアドレス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7141643A JPH08335887A (ja) | 1995-06-08 | 1995-06-08 | 複数インタリーブ・マトリクスのインタリーブアドレス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335887A true JPH08335887A (ja) | 1996-12-17 |
Family
ID=15296824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7141643A Withdrawn JPH08335887A (ja) | 1995-06-08 | 1995-06-08 | 複数インタリーブ・マトリクスのインタリーブアドレス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335887A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001069794A1 (fr) * | 2000-03-17 | 2001-09-20 | Matsushita Electric Industrial Co., Ltd. | Generateur d'adresses d'entrelacement |
| KR100480286B1 (ko) * | 1999-04-02 | 2005-04-06 | 삼성전자주식회사 | 터보 인터리빙 어드레스 발생 장치 및 방법 |
| KR100502384B1 (ko) * | 1997-01-31 | 2005-09-26 | 알카텔 | 디지털데이타의인터리브및역인터리브방법,인터리브및역인터리브장치,및통신시스템 |
-
1995
- 1995-06-08 JP JP7141643A patent/JPH08335887A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502384B1 (ko) * | 1997-01-31 | 2005-09-26 | 알카텔 | 디지털데이타의인터리브및역인터리브방법,인터리브및역인터리브장치,및통신시스템 |
| KR100480286B1 (ko) * | 1999-04-02 | 2005-04-06 | 삼성전자주식회사 | 터보 인터리빙 어드레스 발생 장치 및 방법 |
| WO2001069794A1 (fr) * | 2000-03-17 | 2001-09-20 | Matsushita Electric Industrial Co., Ltd. | Generateur d'adresses d'entrelacement |
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| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |