JP3290074B2 - タイムインターリーブ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル放送もし
くは通信での誤り訂正効果を高めるために使用されるイ
ンターリーブ回路に関し、特に時間軸上でフレーム単位
でインターリーブするタイムインターリーブ回路に関す
る。

【０００２】

【従来の技術】従来のインターリーブ回路として、ＢＳ
放送の音声データのインターリーブ回路がある。ＢＳ放
送の音声データフォーマットでは、１ｍｓ単位で２０４
８ビットのフレーム構成になっている。２０４８ビット
は（６４×３２）のマトリクスの関係になっており、イ
ンターリーブはマトリクスの行と列を入れ替えるフレー
ム内の処理でインターリーブを行っている。

【０００３】すなわち、ＢＳ放送の音声データのストリ
ームは図１１（ａ）に示す如くであって、図１１（ｂ）
に模式的に示すようにようにマトリックスの行と列とが
入れ替えられてインタリーブが行われる。具体的には２
フレーム分の記憶装置を用意しておき、読み出しアドレ
スと書き込みアドレスを図１１（ｃ）に示すように切り
替えることで実現している。図１１（ｃ）におけるアド
レスの表現は、１０進数と（ ）内の２進数であらわし
ており、１０進数は下位１１ビット（０〜２０４７）を
示している。記憶装置の容量は書き込む前に読み出さな
いように２フレーム分用意され、ＭＳＢ（ｂ１１）は、
書き込みと読み出しで反転するようにしておく。

【０００４】図１１（ｃ）から明らかなように、インタ
ーリーブは規則的で単に読み書きの各アドレスを構成す
るビット（ｂ１１、ｂ１０、ｂ９、ｂ８、ｂ７、ｂ６、
ｂ５、ｂ４、ｂ３、ｂ２、ｂ１、ｂ０）を（／ｂ１１、
ｂ４、ｂ３、ｂ２、ｂ１、ｂ０、ｂ１０、ｂ９、ｂ８、
ｂ７、ｂ６、ｂ５）に入れ替えれることによって実現し
ている。図１１（ｃ）においてＭＳＢの反転を（／ｂ１
１）にて示してある。

【０００５】欧州規格のディジタル音声放送システム
（以下ＤＡＢ（Digital Audio Broad-casting）と記
す）で規定されているタイムインターリーブは、フレー
ムにまたがるインターリーブで、インターリーブの深さ
が１６通り（０〜１５フレーム）ある規格になってい
て、ＥＴＳ(European Telecommunication Standard)３
００４０１ １２章）に示されている。

【０００６】複数のチャンネルを多重化するＤＡＢシス
テムは各チャンネル毎にタイムインターリーブをかけ
る。タイムインターリーブへの入力は、畳み込み符号器
（パンクチャード回路）の出力で、フレーム毎（２４ｍ
ｓ毎）に入力される。１フレーム当たりの入力ビット数
は６４の倍数（１６の倍数でもある）になっている。

【０００７】ＤＡＢシステムのタイムインターリーブで
は、入力データを１６ビット毎に分割し、１６通りのフ
レーム深さのインターリーブが繰り返される。（ＥＴＳ
３００ ４０１図８４）は１フレーム当たり２５６ビッ
トの入力に対するタイムインターリーブの動作を表現し
た図であり、それを図９および図１０に示す。図９およ
び図１０において、ｒは２４ｍｓ単位の時間インデック
スであって、（ａｒ，ｎ）はフレーム単位で処理された
畳み込み符号化器から出力される１ビットのデータを示
し、ｒ（ｒ＝整数）はフレームに付した番号を示し、ｎ
（ｎ＝０、１、…）はフレーム内のビットの位置を示す
番号である。図９および図１０に示す例ではｎが〃０〜
２５５〃の例である。

【０００８】

【発明が解決しようとする課題】しかるに、このタイム
インターリーブでは、ＢＳ放送の音声データのフォーマ
ットのように、記憶装置の読み書きのアドレスを構成す
るビットを切り替えるような単純な処理では対応できな
いという問題点がある。

【０００９】本発明は、時間軸上のインターリーブであ
って、インターリーブの深さがフレームにまたがり、か
つその深さが複数存在するタイムインターリーブ回路を
提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明にかかるタイムイ
ンターリーブ回路は、フレーム単位で入力されるデータ
を一時的に記憶する記憶回路と、フレーム同期信号をカ
ウントするカウント数の異なるｎ個のフレームカウンタ
と、前記ｎ個のフレームカウンタを順次選択し選択した
フレームカウンタのカウント値を出力する選択回路と、
入力データのビットクロック信号をカウントしカウント
値に基づいて選択回路による選択を切り替える第１のｎ
進カウンタと、前記ビットクロック信号をカウントする
第２のｎ進カウンタと、第２のｎ進カウンタにおけるカ
ウント値をビット逆順し、ビット逆順されたデータに１
を加える処理回路と、処理回路の出力に１ビットクロッ
ク信号前の出力オフセット値を加える第１の加算器とを
有し、加算出力をオフセット値として出力するオフセッ
トカウンタと、オフセットカウンタから出力されるオフ
セット値と前記選択回路から出力されるフレームカウン
タのカウント値とを加算し該加算出力を前記記憶回路へ
のアドレス信号として出力する第２の加算器とを備え、
前記第２の加算器から出力された前記記憶回路のアドレ
スに記憶されているデータを読み出し、かつデータが読
み出された後記憶回路の該アドレスに、入力されたデー
タを記憶させることを特徴とする。

【００１１】本発明にかかるタイムインターリーブ回路
は、フレーム同期信号をカウント数の異なるｎ個のフレ
ームカウンタでカウントし、入力データのビットクロッ
ク信号を第１のｎ進カウンタでカウントしカウント値に
基づいてｎ個のフレームカウンタを順次選択して選択し
たフレームカウンタのカウント値を出力し、インターリ
ーブ深さに基づくオフセットカウンタから出力されるオ
フセット値と選択されたフレームカウンタのカウント値
とを加算し、加算出力がアドレス信号としてフレーム単
位で入力されるデータを一時的に記憶する記憶回路へ送
出され、送出された記憶回路のアドレスに記憶されてい
るデータが読み出され、かつデータが読み出された後該
記憶回路のアドレスに、入力されたデータが記憶され
る。

【００１２】しかるに、指定されたアドレスは、インタ
ーリーブの深さに基づくオフセットカウンタのカウント
値と選択回路から出力されるフレームカウンタのカウン
ト値とを加算した値であって、タイムインターリーブに
基づく飛び飛びのアドレスであって、読み出されるデー
タと書き込まれるデータとの間にはフレームにまたがっ
てタイムインターリーブされており、タイムインタリー
ブが行われる。

【００１３】

【発明の実施の形態】以下、本発明にかかるタイムイン
ターリーブ回路を実施の形態により説明する。図１は本
発明の実施の一形態にかかるタイムインターリーブ回路
の構成を示すブロック図であり、ＤＡＢシステムのタイ
ムインターリーブを実現するタイムインターリーブ回路
の例を示す。

【００１４】本発明の実施の一形態にかかるタイムイン
ターリーブ回路は、ＤＡＢシステムのタイムインターリ
ーブのために、１６通りのインターリーブの深さに対応
する１６通りの、１進フレームカウンタ１−１、９進フ
レームカウンタ１−２、５進フレームカウンタ１−３、
１３進フレームカウンタ１−４、３進フレームカウンタ
１−５、１１進フレームカウンタ１−６、７進フレーム
カウンタ１−７、１５進フレームカウンタ１−８、２進
フレームカウンタ１−９、１０進フレームカウンタ１−
１０、６進フレームカウンタ１−１１、１４進フレーム
カウンタ１−１２、４進フレームカウンタ１−１３、１
２進フレームカウンタ１−１４、８進フレームカウンタ
１−１５、１６進フレームカウンタ１−１６からなるフ
レームカウンタ１を備えている。フレームカウンタを以
下、単にカウンタとも記す。

【００１５】カウンタ１のそれぞれのカウンタ１−１〜
１−１６の各進数は図９および図１０に示すタイムイン
ターリーブの表に基づいており、タイムインターリーブ
された結果、入力データ（ａｒ，０）に対してはデータ
（ａｒ，０）がｒフレーム目に出力され、次の入力デー
タ（ａｒ，１）に対してはデータ（ａｒ，１）が（ｒ＋
８）フレーム目に出力されるため、それぞれカウンタ１
−１、１−２が対応して１進カウンタ、９進カウンタと
されている。（ａｒ，ｎ）についても同様である。（ａ
ｒ，ｎ）に対して入力される場合を入力データ、出力さ
れる場合を出力データ、または単にデータとも記す。

【００１６】１進カウンタ１−１は常に〃０〃を出力す
るカウンタで具体的には〃０〃固定である。各カウンタ
１−１〜１−１６はリセット信号でリセットされフレー
ム同期信号が入力される毎にカウントアップされる。図
２にフレームカウンタ１の計数動作を、１進カウンタ１
−１、９進カウンタ１−２、５進カウンタ１−３を例に
示す。図２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）は
それぞれリセット信号、フレーム同期信号、１進カウン
タ１−１の計数出力、９進カウンタ１−２の計数出力、
５進カウンタ１−３の計数出力を示している。

【００１７】カウンタ１−１〜１−１６のカウント値で
ある計数出力は選択回路２に送出される。選択制御回路
３はフレーム同期信号でリセットされ、図３（ａ）に示
すクロック信号を２分周した図３（ｂ）に示す入力デー
タのビットクロック信号毎にカウントアップされる１６
進カウンタであり、そのカウント値である計数出力を選
択制御信号として選択回路２に供給し、選択制御信号に
基づき選択回路２において各カウンタ１−１〜１−１６
の計数出力中の一つの計数出力を選択する。具体的に
は、選択制御回路３の出力が（０、１、…、１５、０、
…）に対して１進カウンタ１−１の計数出力、９進カウ
ンタ１−２の計数出力、…、１６進カウンタ１−１６の
計数出力、１進カウンタの計数出力、…が順次選択され
る。

【００１８】オフセットカウンタ４はインターリーブの
１６通りの深さに対応して、入力データのビットクロッ
ク信号が入力される毎にインターリーブの深さ分加算さ
れる。インターリーブの深さは、図９および図１０に示
したように、入力ビット（ａｒ，０）、（ａｒ，１）…
毎に〃１〃、〃９〃、〃５〃、〃１３〃…であり加算結
果は（０、０＋１、０＋１＋９、０＋１＋９＋５、…）
である。図９および図１０を参照して、インターリーブ
の深さは、例えば、入力データ（ａｒ，１）に対して出
力データ（ａｒ，１）は（ｒ＋８）フレーム目に出力さ
れるため、インターリーブの深さは〃９〃であり、その
他についても同様に定まっている。オフセットカウンタ
４もフレーム同期信号でリセットされる。

【００１９】オフセットカウンタ４は図４に示すように
入力データのビットクロック信号をカウントする１６進
カウンタ４−１と、１６進カウンタ１４−１の計数出力
のビット逆順処理をし、かつ値〃１〃を加える処理回路
４−２と、処理回路４−２の出力に１タイムスロット
前、すなわち入力データの１ビットクロック信号前のオ
フセット値を加える加算器４−３と、加算器４−３の出
力をラッチし、ラッチ出力を加算器４−３に送出すると
共に、オフセットカウンタ４の出力、すなわちオフセッ
ト値として送出するラッチ回路４−４とから構成してあ
る。

【００２０】したがって、オフセットカウンタ４の処理
を示せば図５に示すようになる。図５において左から第
１欄は１６進カウンタ４−１の計数出力を、第２欄は１
６進カウンタ４−１の計数出力のビット逆順処理の結果
を、第３欄は処理回路４−２の出力を、第４欄はオフセ
ットカウンタ４の出力を示し、前記した（０、０＋１、
０＋１＋９、０＋１＋９＋５、…がオフセットカウンタ
４から出力される。図５において（ ）内は１０進数を
示している。

【００２１】オフセットカウンタ４から出力されるオフ
セット値と選択回路２からの出力とは加算器５において
加算し、加算器５からの出力値を、フレーム単位で入力
されるデータを一時的に記憶する記憶回路６のアドレス
として記憶回路６に送出する。すなわち、入力データの
ビットクロック信号に同期して加算器５から送出される
出力に同期して、すなわちアドレスに同期して記憶回路
６に記憶のデータを記憶回路６から読み出し、ラッチ回
路８に供給してラッチして送出する。一方、クロック信
号と入力データのビットクロック信号とを入力として書
き込みイネーブル信号を生成する書き込みイネーブル信
号生成回路７から出力される書き込みイネーブル信号の
低電位出力に同期して、指定したアドレスに入力データ
（ａｒ，ｎ）を書き込む。

【００２２】記憶回路６の読み書きのタイミングを第３
図に示す。図３（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）は、クロック信号、入力データのビット
クロック信号、アドレス、記憶回路６へ供給される入力
データ（ａｒ，ｎ）、書き込みイネーブル信号、記憶回
路６から読み出されたデータ（ａｒ，ｎ）をそれぞれ示
している。ここで、記憶回路６に記憶されているデータ
の読み出しは図３（ｃ）に示すアドレス指定に同期して
行われ、記憶回路６への入力データの書き込みは図３
（ｅ）に示す書き込みイネーブル信号の出力（低電位）
に同期して行われる。この結果、記憶回路６からデータ
の読み出しが、記憶回路６への入力データの書き込みよ
り優先する。

【００２３】上記のように構成した本発明の実施の一形
態にかかるタイムインターリーブ回路の作用について説
明する。本作用の説明において、簡単のために、モデル
として１フレーム当たり１６ビットのバースト信号が入
力されるものとする。

【００２４】記憶回路６では、入力データ列の各ビット
を構成しているデータ（ａｒ，ｎ（ｎ＝０〜１５））に
対して、それぞれタイムインターリーブの深さに応じて
記憶回路６の格納領域を確保しなければならない。図６
に記憶回路６に必要なメモリ容量を示す。図６におい
て、アドレス領域との記載はアドレス番号を示し、例え
ば入力データ（ａｒ，０）に対してタイムインターリー
ブの深さは〃１〃であり、このため入力データ（ａｒ，
０）に対して記憶回路６のメモリ容量は１ビット分必要
であり、アドレス〃０〃が割り当てられている。

【００２５】入力データ（ａｒ，１）に対してタイムイ
ンターリーブの深さは〃９（＝ｒ＋８）〃であり、９フ
レーム目にデータ（ａｒ，１）が読み出され、この間、
図９および図１０に示されるようにその前の８フレーム
分の入力データ（ａｒ，ｎ）が格納される必要があり、
このため入力データ（ａｒ，１）に対して記憶回路６の
メモリ容量としては９ビット分必要であり、アドレス領
域としてはアドレス０に続いて９アドレス１〜９が割り
当てられている。以下、引き続いて入力される入力デー
タ（ａｒ，２）、（ａｒ，３）、…に対しても同様であ
る。

【００２６】記憶回路６の読み出しと書き込みのタイミ
ングは、第３図に示すように読み出し優先であって、或
るアドレスに記憶されたデータを読み出した直後に同じ
アドレスに入力データを書き込むようにしてある。

【００２７】第７図に、記憶回路６におけるアドレス
（読み出し書き込みのアドレス）と読み出すデータと書
き込む入力データとの関連を示す。

【００２８】リセット時（ｒ＝０）で、記憶回路６の記
憶内容は不定状態である。図７では仮に０としてある。
アドレス０番地に記憶されているデータ（０）を読み出
し、同じアドレス０番地に入力データ（ａ０、０）を書
き込む。次にアドレス１番地に記憶されているデータ
（０）を読み出し、同じアドレス１番地に入力データ
（ａ０、１）を書き込む。次にアドレス１０番地に記憶
されているデータを読み出し、同じアドレス１０番地に
入力データ（ａ０、２）を書き込む。ここで、入力デー
タ（ａ０、２）をアドレス１０番地に書き込むのは、タ
イムインターリーブの深さが（ａｒ，１）に対して〃９
〃であるためアドレス２番地からアドレス９番地には、
他のフレームのビットを構成するデータが書き込まれる
ためである。

【００２９】次のフレームでは、アドレス０番地に記憶
されているデータ（ａ０、０）を読み出し、同じアドレ
ス０番地に入力データ（ａ１、０）を書き込む。次にア
ドレス２番地に記憶されているデータ（０）を読み出
し、同じアドレス２番地に入力データ（ａ１、１）を書
き込む。アドレス１番地にはデータ（ａ０，１）が既に
書き込まれているために、アドレス番地１から読み出し
もアドレス番地１に書き込みも行われない。次にアドレ
ス１１番地に記憶されているデータ（０）を読み出し、
同じアドレス１１番地に入力データ（ａ１、２）を書き
込む。

【００３０】このように、入力データ（ａｒ，ｎ）のｎ
＝０に関してはアドレスは常に０、ｎ＝１に関してはア
ドレス１〜９番地をフレーム毎に巡回する。さらにｎ＝
２に関してはアドレス１０〜１４番地を巡回する。

【００３１】一般に、第ｒフレームでは、ｎ＝０に対し
ては、１フレーム前の入力データ（ａｒ−１、０）を読
み出し、同じアドレスに入力データ（ａｒ、０）を書き
込む。ｎ＝１に対しては、９フレーム前のデータ（ａｒ
−９、１）を読み出し同じアドレスに入力データ（ａ
ｒ、１）を書き込む。ｎ＝２に対しては、５フレーム前
のデータ（ａｒ−５、２）を読み出し、同じアドレスに
入力データ（ａｒ、２）を書き込む。

【００３２】したがって、このようなアドレスの制御さ
え行えば、タイムインターリーブが実現できることにな
る。

【００３３】このアドレスの計算方法を第８図に示す。
図８において、Ｒ（ａ／ｂ）はａをｂで割ったときの剰
余で、具体的には、ｂ進カウンタで実現できる。１６通
りのフレームカウンタ１−１〜１−１６がＲ（ｒ／ｍ）
に相当し、ｒはフレームに付した番号であってフレーム
数に相当するのでフレーム同期信号にしたがってカウン
タアップするカウンタである。

【００３４】図８においてアドレス欄の左から第１欄が
ｒ＝０のフレームのときのアドレス（＝オフセットカウ
ンタ４の出力）、第２欄はｒ＝１のフレームのときのア
ドレス、第３欄はｒ＝ｒのときにおけるアドレスを示
し、記憶回路６のアドレスはオフセットカウンタ４の出
力と選択回路２からの出力を加算した加算器５からの出
力であって、本発明の実施の一形態にかかるタイムイン
ターリーブ回路によってタイムインターリーブが実現さ
れることが判る。

【００３５】また、ｎ進カウンタの選択の順番を変える
ことで、タイムデインターリーブ回路を実現することが
できる。

【００３６】

【発明の効果】以上説明したように本発明にかかるイン
タリーブ回路によれば、必要最小限の記憶容量で、イン
ターリーブの深さがフレームにまたがり、かつその深さ
が複数存在するタイムインターリーブを実現できるとい
う効果のほか、読み書き共通のアドレスを使用すること
ができて、効率的にタイムインターリーブをすることが
可能であるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の一形態にかかるタイムインター
リーブ回路の構成を示すブロック図である。

【図２】本発明の実施の一形態にかかるタイムインター
リーブ回路におけるフレームカウンタのカウント作用を
示すタイミング図である。

【図３】本発明の実施の一形態にかかるタイムインター
リーブ回路における記憶回路の読み書きのタイミングを
示すタイミング図である。

【図４】本発明の実施の一形態にかかるタイムインター
リーブ回路におけるオフセットカウンタの構成を示すブ
ロック図である。

【図５】本発明の実施の一形態にかかるタイムインター
リーブ回路におけるオフセットカウンタの作用の説明に
供する模式的説明図である。

【図６】本発明の実施の一形態にかかるタイムインター
リーブ回路における記憶回路の記憶容量の説明に供する
模式的説明図である。

【図７】本発明の実施の一形態にかかるタイムインター
リーブ回路における記憶回路の読み書きの流れの説明に
供する模式的説明図である。

【図８】本発明の実施の一形態にかかるタイムインター
リーブ回路における記憶回路に供給するアドレスの説明
に供する模式的説明図である。

【図９】ＤＡＢシステムのタイムインタリーブの説明に
供する説明図である。

【図１０】ＤＡＢシステムのタイムインタリーブの説明
に供する説明図である。

【図１１】従来例のＢＳフォーマットによるときのイン
ターリーブの説明図である。

【符号の説明】

１ フレームカウンタ １−１〜１−１６ フレームカウンタ ２ 選択回路 ３ 選択制御回路 ４ オフセットカウンタ ５ 加算器 ６ 記憶回路 ７ 書き込みイネーブル信号生成回路 ８ ラッチ回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 H04L 1/00

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】インターリーブの深さがフレームにまたが
   り、かつその深さがｎ通り存在するタイムインターリー
   ブ回路であって、 フレーム単位で入力されるデータを一時的に記憶する記
   憶回路と、 フレーム同期信号をカウントするカウント数の異なるｎ
   個のフレームカウンタと、 前記ｎ個のフレームカウンタを順次選択し選択したフレ
   ームカウンタのカウント値を出力する選択回路と、 入力データのビットクロック信号をカウントしカウント
   値に基づいて選択回路による選択を切り替える第１のｎ
   進カウンタと、前記ビットクロック信号をカウントする第２のｎ進カウ
   ンタと、第２のｎ進カウンタにおけるカウント値をビッ
   ト逆順し、ビット逆順されたデータに１を加える処理回
   路と、処理回路の出力に１ビットクロック信号前の出力
   オフセット値を加える第１の加算器とを有し、加算出力
   をオフセット値として出力するオフセットカウンタと、 オフセットカウンタから出力されるオフセット値と前記
   選択回路から出力されるフレームカウンタのカウント値
   とを加算し該加算出力を前記記憶回路へのアドレス信号
   として出力する第２の加算器とを備え、 前記第２の加算器から出力された前記記憶回路のアドレ
   スに記憶されているデータを読み出し、かつデータが読
   み出された後記憶回路の該アドレスに、入力されたデー
   タを記憶させることを特徴とするタイムインターリーブ
   回路。