JPH0566673B2 - - Google Patents
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- JPH0566673B2 JPH0566673B2 JP58073267A JP7326783A JPH0566673B2 JP H0566673 B2 JPH0566673 B2 JP H0566673B2 JP 58073267 A JP58073267 A JP 58073267A JP 7326783 A JP7326783 A JP 7326783A JP H0566673 B2 JPH0566673 B2 JP H0566673B2
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- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- FDDDEECHVMSUSB-UHFFFAOYSA-N sulfanilamide Chemical compound NC1=CC=C(S(N)(=O)=O)C=C1 FDDDEECHVMSUSB-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Error Detection And Correction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
本発明は処理デイジタル情報のデータ配列を変
えるために用いられるデイジタル信号処理装置に
関するものである。
えるために用いられるデイジタル信号処理装置に
関するものである。
デイジタル情報をもとの配列と異なる配列とす
るための処理として例えばインタリーブ処理があ
る。これは、例えば、オーデイオ信号をPCM変
調して各種媒体(VTR、デイスク、コンパクト
カセツト、テープ等)に記録したりそこから再生
したりする場合に使われる。既にこのような
PCM信号記録再生装置(または再生装置)は実
用化されたものもある。このようなPCM信号は、
A/D変換で得られたデータをそのままのデータ
配列の形で記録されることはなく、データの識別
のための周期信号とこれを先頭にある一定の数の
複数データと記録媒体上での符号誤りに対する訂
正・検査符号に、セルフ・クロツキングのためと
記録媒体にあわせた変調をかけ記録される。これ
を一般にはフレームと呼び、このいくつものフレ
ームの流れを使い記録媒体を通してデータ伝送を
行うのが一般的である。
るための処理として例えばインタリーブ処理があ
る。これは、例えば、オーデイオ信号をPCM変
調して各種媒体(VTR、デイスク、コンパクト
カセツト、テープ等)に記録したりそこから再生
したりする場合に使われる。既にこのような
PCM信号記録再生装置(または再生装置)は実
用化されたものもある。このようなPCM信号は、
A/D変換で得られたデータをそのままのデータ
配列の形で記録されることはなく、データの識別
のための周期信号とこれを先頭にある一定の数の
複数データと記録媒体上での符号誤りに対する訂
正・検査符号に、セルフ・クロツキングのためと
記録媒体にあわせた変調をかけ記録される。これ
を一般にはフレームと呼び、このいくつものフレ
ームの流れを使い記録媒体を通してデータ伝送を
行うのが一般的である。
さらに、何フレームにも及ぶデータ欠落(連続
誤りもしくはバースト・ニラー)に対処できるよ
うにフレームの中に時間的に連続したデータを含
ませずに、互いに異なる時間遅延を用いて時間的
に不連続のデータを集める方式をとり、これを一
般にはインタリーブと呼んでいる。
誤りもしくはバースト・ニラー)に対処できるよ
うにフレームの中に時間的に連続したデータを含
ませずに、互いに異なる時間遅延を用いて時間的
に不連続のデータを集める方式をとり、これを一
般にはインタリーブと呼んでいる。
例えば第1図のように、時間的に連続するサン
プル・データ6個ずつで各ブロツクを構成し、こ
れによつて第2図に示すような第1の配列を形成
し、訂正・検査符号Piを付加する。次に、これを
縦に見た列を左から1ch,2ch,……7chとする。
ここで2ch,3chから37chまで1ブロツクずつ順
次遅延すると、第3図のようになる。
プル・データ6個ずつで各ブロツクを構成し、こ
れによつて第2図に示すような第1の配列を形成
し、訂正・検査符号Piを付加する。次に、これを
縦に見た列を左から1ch,2ch,……7chとする。
ここで2ch,3chから37chまで1ブロツクずつ順
次遅延すると、第3図のようになる。
このように得られた第2の配列に対して訂正・
検査符号Qiを付加する。このようにしてこのブ
ロツクの先頭に同期信号を付加し変調して記録媒
体に記録する。
検査符号Qiを付加する。このようにしてこのブ
ロツクの先頭に同期信号を付加し変調して記録媒
体に記録する。
再生されるデータは第2の配列の状態でまず
Qiをみて符号誤りか調べられる。仮にこの符号
で、1つのデータ誤りを訂正できるとすると1フ
レームで1つのランダム・エラーが訂正できる
が、長い連続誤りは訂正できなくなる。しかし、
たとえば、第3図の第2の配列で配列3がすべて
連続誤りをおこしたとしても、これを第2図のよ
なな第1の配列に戻すことによつてこの配列の状
態で符号誤りを調べると、第2図のW3,W8など
のように配列3のデータは、第1の配列ではすべ
ての別のブロツクに入いる。従つて、仮に他のデ
ータに誤りがなければ配列3の連続誤りは第1の
配列チエツクですべて訂正することができる。一
般に第1の配列でi個のデータの訂正が可能で、
第2の配列を形成するのに順次Dフレーム遅延さ
せるとすると、i×Dフレームの連続誤りを訂正
することができる。さて、このようなインタリー
ブと呼ばれるデータ遅延の方法であるが従来は第
4図に示すようにシフト・レジスタで処理されて
いる。すなわち、AID変換で得られたサンプル・
データを一時記憶素子0から5に順次記憶させ符
号化器12で訂正検査符号Piを生成して付加し、
まず第1の配列を形成する。このあと配列の各ブ
ロツクに対して遅延数の異なるシフトレジスタ6
〜11に送る。シフト・レジスタとしてそれぞれ
のチヤンネルが必要な遅延数数用意すれば、シフ
ト・レジストからは出力として第2の配列のデー
タが得られる。ここで符号化器13で訂正検査符
号Qiを生成して付加し、さらに同期信号を付加
して1chから8chのデータで1フレームを完成す
る。
Qiをみて符号誤りか調べられる。仮にこの符号
で、1つのデータ誤りを訂正できるとすると1フ
レームで1つのランダム・エラーが訂正できる
が、長い連続誤りは訂正できなくなる。しかし、
たとえば、第3図の第2の配列で配列3がすべて
連続誤りをおこしたとしても、これを第2図のよ
なな第1の配列に戻すことによつてこの配列の状
態で符号誤りを調べると、第2図のW3,W8など
のように配列3のデータは、第1の配列ではすべ
ての別のブロツクに入いる。従つて、仮に他のデ
ータに誤りがなければ配列3の連続誤りは第1の
配列チエツクですべて訂正することができる。一
般に第1の配列でi個のデータの訂正が可能で、
第2の配列を形成するのに順次Dフレーム遅延さ
せるとすると、i×Dフレームの連続誤りを訂正
することができる。さて、このようなインタリー
ブと呼ばれるデータ遅延の方法であるが従来は第
4図に示すようにシフト・レジスタで処理されて
いる。すなわち、AID変換で得られたサンプル・
データを一時記憶素子0から5に順次記憶させ符
号化器12で訂正検査符号Piを生成して付加し、
まず第1の配列を形成する。このあと配列の各ブ
ロツクに対して遅延数の異なるシフトレジスタ6
〜11に送る。シフト・レジスタとしてそれぞれ
のチヤンネルが必要な遅延数数用意すれば、シフ
ト・レジストからは出力として第2の配列のデー
タが得られる。ここで符号化器13で訂正検査符
号Qiを生成して付加し、さらに同期信号を付加
して1chから8chのデータで1フレームを完成す
る。
逆に信号を再生する場合、第5図において同期
信号を基準に、一時記憶素子14〜21に順次記
憶させ、訂正回路28でQコードをみて第2の配
列の訂正を行い、シフト・レジスタ22〜27に
送り込む。そしてシフト・レジスタ22〜27の
出力で得られた第1の配列の訂正をPコードをみ
て訂正回路29で行う。
信号を基準に、一時記憶素子14〜21に順次記
憶させ、訂正回路28でQコードをみて第2の配
列の訂正を行い、シフト・レジスタ22〜27に
送り込む。そしてシフト・レジスタ22〜27の
出力で得られた第1の配列の訂正をPコードをみ
て訂正回路29で行う。
しかし、ブロツクのデータ数及びインタリーブ
長は長く、第4および5図のようにシフト・レジ
スタを多く必要とするため経済的ではない。従つ
て、シフト・レジスタのかわりにRAMを用いる
のが一般的である。これから述べることは第5図
における再生側についてのみ述べるが、記録側で
も同様なことが言える。
長は長く、第4および5図のようにシフト・レジ
スタを多く必要とするため経済的ではない。従つ
て、シフト・レジスタのかわりにRAMを用いる
のが一般的である。これから述べることは第5図
における再生側についてのみ述べるが、記録側で
も同様なことが言える。
第6図のようなメモリマツプ(中の数字はアド
レス)を用意し、1chとして0から6、2chとし
て7〜13……8chとして49から55の各アドレスデ
ータを割り当てて記憶させる。データははじめの
フレーム0から順次縦に7,14,…,49に対応す
るアドレスに書き込み、次のフレームを1,8
…,50に対応するアドレスに書き込む。これをく
りかえして6から55に書き込んだ時、第2の配列
は6,13,…,55、第一の配列は0,8,16,
24,32,40,48,55となる。次のフレームはまた
0,7,×49にかきこみ、第2の配列は0,7,
…49、第1の配列は1,9,17,25,33,41,
42,49となる。以下、順次くりかえす。
レス)を用意し、1chとして0から6、2chとし
て7〜13……8chとして49から55の各アドレスデ
ータを割り当てて記憶させる。データははじめの
フレーム0から順次縦に7,14,…,49に対応す
るアドレスに書き込み、次のフレームを1,8
…,50に対応するアドレスに書き込む。これをく
りかえして6から55に書き込んだ時、第2の配列
は6,13,…,55、第一の配列は0,8,16,
24,32,40,48,55となる。次のフレームはまた
0,7,×49にかきこみ、第2の配列は0,7,
…49、第1の配列は1,9,17,25,33,41,
42,49となる。以下、順次くりかえす。
ここで、今7進カウンタを用意し、このカウン
タの内容iが1chの第2の配列の位置を示してい
るとすると、第2の配列はi,i+7,i+14…
i+49であり、第1の配列は(i+1)mod7,
(i+2)mod7+7,(i+3)mod7+14,…i
+49となる(ただしAmodBはAをBで割つた余
りを意味する)。従つて、第7図のような回路で、
読み込み(若しくは書き込み)アドレスが生成さ
れる。
タの内容iが1chの第2の配列の位置を示してい
るとすると、第2の配列はi,i+7,i+14…
i+49であり、第1の配列は(i+1)mod7,
(i+2)mod7+7,(i+3)mod7+14,…i
+49となる(ただしAmodBはAをBで割つた余
りを意味する)。従つて、第7図のような回路で、
読み込み(若しくは書き込み)アドレスが生成さ
れる。
すなわち、1フレームごとに信号30により順
次+1ずつ内容が変化し、7回且に0に戻る7進
カウンタの出力と、信号31にチヤンネル情報
を、信号32に第1の配列か第2の配列かの情報
を入れ、POM(若しくはPLA、デコーダ等)3
4を通し、必要遅延量の情報をmod7加算回路3
6で加算し(mod7加算は加算結果を7で割つた
余りで定義する)、さらにチヤンネル情報31に
よりそれぞれのチヤンネルに割り当てられたメモ
リーの先頭のアドレスを出力するPOM(若しくは
PLA,DECODER等)35を通し、前述のmod7
加算回路36の出力とさらに加算回路37を通せ
ば、アドレス情報38は得られる。
次+1ずつ内容が変化し、7回且に0に戻る7進
カウンタの出力と、信号31にチヤンネル情報
を、信号32に第1の配列か第2の配列かの情報
を入れ、POM(若しくはPLA、デコーダ等)3
4を通し、必要遅延量の情報をmod7加算回路3
6で加算し(mod7加算は加算結果を7で割つた
余りで定義する)、さらにチヤンネル情報31に
よりそれぞれのチヤンネルに割り当てられたメモ
リーの先頭のアドレスを出力するPOM(若しくは
PLA,DECODER等)35を通し、前述のmod7
加算回路36の出力とさらに加算回路37を通せ
ば、アドレス情報38は得られる。
しかし、このアドレス生成回路は比較的簡単で
ある反面必要遅延量に比し2倍のRAM容量を必
要とするため実用的でない。
ある反面必要遅延量に比し2倍のRAM容量を必
要とするため実用的でない。
さらに、第8図に示すようなメモリーマツプを
有するメモリ(ROM)を使用することもでき
る。この場合は、チヤンネルごとに必要遅延量だ
けのメモリ容量を割り当てることができるが、各
チヤンネルごとに遅延量が異なるため、チヤンネ
ルごとにそのメモリー容量にあわせた遅延量のカ
ウンタを用意し、チヤンネルごとに読み出し(若
しくは書込み)位置を作成しなければならない。
即ち第7図のn進カウンタ33、デコードROM
34、modμ加算回路36を1組とするブロツク
を、第9図のようにチヤンネルごとに用意し(と
くにカウンタの値はすべて異なるものでなければ
ならない)、マルチブレクサ45によりチヤンネ
ル情報31に基いてブロツクを切換えてやらなけ
ればならない。この構成では、RAM容量として
は必要遅延量のみで済むが、アドレス生成回路が
チヤンネル数だけのカウンタ、デコードROMお
よびmodn加算を必要とし、チヤンネル数がふえ
ると回路構成が複雑になる欠点がある。
有するメモリ(ROM)を使用することもでき
る。この場合は、チヤンネルごとに必要遅延量だ
けのメモリ容量を割り当てることができるが、各
チヤンネルごとに遅延量が異なるため、チヤンネ
ルごとにそのメモリー容量にあわせた遅延量のカ
ウンタを用意し、チヤンネルごとに読み出し(若
しくは書込み)位置を作成しなければならない。
即ち第7図のn進カウンタ33、デコードROM
34、modμ加算回路36を1組とするブロツク
を、第9図のようにチヤンネルごとに用意し(と
くにカウンタの値はすべて異なるものでなければ
ならない)、マルチブレクサ45によりチヤンネ
ル情報31に基いてブロツクを切換えてやらなけ
ればならない。この構成では、RAM容量として
は必要遅延量のみで済むが、アドレス生成回路が
チヤンネル数だけのカウンタ、デコードROMお
よびmodn加算を必要とし、チヤンネル数がふえ
ると回路構成が複雑になる欠点がある。
本発明は少ないメモリー容量でインターリーブ
処理を実行する処理装置を提供することを目的と
するものである。
処理を実行する処理装置を提供することを目的と
するものである。
順次入力される複数のn(nは任意の自然数)
ビツト巾のデイジタル情報について、前記デイジ
タル情報を入力順にあらかじめ設定されたワード
数m1(m1は任意の自然数)のブロツクに分け、
前記ブロツクに対し、誤り訂正等を行うための冗
長のデイジタル情報をm2ワード(m2は任意の自
然数)を生成し、合計m(m=m1+m2)ワード
の第1のブロツクを形成し、前記第1のブロツク
内のデイジタル情報を順次第1ワードから第mワ
ードとし、第iワード(iは1からmまでの任意
の自然数)の出力までの遅延量を前記ブロツク分
のデイジタル情報が入力される時間を単位時間と
してDi時間とする前記第1のブロツクを遅延す
るチヤネルを形成し、出力された各チヤネルのワ
ードについて第2の冗長をm3(m3は任意の自然
数)ワードを生成して、第2のブロツクを生成す
るデイジタル信号処理装置において、前記単位時
間ごとに−1されるL進カウンタ (L≧(n 〓i=1 Di)+m3) と前記第1のブロツクと第2のブロツクを識別す
る信号及び第jワード(第1のブロツクを指定し
た場合はjは1からm、第2のブロツクを指定し
た場合はjは1からm+m3)を指定する信号を
アドレスとして入力する第1のメモリと前記カウ
ンタと前記メモリの出力をmodL加算(加算値を
Lで割つた剰余を出力)を行う加算器を有し、前
記メモリにおいて、第1のブロツクの指定と第j
ワードがアドレス入力された場合、 Wj=j=1 〓K=1 Dk (ただし、W0=0)を出力し、第2のブロツ
ク指定と第jワードがアドレス入力された場合、 Rj=(j 〓K=1 Dk)−1 (ただし第2の冗長についてはDk=1とす
る。)を出力するよう予めデータを入力し、前記
加算器の出力をアドレスとして第2のメモリに与
えて、第1のブロツクの指定と第jワードの指定
により前記第2のメモリに前記第1のブロツクを
書き込み、第2のブロツクの指定と第jワードの
指定により、前記第2のメモリから前記第2のブ
ロツクを読み込む(ただし、第2の冗長は書き込
み及び読み込み)手段を有する。
ビツト巾のデイジタル情報について、前記デイジ
タル情報を入力順にあらかじめ設定されたワード
数m1(m1は任意の自然数)のブロツクに分け、
前記ブロツクに対し、誤り訂正等を行うための冗
長のデイジタル情報をm2ワード(m2は任意の自
然数)を生成し、合計m(m=m1+m2)ワード
の第1のブロツクを形成し、前記第1のブロツク
内のデイジタル情報を順次第1ワードから第mワ
ードとし、第iワード(iは1からmまでの任意
の自然数)の出力までの遅延量を前記ブロツク分
のデイジタル情報が入力される時間を単位時間と
してDi時間とする前記第1のブロツクを遅延す
るチヤネルを形成し、出力された各チヤネルのワ
ードについて第2の冗長をm3(m3は任意の自然
数)ワードを生成して、第2のブロツクを生成す
るデイジタル信号処理装置において、前記単位時
間ごとに−1されるL進カウンタ (L≧(n 〓i=1 Di)+m3) と前記第1のブロツクと第2のブロツクを識別す
る信号及び第jワード(第1のブロツクを指定し
た場合はjは1からm、第2のブロツクを指定し
た場合はjは1からm+m3)を指定する信号を
アドレスとして入力する第1のメモリと前記カウ
ンタと前記メモリの出力をmodL加算(加算値を
Lで割つた剰余を出力)を行う加算器を有し、前
記メモリにおいて、第1のブロツクの指定と第j
ワードがアドレス入力された場合、 Wj=j=1 〓K=1 Dk (ただし、W0=0)を出力し、第2のブロツ
ク指定と第jワードがアドレス入力された場合、 Rj=(j 〓K=1 Dk)−1 (ただし第2の冗長についてはDk=1とす
る。)を出力するよう予めデータを入力し、前記
加算器の出力をアドレスとして第2のメモリに与
えて、第1のブロツクの指定と第jワードの指定
により前記第2のメモリに前記第1のブロツクを
書き込み、第2のブロツクの指定と第jワードの
指定により、前記第2のメモリから前記第2のブ
ロツクを読み込む(ただし、第2の冗長は書き込
み及び読み込み)手段を有する。
本発明によれば、上記メモリを使用することに
よつて、少ないメモリ容量でかつ簡単なハードウ
エア回路構成で、インターリーブ処理を実行する
ことができる。
よつて、少ないメモリ容量でかつ簡単なハードウ
エア回路構成で、インターリーブ処理を実行する
ことができる。
以下、図面を参照して本発明の一実施例を説明
する。
する。
本発明では、チヤネル単位にメモリに固有のア
ドレスを割り付けない。
ドレスを割り付けない。
まず第10図のように各チヤネルの必要遅延量
を並べて、これを順次加算しデータの読み込み及
び書込みを行なう相対アドレスをチヤネル1の先
頭アドレスを0として求める。
を並べて、これを順次加算しデータの読み込み及
び書込みを行なう相対アドレスをチヤネル1の先
頭アドレスを0として求める。
すなわち、チヤネル1の書込アドレスが0番
地、読み込みアドレスが6番地、チヤネル2の書
込アドレスが7番地、読み込みアドレスが12番地
というように順にこれを求める。この情報を第1
1図に示すROM47に書込み、アドレスとし
て、チヤネルの番号と書込と読み込みの区別を与
えて、この相対アドレスを得るようにする。
地、読み込みアドレスが6番地、チヤネル2の書
込アドレスが7番地、読み込みアドレスが12番地
というように順にこれを求める。この情報を第1
1図に示すROM47に書込み、アドレスとし
て、チヤネルの番号と書込と読み込みの区別を与
えて、この相対アドレスを得るようにする。
たとえば、前述の例の順にROMのアドレス0
番地にチヤネル1の書込アドレス“0”アドレス
1番地にチヤネル1の読み込みアドレス“6”、
アドレス2番地にチヤネル2の書込アドレス
“7”、アドレス2番地にチヤネル1の読み込みア
ドレス“12”以下同様にROMに記憶する。
番地にチヤネル1の書込アドレス“0”アドレス
1番地にチヤネル1の読み込みアドレス“6”、
アドレス2番地にチヤネル2の書込アドレス
“7”、アドレス2番地にチヤネル1の読み込みア
ドレス“12”以下同様にROMに記憶する。
この構成の場合、ROMの最下位ビツトに書
込、読み込みの区別すなわち“0”で書込、“1”
で読み込みを与え、2ビツトから上のビツトにチ
エネル番号を与えれば、対応する相対アドレス情
報がROMから出力される。さらに29進ダウンカ
ウンタ46を用意し、この内容と前述のROM4
7とをMOD29加算回路48で演算して必要なア
ドレス情報を得るものである。
込、読み込みの区別すなわち“0”で書込、“1”
で読み込みを与え、2ビツトから上のビツトにチ
エネル番号を与えれば、対応する相対アドレス情
報がROMから出力される。さらに29進ダウンカ
ウンタ46を用意し、この内容と前述のROM4
7とをMOD29加算回路48で演算して必要なア
ドレス情報を得るものである。
この構成によれば、今29進カウンタ46の内容
が0とすると、相対アドレスとの実際にRAMへ
出力されるアドレスは等しくなり、書込アドレス
は0,7,13,18,22,25,27,28となる。
が0とすると、相対アドレスとの実際にRAMへ
出力されるアドレスは等しくなり、書込アドレス
は0,7,13,18,22,25,27,28となる。
また読み込みアドレスは6,12,17,21,24,
26,27,28となる。
26,27,28となる。
今、チヤネル1の情報に注目する。
前述の状態では、チヤネル1の情報は0番地に
書込まれる。
書込まれる。
次に、次のフレームが来ると29進ダウンカウン
タ46の内容は28となり、チヤネル1の情報は、
28番地に書込まれることになる。以下順次フレー
ムが更新されるごとにチヤネル1の情報は27,
26,25,……というように書込まれる。
タ46の内容は28となり、チヤネル1の情報は、
28番地に書込まれることになる。以下順次フレー
ムが更新されるごとにチヤネル1の情報は27,
26,25,……というように書込まれる。
ここで初めから6フレーム後の状態を考えると
書込アドレスは23、読み込みアドレスは0とな
り、チヤネル1の情報は0,28,……,24,23番
地並びアドレス0からの読み出しにより所望の遅
延量を得ることができる。
書込アドレスは23、読み込みアドレスは0とな
り、チヤネル1の情報は0,28,……,24,23番
地並びアドレス0からの読み出しにより所望の遅
延量を得ることができる。
同様に初から5フレーマ後にチヤネル2の書込
みアドレスは2番地、読み込みアドレスは7番地
となり、チヤネル2の情報は7,6,5,4,
3,2番地並びアドレス7からの読みだしにより
所望の遅延量を得ることができる。
みアドレスは2番地、読み込みアドレスは7番地
となり、チヤネル2の情報は7,6,5,4,
3,2番地並びアドレス7からの読みだしにより
所望の遅延量を得ることができる。
この動作は第12図のような円形の29段シフト
レジスタの動作もできる。
レジスタの動作もできる。
第12図において、チヤネル2の情報は0の位
置に入力し、6の位置から出力する。
置に入力し、6の位置から出力する。
チヤネル2は7の位置から入力し、12の位置か
ら出力する。
ら出力する。
フレーム単囲にデータ入出力が終るとクロツク
を入力してこれを右方向にシフトする。
を入力してこれを右方向にシフトする。
ここでシフトをやめ、書込、読みだしの位置を
左方向にフレーム単位にシフトすると前述した説
明と同じ動作となる。
左方向にフレーム単位にシフトすると前述した説
明と同じ動作となる。
すなわち、チヤネル1の書込位置は0,28,
27,……23で読み込み位置は6,5,4,……,
0で所望の遅延を得る。
27,……23で読み込み位置は6,5,4,……,
0で所望の遅延を得る。
書込及び読み込みの相対位置関係は変化しない
からこれをROMの内容とし、相対位置の基準と
なるチヤネル1の書込位置を表す29進ダウンカウ
ンタ29の内容をフレーム単位にデクリメントす
ればROMの内容との加算で各々チヤネルの書込
位置と読み込み位置を得る。
からこれをROMの内容とし、相対位置の基準と
なるチヤネル1の書込位置を表す29進ダウンカウ
ンタ29の内容をフレーム単位にデクリメントす
ればROMの内容との加算で各々チヤネルの書込
位置と読み込み位置を得る。
第13図において、円形のメモリマツプを考
え、最後のアドレスとなる28番地と0番地をつな
げ、相対位置の基準となる29進ダウンカウンタ2
8の内容をポインタとすると本発明ポインタを49
の方向すなわち左にフレーム単位にシフトしたも
のであり、第12図の動作はポインタを固定して
考え、メモリマツプを右にシフトした動作となり
相対関係に差異がないことがわかる。
え、最後のアドレスとなる28番地と0番地をつな
げ、相対位置の基準となる29進ダウンカウンタ2
8の内容をポインタとすると本発明ポインタを49
の方向すなわち左にフレーム単位にシフトしたも
のであり、第12図の動作はポインタを固定して
考え、メモリマツプを右にシフトした動作となり
相対関係に差異がないことがわかる。
従来の様にチヤネル単位にメモリを割当ててし
かもチヤネル単位に必要な最小限のメモリを用意
する方法に対し、チヤネル単位にアドレス生成回
路を用意する必要がなくなるため、回路が簡素化
できる利点がある。
かもチヤネル単位に必要な最小限のメモリを用意
する方法に対し、チヤネル単位にアドレス生成回
路を用意する必要がなくなるため、回路が簡素化
できる利点がある。
また、アドレス生成回路を1つにして、各チヤ
ネルに必要なメモリ容量を最大の遅延量にあわせ
る方法に対し、メモリを最小限にすることができ
る利点がある。
ネルに必要なメモリ容量を最大の遅延量にあわせ
る方法に対し、メモリを最小限にすることができ
る利点がある。
第1図はAID変換でサンプルされたデータの流
れ図、第2図は第1図のデータをブロツク化し、
訂正検査符号Piを付加したデータ・ブロツク図、
第3図はデータをチヤンネル化し、さらにインタ
リーブをかけ、訂正検査符号Qiを付加したデー
タ・ブロツク図、第4図は第3図のデータ・ブロ
ツク生成のためにシフト・レジスタを用いた従来
の符号化器のブロツク図、第5図は第3図のデー
タを再生するためのシフト・レジスタを用いた従
来の復号化器のブロツク図、第6図はRAMを使
用し、データ遅延を行う場合の従来の方法による
メモリマツプ図、第7図は第6図のメモリマツプ
に従つた第3図のデータを再生するための従来の
アドレス生成回路のブロツク図、第8図はRAM
を使用し、データ遅延を行う場合の従来の他の方
法によるメモリマツプ図、第9図は第8図のメモ
リマツプに従つた第3図のデータを再生するため
の従来のアドレス生成回路のブロツク図、第10
図は本発明の一実施例によるRAMを使用してデ
ータ遅延を行う場合の相対メモリーアドレスを示
すメモリーマツプ図、第11図は本発明によるア
ドレス生成回路の構成ブロツク図、第12図は本
発明を説明するための円形シフト・レジスタによ
るデータ遅延回路図、第13図は本発明を説明す
るための円形メモリーマツプ図である。 0〜5……ラツチ(一時記憶)、6〜11……
シフト・レジスタ、12,13……符号化器、1
4〜21……ラツチ(一時記憶)、22〜27…
…シフト・レジスタ、28,29……復号器、3
0……フレーム開始信号、31……チヤンネル情
報信号、32……配列識別信号、33……7進カ
ウンタ、34,41,42……チヤンネル情報及
び配列識別信号により遅延数を出すROM(若し
くはPLA,DECODER等)、35……チヤンネル
情報よりRAM上の絶対アドレスを出力する
ROM(若しくはPLA,DECODER)、36……7
進加算器、37……加算器、38……アドレス情
報信号、39,40……n進カウンタ、43,4
4……n進加算器、45……マルチプレクサ、4
6……29進カウンタ、47……相対アドレス
ROM、48……mod29加算器、49……ポイン
タの進む方向。
れ図、第2図は第1図のデータをブロツク化し、
訂正検査符号Piを付加したデータ・ブロツク図、
第3図はデータをチヤンネル化し、さらにインタ
リーブをかけ、訂正検査符号Qiを付加したデー
タ・ブロツク図、第4図は第3図のデータ・ブロ
ツク生成のためにシフト・レジスタを用いた従来
の符号化器のブロツク図、第5図は第3図のデー
タを再生するためのシフト・レジスタを用いた従
来の復号化器のブロツク図、第6図はRAMを使
用し、データ遅延を行う場合の従来の方法による
メモリマツプ図、第7図は第6図のメモリマツプ
に従つた第3図のデータを再生するための従来の
アドレス生成回路のブロツク図、第8図はRAM
を使用し、データ遅延を行う場合の従来の他の方
法によるメモリマツプ図、第9図は第8図のメモ
リマツプに従つた第3図のデータを再生するため
の従来のアドレス生成回路のブロツク図、第10
図は本発明の一実施例によるRAMを使用してデ
ータ遅延を行う場合の相対メモリーアドレスを示
すメモリーマツプ図、第11図は本発明によるア
ドレス生成回路の構成ブロツク図、第12図は本
発明を説明するための円形シフト・レジスタによ
るデータ遅延回路図、第13図は本発明を説明す
るための円形メモリーマツプ図である。 0〜5……ラツチ(一時記憶)、6〜11……
シフト・レジスタ、12,13……符号化器、1
4〜21……ラツチ(一時記憶)、22〜27…
…シフト・レジスタ、28,29……復号器、3
0……フレーム開始信号、31……チヤンネル情
報信号、32……配列識別信号、33……7進カ
ウンタ、34,41,42……チヤンネル情報及
び配列識別信号により遅延数を出すROM(若し
くはPLA,DECODER等)、35……チヤンネル
情報よりRAM上の絶対アドレスを出力する
ROM(若しくはPLA,DECODER)、36……7
進加算器、37……加算器、38……アドレス情
報信号、39,40……n進カウンタ、43,4
4……n進加算器、45……マルチプレクサ、4
6……29進カウンタ、47……相対アドレス
ROM、48……mod29加算器、49……ポイン
タの進む方向。
Claims (1)
- 【特許請求の範囲】 1 時系列的に入力されるnビツト幅(nは任意
の自然数)の複数のデイジタル情報について、前
記デイジタル情報を順次mワード(mは任意の自
然数)の第1のブロツクに分割し、第i番目に入
力されたブロツクの第j番目のデイジタル情報を
WD(i,J)とし(i,Jは任意の自然数)、
WD(i,1)からWD(i,m)の1ブロツクの
デイジタル情報を遅延回路に各々入力し、出力と
して、 WD(i−D1,1),…,WD(i−Dj,j),
…,WD(i−Dm,m) (Djは任意の自然数)なる第2のブロツクを
得るデイジタル信号処理装置において、前記第1
のブロツクを単位とするデイジタル情報が入力を
完了する時刻の度に−1される L進カウンタ(L≧n 〓j=1 Dj)と前記第1のブロ
ツクと前記第2のブロツクを識別する信号及び第
jワード(jは1からm)を指定する信号をアド
レスとして入力する第1のメモリと前記カウンタ
と前記メモリの出力をmodL加算(加算値をLで
割つた剰余を出力)を行なう加算器を有し、前記
メモリにおいて、前記第1のプロツクの指定と第
jワードがアドレス入力された場合、 Wj=j=1 〓K=1 Dk (ただしW1=0)を出力し、 前記第2のプロツクの指定と第jワードがアド
レス入力された場合、 Rj=(j 〓K=1 Dk)−1 を出力するようにあらかじめデータを設定し、前
記加算器の出力をアドレスとして第2のメモリを
与えて、前記第1のブロツクの指定と第jワード
の指定により前記第2のメモリの前記第1のブロ
ツクの各ワードを書込み、前記第2のブロツクの
指定と第jワードの指定により、前記第2のメモ
リから前記第2のブロツクの各ワードを読み込む
ことを特徴とするデイジタル信号処理装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58073267A JPS59198513A (ja) | 1983-04-26 | 1983-04-26 | デイジタル信号処理装置 |
DE8484104700T DE3483654D1 (de) | 1983-04-26 | 1984-04-26 | Schaltung zur anzeige der verschiebung von kanaladressen gegenueber speicheradressen. |
US06/604,273 US4618942A (en) | 1983-04-26 | 1984-04-26 | Address indication circuit capable of relatively shifting channel addresses relative to memory addresses |
EP84104700A EP0123322B1 (en) | 1983-04-26 | 1984-04-26 | Address indication circuit capable of relatively shifting channel addresses relative to memory addresses |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58073267A JPS59198513A (ja) | 1983-04-26 | 1983-04-26 | デイジタル信号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59198513A JPS59198513A (ja) | 1984-11-10 |
JPH0566673B2 true JPH0566673B2 (ja) | 1993-09-22 |
Family
ID=13513219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58073267A Granted JPS59198513A (ja) | 1983-04-26 | 1983-04-26 | デイジタル信号処理装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4618942A (ja) |
EP (1) | EP0123322B1 (ja) |
JP (1) | JPS59198513A (ja) |
DE (1) | DE3483654D1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5239628A (en) * | 1985-11-13 | 1993-08-24 | Sony Corporation | System for asynchronously generating data block processing start signal upon the occurrence of processing end signal block start signal |
CA1283738C (en) * | 1985-11-13 | 1991-04-30 | Atsushi Hasebe | Data processor |
NL8901631A (nl) * | 1989-06-28 | 1991-01-16 | Philips Nv | Inrichting voor het bufferen van data voor de duur van cyclisch repeterende buffertijden. |
US7213099B2 (en) * | 2003-12-30 | 2007-05-01 | Intel Corporation | Method and apparatus utilizing non-uniformly distributed DRAM configurations and to detect in-range memory address matches |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5570920A (en) * | 1978-11-20 | 1980-05-28 | Victor Co Of Japan Ltd | Memory control system |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4281355A (en) * | 1978-02-01 | 1981-07-28 | Matsushita Electric Industrial Co., Ltd. | Digital audio signal recorder |
JPS6013501B2 (ja) * | 1978-09-18 | 1985-04-08 | 富士通株式会社 | 仮想計算機システムにおけるチヤネルアドレス制御方式 |
US4333160A (en) * | 1978-11-20 | 1982-06-01 | Victor Company Of Japan, Ltd. | Memory control system |
JPS5760576A (en) * | 1980-09-26 | 1982-04-12 | Hitachi Ltd | Pcm recorder |
WO1982003719A1 (en) * | 1981-04-16 | 1982-10-28 | Odaka Kentaro | Error correction coding method |
EP0136882B1 (en) * | 1983-10-05 | 1988-03-30 | Nippon Gakki Seizo Kabushiki Kaisha | Data processing circuit for digital audio system |
-
1983
- 1983-04-26 JP JP58073267A patent/JPS59198513A/ja active Granted
-
1984
- 1984-04-26 US US06/604,273 patent/US4618942A/en not_active Expired - Lifetime
- 1984-04-26 DE DE8484104700T patent/DE3483654D1/de not_active Expired - Fee Related
- 1984-04-26 EP EP84104700A patent/EP0123322B1/en not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5570920A (en) * | 1978-11-20 | 1980-05-28 | Victor Co Of Japan Ltd | Memory control system |
Also Published As
Publication number | Publication date |
---|---|
EP0123322A2 (en) | 1984-10-31 |
DE3483654D1 (de) | 1991-01-10 |
JPS59198513A (ja) | 1984-11-10 |
EP0123322B1 (en) | 1990-11-28 |
US4618942A (en) | 1986-10-21 |
EP0123322A3 (en) | 1987-09-09 |
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