JP2856402B2 - ディジタル信号再生装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタル信号の再生装置に係り、特に、
高集積化に最適な誤り訂正回路を有するディジタル信号
再生装置に関する。

［従来の技術］ 従来、CDプレーヤ等では、誤り訂正回路により、再生
データの信頼性を高め、高音質のオーディオ信号を再生
している。この誤り訂正回路では、フラグ処理により訂
正能力を高めることが行われている。このフラグについ
ては、AES東京コンファレンス′85予稿集第164〜169頁
に記載のように、誤り訂正回路が含まれるLSI外部の汎
用RAMに記憶されていた。

また、従来、訂正能力を高めるために、特開昭60−10
3562号公報に記載のように、誤り訂正回路内にフラグ一
時記憶用RAMを設け、このRAMからフラグの参照を行って
いた。

［発明が解決しようとする課題］ 上記AES東京コンファレンス′85予稿集に記載の従来
技術においては、フラグ記憶に用いるRAMに未使用のビ
ットが生ずる。すなわち、RAM使用効率についての配慮
がなされておらず、RAMの容量増を必要とするという問
題があった。

また、上記特開昭60−103562号に開示された従来技術
は、誤り訂正回路内にフラグ記憶のためのRAMを必要と
し、回路規模の低減について考慮されておらず、回路規
模増大によりLSI化を困難にするという問題があった。

本発明の第１の目的は、記憶手段としての汎用外付け
RAMの有効活用を図ることにある。さらに、第２の目的
は、誤り訂正能力を低下させることなく、誤り訂正回路
の回路規模を縮小し、LSI化を容易とすることにある。

［課題を解決するための手段］ 本発明によるディジタル信号再生装置は、２重符号化
されたデータを再生する再生手段と、再生データを記憶
する記憶手段と、上記再生データの誤りを検出訂正し、
該訂正状態を示すフラグを発生する第１の復号手段と、
該第１の復号手段によって訂正処理された訂正データお
よびフラグにより、さらに誤り訂正をする第２の復号手
段とを具備するディジタル信号再生装置において、上記
再生データを記憶する記憶手段に上記フラグをも記憶
し、かつ、上記第１の復号により発生したフラグを、上
記記憶手段の１アドレスに複数個記憶するよう構成した
ことを特徴とするものである。

好ましくは、上記記憶手段に対して、上記再生データ
の読み書きを行うときには上記再生データの１ワード単
位に上記記憶手段のアドレスを割り当て、上記フラグの
読み書きを行うときには、上記複数個のフラグ単位に上
記記憶手段のアドレスを割り当てるアドレス制御手段
と、上記各フレームのフラグを１ワード内のどのビット
位置に記憶するかを制御するフラグ制御手段とを設け
る。

本発明による他の再生信号処理装置は、２重符号化さ
れたデータを再生する再生手段と、再生データを記憶す
る記憶手段と、上記再生データの誤りを検出訂正し、該
訂正状態を示すフラグを発生する第１の復号手段と、該
第１の復号手段によって訂正処理された訂正データおよ
びフラグにより、さらに誤り訂正をする第２の復号手段
とを具備するディジタル信号再生装置において、上記記
憶手段に上記第１復号手段による第１復号時に発生され
たフラグをも記憶し、上記第２復号手段による第２の復
号により検出した誤りデータが上記第１の復号時に誤り
検出されているか否かを上記第１の復号時に発生された
フラグにより確認するためのフラグ参照タイミングと、
上記第２の復号時に第１の復号時のフラグ数を計算する
ために上記記憶手段からフラグを読込むためのフラグ読
み込みタイミングとを独立としたことを特徴とするもの
である。

本発明によるさらに他のディジタル信号再生装置は、
２重符号化されたデータを再生する再生手段と、再生デ
ータを記憶する記憶手段と、上記再生データの誤りを検
出訂正し、該訂正状態を示すフラグを発生する第１の復
号手段と、該第１の復号手段によって訂正処理された訂
正データおよびフラグにより、さらに誤り訂正をする第
２の復号手段とを具備するディジタル信号再生装置にお
いて、上記記憶手段に、上記第１復号手段による第１の
復号時に発生されたフラグをも記憶し、上記第２復号手
段によるフラグ参照タイミングを訂正処理過程によらず
一定とし、該フラグ参照タイミングに合わせて上記記憶
手段から上記フラグの読出し・参照を行うことを特徴と
するものである。

好ましくは、上記第１および第２復号手段は、LSI化
された回路内に包含され、上記記憶手段は、該LSIに外
付けされるRAMである。

［作用］ 上記記憶手段の有効活用に関しては、再生データの一
時記憶用のRAMをフラグ記憶に共用し、かつ、同一アド
レス内に複数のフラグを書き込むことを可能としてい
る。これにより、汎用外付けRAMの使用効率を向上させ
ることができる。

また、２重符号化されたデータの誤り訂正処理におい
て、第２の復号時の検出能力、訂正能力向上のための第
１の復号の状態を示すフラグの参照は、第１の復号およ
び第２の復号から独立したサイクルで行う。したがっ
て、第２の復号時にエラーが検出されたワードの第１の
復号に関するフラグの参照を行うタイミングが訂正処理
過程の違いによって異なることがなくなり、直接外付け
RAMよりフラグを参照できるので、誤り訂正回路内の上
記フラグ一時記憶用RAMを不要とすることができる。

以上のように、本発明によれば誤り訂正回路の誤り検
出能力、訂正能力を低下させることなく、回路規模を低
減することが可能となる。

［実施例］ 以下、本発明の一実施例を図面により詳細に説明す
る。

第１図は、データの一時記憶手段と、フラグの一時記
憶手段とを兼ねる記憶回路にフラグを記録した場合の記
録フォーマットを示したものである。ここでは、１個の
フラグは２ビットで構成され、記憶回路は通常１ワード
８ビットで構成される場合を示している。ただし、本発
明はこれに限定されるものではない。

第１図において、C₁，_n〜C₁，_n-3は、第１の復号時に
関するフラグであり、C₁，_n-1はC₁，_nの１フレーム前の
フラグを示す。時系列的に入力されるフラグは、第１図
に示すように、記憶回路１ワードに４個（４フレーム
分）記録することができる。したがって、従来技術にお
いてデータ一時記憶手段をフラグ記憶手段に兼用した場
合には、１ワードあたり６ビットが無駄となるが、本実
施例の場合には、フラグの記憶容量を1/4に減少させる
ことができる。

以上、本実施例によれば、データおよびフラグの一時
記憶回路の有効活用が図れる。

次に第2A図に、本発明によるディジタル信号再生装置
のブロック図を示す。

第2A図において、１は再生信号入力端子、２はディジ
タル信号再生回路、3,8,10はデータセレクタ、４は制御
回路、５は基準発振器、６はスロットカウンタ、７はデ
コーダ、９は加算器、11はデータおよびフラグの記憶回
路、14はD/A変換器、15はアナログ出力端子、20はバス
ライン、21はフラグ制御回路である。

ディジタル信号再生回路２は、入力端子１より入力さ
れた再生信号に基づいてディジタル信号を再生し、バス
ライン20に出力し、同時に再生信号中の同期信号を検出
し、データセレクタ３にフレーム同期信号を出力する。
フレーム同期信号は、デインタリーブ、誤り訂正処理を
行うときに一まとまりとして扱うシンボルの集まりであ
る１フレームに対応した信号であり、本実施例では１フ
レーム毎に更新される数値を表わす。

基準発振器５は、システムクロックを生成する。この
システムクロックを受ける制御回路４は、各ブロックに
同期信号を供給する。データセレクタ３、スロットカウ
ンタ６、デコーダ７、データセレクタ８、加算器９、デ
ータセレクタ10、記憶回路11および制御回路４は、アド
レス制御手段を構成する。このアドレス制御手段は、デ
ータの一時記憶手段およびフラグの一時記憶手段を兼ね
る上記記憶回路11のアドレスを制御するものであり、フ
ラグの書き込み／読み出しの際には、ある複数個（先の
実施例では４個）のフラグに対し、１アドレス値を記憶
回路11に出力する。

データセレクタ３は、ディジタル再生信号の書き込み
時は、ディジタル信号再生回路２からのフレーム同期信
号を選択し、記憶回路11と誤り訂正回路12および誤り補
正回路13との間でデータのやりとりを行うときは、制御
回路４からのフレーム同期信号を選択する。

スロットカウンタ６は、１フレーム時間をさらにｍ個
のスロットに分割するために、制御カウンタ４からクロ
ックの供給を受けてｍ進カウンタを構成する。

デコーダ７は、スロットカウンタ６からのデータをデ
コードする。このデコード値と、フレーム同期信号の和
が記憶回路11のアドレス値となる。デコーダ７の出力
は、データセレクタ８を通して加算器９に入力される。
加算器９は、データセレクタ３からのフレーム同期信号
と、デコーダ７からのデータとの加算により、記憶回路
11のアドレスを生成し、データセレクタ10を介して記憶
回路11に出力する。

データセレクタ８、10はディジタル再生信号の読み書
きを行う場合はデータをそのまま通過させる。すなわ
ち、記憶回路11のアドレスＡは、データセレクタ３から
のフレーム同期信号値をＢ、デコーダ７の出力値をＣと
すれば、 Ａ＝Ｂ＋Ｃ …１） で与えられる。

記憶回路11は、ディジタル信号再生回路２により再生
されたディジタル信号を一時記憶する回路である。この
記憶回路11に対して、上述したアドレスの生成法によっ
てアドレスが制御され、デインタリーブが実行される。
また、記憶回路11は、誤り訂正回路12の第１の復号時に
関するフラグの一時記憶装置をも兼ねる。

フラグの書き込み／読み取りを行うときは、データセ
レクタ８は、デコーダ７の出力をｎビット左にシフトし
た値を加算器９に出力する。この出力をＣ′とする。加
算器９でフレーム同期信号と加算された信号は、データ
セレクタ10に出力される。データセレクタ10は、加算器
９の出力をｎビット右にシフトする。これにより、フレ
ーム同期信号の周期を2ⁿ倍に延ばす。すなわち、記憶回
路11のアドレスは次式で与えられる。

Ａ＝（1/2ⁿ）・（Ｂ＋Ｃ′） …２） 記憶回路11のデータはデータバス20に対して入出力さ
れる。

フラグ制御回路21は、１個のフラグがｘビットで構成
される場合、フラグ書き込み時にはｘビットずつ書き込
みデータを更新し、フラグ読み出し時にはフラグを記憶
するデータをｘビットずつシフトする。したがって、下
記３）式が成立する場合、フラグ記憶に必要な記憶容量
は、１ワードに１フラグを記憶する場合に比べ、1/2ⁿに
削減できる。

ｘ≦ｙ・1/2ⁿ …３） ここに、ｙはデータ１ワードのビット数である。

CDプレーヤを例に挙げると、ｙ＝８、かつx_max＝２で
あるため、フラグを記憶するのに必要な記憶容量を1/4
に削減できる。

誤り訂正回路12は、第１復号手段および第２復号手段
を兼ねており、第１の復号時に、誤り訂正および検出を
行うと同時に、訂正に関するフラグを生成し、記憶回路
11に書き込む。そして、第２の復号時に、第１の復号に
よって訂正されたデータと上記フラグとを記憶回路11か
ら読み込み、さらに、誤り検出訂正を行う。

また、誤り補正回路13では、誤り訂正回路12で誤り訂
正不能と判定されたワードを補間等により補正する。補
正が不要なワードについてはそのまま通過させる。誤り
補正回路13の出力データはD/A変換器14によりアナログ
信号に変換してアナログ出力端子15に出力する。

第2B図に、記憶回路11の１データワードのビット数を
８ビット、フラグのビット数を２ビットとした場合の、
第2A図のフラグ制御回路21の具体的な構成例を示す。

フラグ制御回路21は、フラグの読み出し時に利用され
るデータセレクタ21aと、フラグの書き込み時に利用さ
れるラッチ回路21b〜21eおよびバッファ回路21f〜21iと
からなる。フラグ書き込み時には、各フレームごとに順
次選択されたラッチ回路21b〜21eの１つにフラグが書き
込まれ、全ラッチ回路の８ビットデータがバッファ回路
21f〜21iを介して記憶回路11の指定された１アドレスに
書き込まれる。すなわち、１つのラッチ回路についてみ
れば、４フレームごとに記憶フラグが更新され、すべて
のバッファ回路は１フレームごとに駆動される。また、
フラグ読み出し時には、記憶回路11から必要とするフラ
グを含む８ビットデータがデータセレクタ21aに取り込
まれ、目的のフラグのデータ内のビット位置に応じた制
御信号により、当該２ビットフラグが訂正回路12に選択
出力される。このような構成により、記憶回路11を効率
的なフラグ記憶に供することが可能になり、ディジタル
信号再生回路の記憶回路容量を削減できる。逆に、同一
記憶容量の記憶回路については、フラグ記憶に必要な記
憶容量が低減され、その分だけ再生データの一時記憶に
使用可能な記憶容量を増加できるので、再生信号入力の
有するジッタ成分に対するマージンを増加する効果を有
する。

第３図は、CDプレーヤの再生信号の一時記憶における
記憶容量の割り振り方の概念を示したものである。第３
図により、データ記憶容量増による再生信号入力のジッ
タに対するマージンの増加についてCDプレーヤを例にと
り説明する。

第３図は、ある時間における記憶回路の割当てを示し
ており、丸１個が１ワード分の記憶容量に対応する。デ
ィジタル信号再生回路２により再生された再生信号は、
w₀，w₁，w₂，…p₃の順に書き込まれ、１行（１フレー
ム）書き込まれるごとに、右の行から左の行へと書き込
まれていく。再生信号は、ディジタル信号再生回路２か
らの同期信号にしたがって再生回路２で再生されたデー
タが記憶回路11に書き込まれるタイミング（ｗのタイミ
ング）で、第３図においてはｗの行に書き込まれる。こ
れに対し、システムクロックに同期したフレーム同期信
号により記憶回路11のデータを、第１の復号のため、訂
正回路12に読み出すタイミング（C1Rのタイミング）で
第３図C1Rの行が読み出される。しかし、再生信号に同
期したフレーム同期信号と、システムクロックに同期し
たフレーム同期信号とは同期していない。したがって、
行ｗと行C1Rとの間隔は変動することになる。そこで、
有効なデータを破壊することを防止するためには、すな
わち、第３図において行ｗが行C1Rより左側にあるため
には、行ｗと行C1Rとの間隔を充分にとっておく必要が
ある。他方、この間隔を必要以上に大きく取ることは記
憶容量の無駄である。したがって、行ｗと行C1Rとの間
に必要かつ充分なマージンに対応する行数分の記憶回路
が必要となる。CDプレーヤでは、ｎフレームのマージン
を得るためには、ｎ×32ワードの記憶容量を必要とする
ことになる。また、通常、記憶回路には上の列から順に
連続して書き込まれるため、ｗの逆方向の変動に対して
も考慮を要する。よって、±ｎフレームのマージンを要
し、ｎ×64ワードの記憶容量が必要となる。当然なが
ら、再生信号の含むジッタに対する余裕度を大きくとる
ためには、データ一時記憶用の記憶回路の記憶容量の増
加を伴う。

第４図は、制御回路４からのフレーム同期信号の周期
を変更する手段として、第2A図記載の実施例とは別の手
段を用いた実施例を示す。

本実施例では、データセレクタ22、制御回路23、スロ
ットカウンタ６、デコーダ７、加算器９によってアドレ
ス制御手段を構成し、記憶回路11のアドレスを制御す
る。制御回路23は、システムクロックに同期したフレー
ム同期信号と、周期がフレーム周期のＰ倍である同期信
号をデータセレクタ22に出力する。データセレクタ22
は、再生データを記憶回路11に書き込むときはディジタ
ル信号再生回路２からのフレーム同期信号を選択し、記
憶回路11と誤り訂正回路12および誤り補正回路13との間
のデータのやりとりを行うときは、システムクロックに
同期したフレーム同期信号を選択し、さらに記憶回路11
と誤り訂正回路との間のフラグのやりとりを行うとき
は、上記Ｐ倍周期の同期信号を選択する。したがって、
フラグのやりとりを行うとき、記憶回路11には下記４）
式に示されるアドレスが与えられる。

Ａ＝（1/P）・Ｂ＋Ｃ″ …４） ここで、Ｃ″はデコーダ７の出力値である。

アドレス制御手段の変更以外に、第2A図に記載の実施
例と異なる点はない。下記５）式が成立する場合は、１
ワードに１フラグを格納した場合に対して、1/Pに記憶
容量を削減できる。

ｘ≦ｙ・（1/P） …５） 以上、本実施例によれば、２のべき乗によらず、任意
のＰについて、フラグ記憶に必要な記憶回路の記憶容量
を1/Pに削減することが可能になる。

また、前実施例において、制御回路23からＰ倍周期信
号を出力する代りに、フレーム同期信号とこの信号をｎ
ビットシフトした信号とをデータセレクタ22に入力する
ことにより、回路規模を小さくして、第２の実施例と同
様の効果を得ることができる。

第５図は、１フレームを３つのサイクルに分ける信号
C1、C1Fおよび誤り訂正処理実行開始同期信号CORSを生
成する本発明の他の実施例を示したものである。第2A図
と同一の要素には同一の参照番号が付してある。

第５図に示すとおり、本実施例ではスロットカウンタ
６の出力をデコードするデコード16が追加され、これに
よって、C1信号17、C1F信号18、CORS信号19が作成され
る。

次に、この実施例の動作を、第６図を用いて説明す
る。第６図は、記憶回路（第2A図11）と誤り訂正回路
（第2A図12）とを結ぶデータバス（第2A図20）上にフラ
グFL等が出力されるタイミングを示すBUS24、フレーム
を３つのサイクルに分けるC1信号17、C1F信号18、誤り
訂正の各サイクルの処理開始に同期したCORS信号19、お
よび誤り訂正回路（ECU）の実行内容28を示すタイムチ
ャートである。

誤り訂正回路は、C1リードサイクルでは、C1リライト
とC2デコードとを実行する。C1リライトでは、前フレー
ムのC1デコードにより実行された第１の復号にしたがっ
てデータの書き換えが行われる。C2デコードでは、第２
の復号を行う。同時に、C2デコードによる処理内容、即
ち、何シンボル訂正をしたかという履歴を誤り訂正回路
内の記憶回路に残す。C1リードサイクルでは、並行して
第１の復号の対象となるデータC1D0〜C1Dlの入力を行
う。

C1フラグリードサイクルでは、C2デコーダでエラー検
出されたワードの、第１の復号に関するフラグFL0〜FLn
を参照する。これをフラグリリードという。C2デコード
時に残した履歴にしたがって、何シンボル訂正したかと
いう処理内容ごとに適切なフラグリリードを行う、フラ
グリリードの結果とフラグ数から、データの書き換えの
実行の有無、第２の復号に関するフラグ処理を決定す
る。

C1フラグリードサイクルの実行も、CORS信号19に同期
して実行が開始される。したがって、C2デコード時に何
シンボル訂正を行うかによって生じるC2デコードの実行
ステップ数の違いによる影響を受けることなく、CORS信
号19からの実行ステップ数を合わせることにより、フラ
グリリード実行のタイミングを、記憶回路（第2A図11）
からフラグがデータバス（第2A図20）に出力されるタイ
ミングに合わせることができる。したがって、C2デコー
ドの実行ステップ数の違いに関わらず、フラグリリード
タイミングを一定とすることにより、記憶回路から直接
フラグを参照することができるので、従来、誤り訂正回
路内に必要であったフラグ一時記憶用の記録回路を不要
とすることができる。C1フラグリードサイクルでは、フ
ラグリリード後に第１の復号時のフラグC1F0〜C1Fmの読
み取りを行っている。この読み込まれたフラグは、フラ
グ位置を演算し、一部を記憶するとともに、フラグ数を
カウントするために用いられる。フラグ位置とは、どの
データにフラグが付加されたかを示すものである。フラ
グ位置は次フレームのC2デコード時、演算に用いられ
る。また、フラグ数は次フレームのC2デコード終了後の
処理決定時に用いられる。

C2リードサイクルでは、C2リライトとC1デコードとを
実行する。C2リライトでは、C1フラグリードサイクルに
よって決定された処理に従い、C2デコードにより実行さ
れた結果通りに、データの書き換えを行う。C1デコード
では、第１の復号の誤り訂正計算を行う。C2リライトと
C1デコードとは、連続して実行され、他サイクルと同様
に、CORS信号19に同期して実行が開始される。C2リード
サイクルでは、並行して第２の復号データC2D0〜C2Dmを
読み込む。

以上、本実施例によれば、訂正能力、検出能力の低下
なく、誤り訂正回路規模を縮小することができる。ま
た、本実施例は、誤り訂正回路を含む信号処理回路全体
における記憶回路を集中化しているため、信号処理回路
をLSI化した場合のテスト性および信頼性を向上させる
ことができる。

第７図に、前記実施例に実際に適用される誤り訂正回
路12のブロック図を示す。

第７図において、30はシンドロームジェネレータ（SG
EN）、31はRAM、32、44はデータセレクタ、33aはフラグ
出力レジスタ（Fo）、33bはロケーションレジスタ（L
o）、34はレジスタ、35はバッファ、36はガロア体の演
算を行うALU、37はROM、38はOR回路、39はプログラムラ
ッチ、40はプログラムROM、41はプログラムカウンタ（P
CNT）、42は分岐条件判断回路、43は比較回路（CPX）、
45はフラグカウンタ（FCNT）、46はαカウンタ、48はデ
ータ入出力端子、49はフラグ入出力端子、50はロケーシ
ョン出力端子である。

誤り訂正回路は、プログラムROM40に記憶されたプロ
グラムにしたがって、バッファ35、レジスタ34、ALU36
等を制御し、誤りの訂正検出およびフラグの生成を行
う。

シンドロームジェネレータ30は、第１および第２の復
号の対象となるデータがデータ入出力端子48から入力さ
れるとき、シンドロームの生成を行う。

プログラムROM40には、誤り訂正回路の実行手順が記
憶されている。プログラムカウンタ41は、プログラムRO
M40のアドレスを制御する。分岐条件判断回路42は、C1
信号17、C1F信号18、CORS信号19、OR回路38の出力等の
分岐条件を判断し、プログラムカウンタ41を制御する。
比較回路43は、レジスタ（Ａ）34aおよびレジスタ
（Ｂ）34bの大小比較を行う。データセレクタ44は、レ
ジスタ34aへの入力を選択する。ALU36は、ガロア体演算
を行う。RAM31は、誤り訂正計算における一時記憶を行
う。データセレクタ32は、RAM31のアドレスの選択を行
う。OR回路38は、データバス29の０検出を行い、分岐条
件判断回路42に出力する。ROM37は、誤り訂正の計算上
必要な変換テーブルを形成し、αカウンタ46は、ガロア
体上でのロケーション計算を行う。レジスタ34、バッフ
ァ35は、プログラムROM40に記憶されたプログラムの制
御を受けて、訂正処理に利用される。フラグ出力レジス
タ33aは、制御回路（第2A図４）の制御により記憶回路
（第2A図11）に第１の復号に関するフラグをフラグ入出
力端子49を介して出力する。ロケーションレジスタ33b
は、制御回路の制御により、記憶回路のアドレスを、ロ
ケーション出力端子50に出力する。フラグカウンタ45
は、第１の復号に関するフラグの出力の判別および計数
を行う。

第７図に示した誤り訂正回路は、ロケーションレジス
タ33b、フラグカウンタ45により、フラグ入出力端子49
を介して、フラグリリード時ごとに直接記憶回路（第2A
図11）をアクセスすることにより、誤り訂正回路内にフ
ラグ一時記憶用記憶回路を不要とする。

以上、本誤り訂正回路によれば、第５図により示され
た実施例が実現可能となる。

第８図および第９図に、本発明において実行可能な誤
り訂正処理アルゴリズムの具体例を示す。第８図は第１
の復号処理の一例、第９図は第２の復号処理の一例であ
る。両図において、Ｎ（F₁）,N（F₂）は、第１の復号に
よりそれぞれのフラグが付加されたワード数、Ｎ（Ｅ）
は、復号により検出された誤り数、Ｌ（F₁）,L（F₂）
は、第２の復号により誤りが検出されたワードのうちそ
れぞれのフラグが付加されているワード数を示す。本ア
ルゴリズムでは、フラグ判断により誤訂正、誤検出を行
う可能性を下げることにより、訂正能力、検出能力の高
い訂正を行うことが可能となっている。

［発明の効果］ 以上説明したように本発明によれば、データの一時記
憶回路をフラグ記憶に共用することにより、誤り訂正回
路内に必要とされたフラグの一時記憶回路が不要とな
り、その結果、誤り訂正回路の回路規模が縮小され、そ
のLSI化が容易になる。また、この記憶回路共通化によ
り信頼性の向上を図ることができる。さらに、記憶回路
へのフラグの記憶を、複数単位で行うことにより、記憶
回路の記憶容量の有効活用が行える。

【図面の簡単な説明】

第１図は本発明の概念の説明図、第2A図は本発明による
ディジタル信号再生装置の一実施例のブロック図、第2B
図は第2A図の一部の詳細ブロック図、第３図はCDプレー
ヤの再生信号の一時記憶における記憶容量の割り振り方
の概念図、第４図は本発明の他の実施例のブロック図、
第５図は信号C1、C1F、CORSの発生手段を備えた本発明
の第２の実施例のブロック図、第６図は第５図実施例の
動作説明図、第７図は誤り訂正回路の具体的構成例を示
すブロック図、第８図および第９図は本発明において採
用しうる第１および第２復号処理のアルゴリズム例を示
すフローチャートである。 ２……ディジタル信号再生回路、３……データセレク
タ、４……制御回路、５……基準発振器、６……スロッ
トカウンタ、７……デコーダ、８……データセレクタ、
９……加算器、10……データセレクタ、11……記憶回
路、12……誤り訂正回路、13……誤り補正回路、21……
フラグ制御回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−56208（ＪＰ，Ａ) 特開 昭59−84315（ＪＰ，Ａ) 特開 昭63−140464（ＪＰ，Ａ) 特開 昭63−302476（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11B 20/18

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】２重符号化されたデータを再生する再生手
   段と、 再生データを記憶する記憶手段と、 上記再生データの誤りを検出訂正し、該訂正状態を示す
   フラグを発生する第１の復号手段と、 該第１の復号手段によって訂正処理された訂正データお
   よびフラグにより、さらに誤り訂正をする第２の復号手
   段と を具備するディジタル信号再生装置において、 上記再生データを記憶する記憶手段に上記フラグをも記
   憶し、かつ、上記第１の復号手段により発生したフラグ
   を、上記記憶手段の１アドレスに記憶する構成とすると
   ともに、 上記記憶手段に対して、上記再生データの読み書きを行
   うときには上記再生データの１ワード単位に上記記憶手
   段のアドレスを割り当て、上記フラグの読み書きを行う
   ときには、上記複数個のフラグ単位に上記記憶手段のア
   ドレスを割り当てるアドレス制御手段と、 上記各フラグを１ワード内のどのビット位置に記憶する
   かを制御するフラグ制御手段と、 各フレームを、少なくとも、第１のサイクルと、第２の
   サイクルと、第３のサイクルとに分ける制御手段と を具備し、 上記第１の復号手段は、 上記第１のサイクルにおいて、上記記憶手段から第１の
   復号の対象となるデータを読み込み、 上記第２の復号手段は、 上記第２のサイクルにおいて、上記記憶手段から第２の
   復号の対象となるデータを読み込み、 上記第３のサイクルにおいて、第２の復号により検出し
   た誤りデータが上記第１の復号時に誤り検出されている
   か否かを確認するために、上記記憶手段に対して、フラ
   グ参照を行う ことを特徴とするディジタル信号再生装置。
2. 【請求項２】上記第２の復号手段は、第２の復号時に、
   第１の復号時のフラグ数を計算するために、上記第３の
   サイクルにおいて、上記フラグ参照とは独立に、上記記
   憶手段からフラグを読み込む ことを特徴とする請求項１記載のディジタル信号再生装
   置。
3. 【請求項３】上記第１および第２の復号手段は、LSI化
   された回路内に包含され、 上記記憶手段は、該LSIに外付けされるRAMである ことを特徴とする請求項１または２記載のディジタル信
   号再生装置。