KR100373467B1 - 어드레스 발생 회로 - Google Patents

Abstract

CD-ROM 디코더로 데이터의 전송 속도를 향상시킨다.

입력 제어 회로(21)에 취입된 CD-ROM 데이터는 어드레스 발생 회로(21)로부터 출력되는 어드레스 신호(WAD)에 응답하여 유저 데이터 부호 부분이 버퍼 RAM(20)에 기록되고, 어드레스 발생 회로(21b)로부터 출력되는 어드레스 신호(WAP)에 응답하여 서브 버퍼 RAM(29)에 기록된다. 버퍼 RAM(30)에 기록된 유저 데이터 부호는 에러 정정 회로(22)에 의해 소정의 정정 처리가 실시된 후, 출력 제어 회로(23)에 의해 버퍼 RAM(30)으로부터 판독되어 호스트 컴퓨터로 전송된다.

Description

어드레스 발생 회로{ADDRESS GENERATION CIRCUIT}

본 발명은 CD(Compact Disk)나 DVD(Digital Video Disk) 등의 고밀도 기록 매체로부터 판독되는 디지털 데이터에 대하여 부호 오류를 정정하는 부호 오류 정정 디코더 및, 이 장치에 이용하기에 적합한 어드레스 발생 회로에 관한 것이다.

디지털 오디오에 이용되는 CD를 데이터의 판독 전용 메모리(ROM)로서 활용하는 CD-ROM 시스템에서는, 디스크로부터 판독되는 데이터의 신뢰성을 높이기 위해, 판독된 데이터에 대하여 부호 오류의 정정 처리가 이중으로 실시된다. 이들 정정 처리는 오디오 시스템과 공통의 디지털 신호 처리부에서 1회째 실행하고, CD-ROM 시스템 전용으로 설치되는 CD-ROM 디코더에서 2회째 실행하도록 구성된다.

도 8은 CD-ROM 시스템의 구성을 나타낸 블럭도이고, 도 9는 기록 매체인 디스크에 기록된 데이터의 구성을 나타낸 도면이다.

디스크에 기록되는 데이터는 유저 데이터 부호 외에, 그 부호의 오류를 검출/정정하기 위한 패리티 부호를 포함하고, 유저 데이터 부호와 패리티 부호가 교대로 배치된다. 예컨대, 도 9에 나타낸 바와 같이, 데이터를 각 라인마다 일정한 워드수 단위로 배치할 때, 소정 방향의 부호 계열에 부가되는 복수의 패리티가 각 블럭의 최종 라인 측의 수(數) 라인에 부가된다.

픽업부(1)는 기록 매체인 디스크에 조사되는 광의 반사광을 수신하고, 그 광의 강약을 전압치의 변화로서 취출한다. 픽업 제어부(2)는 픽업부(1)가 디스크에 기억된 데이터를 올바른 순서로 판독할 수 있도록 디스크에 대한 픽업부(1)의 독취 위치를 제어한다. 디스크의 재생에서는, 픽업부(1)에서 독취되는 트랙의 선속도를 일정하게 유지하기 위해, 픽업 제어부(2)에 의한 픽업부(1)의 위치 제어에 맞추어, 디스크를 소정의 속도로 회전 구동시키도록 서보 제어가 행해진다.

아날로그 신호 처리부(3)는 픽업부(1)로부터 출력되는 전압치의 변화를 독취하고, 파형 정형하여 EFM(Eight to Fourteen Modulation) 신호를 재생한다. 이 아날로그 신호 처리부(3)에서는, EFM 신호에 대하여 위상 동기 루프가 구성되고, 디스크의 회전 구동 제어에 이용하는 기준 신호가 생성된다. 디지털 신호 처리부(4)는 아날로그 신호 처리부(3)로부터 입력되는 EFM 신호에 대하여 EFM 복조를 실시하고, 또한 CIRC(Cross-Interleave Reed-Solomon Code) 복호를 실시하여 CD-ROM 데이터를 생성한다. CD-ROM 시스템에서는 데이터를 디스크에 기록할 때에, 8비트의 데이터가 소정의 규칙에 따라 14비트로 변환(EFM 변조)되어 있고, 이 디지털 신호 처리부(4)에 의한 EFM 복조에서는, 1워드가 14비트로부터 8비트로 복조된다. 그리고, CIRC 복호에서는 복조 데이터에 대하여 리드 솔로몬 부호에 기초한 부호 오류의 정정 처리가 행해진다. 이 CIRC 복호에 의해 제1회째의 부호 오류의 정정 처리가 완료된다.

CD-ROM 디코더(5)는 디지털 신호 처리부(4)로부터 입력되는 CD-ROM 데이터에 대해, 재차 부호 오류의 정정 처리를 행하여, 소정의 정정 처리가 완료된 CD-ROM 데이터를 호스트 컴퓨터로 출력한다. 이 CD-ROM 디코더(5)에서의 정정 처리에서는 패리티 부호를 구성하는 ECC(Error Correcting Code) 및 EDC(Error Detecting Code)에 기초하여 부호 오류의 정정/검출 처리가 행해진다. 통상, ECC 및 EDC는 1블럭만큼의 CD-ROM 데이터에 대하여 부가되어 있고, CD-ROM 디코더(5)에서는 디지털 신호 처리부(4)로부터 입력되는 CD-ROM 데이터가 1블럭만큼 확보될 때까지 버퍼 RAM(6)에 일시적으로 기억시키도록 하고 있다. 버퍼 RAM(6)은 CD-ROM 디코더(5)에 입력되는 CD-ROM 데이터를 1블럭 단위로 일시적으로 기억한다. 이 버퍼 RAM(6)에서는 CD-ROM 디코더(5)가 CD-ROM 데이터의 입력, 정정 및 출력을 병렬로 처리하기위해, 적어도 3블럭만큼의 CD-ROM 데이터가 기억된다. 즉, 어떤 블럭의 CD-ROM 데이터에 대하여 CD-ROM 디코더(5)가 오류 정정 처리를 행하고 있을 때, 버퍼 RAM(6)에서는 다음의 정정 처리에 대비하여 입력되는 CD-ROM 데이터와, 오류 정정을 종료하여 호스트 컴퓨터로의 전송을 대기하는 CD-ROM 데이터를 각각 1블럭만큼 기억할 수 있도록 하고 있다.

제어 마이크로 컴퓨터(7)는 ROM 및 RAM을 내장한, 이른 바 원칩 마이크로 컴퓨터로 구성되며, ROM에 기억된 제어 프로그램에 따라 CD-ROM 디코더(5) 및 그외의 각 부의 동작을 제어한다. 동시에, 제어 마이크로 컴퓨터(7)는 호스트 컴퓨터로부터 입력되는 코맨드 데이터 또는 디지털 신호 처리부(4)로부터 입력되는 서브코드 데이터를 일단 내장된 RAM에 기억시킨다. 이로 인해, 제어 마이크로 컴퓨터(7)는 호스트 컴퓨터로부터의 지시에 응답하여 각 부의 동작을 제어하고, CD-ROM 디코더(5)로부터 호스트 컴퓨터로 소망의 CD-ROM 데이터를 출력시킨다.

CD-ROM 디코더(5)에서는, CD-ROM 데이터에 대한 부호 오류 정정 처리 외에, 디지털 신호 처리부(4)로부터의 CD-ROM 데이터의 입력 및 호스트 컴퓨터로의 CD-ROM 데이터의 출력이 병렬로 행해진다. 그리고, CD-ROM 디코더(5)로부터 버퍼 RAM(6)으로의 액세스는 입력 시에는 CD-ROM 데이터의 입력순에 대응하고, 출력 시에는 호스트 컴퓨터로부터의 지시에 대응한다. 또한, 부호 오류 정정 처리에서는, CD-ROM 디코더(5)로부터 버퍼 RAM(6)에 대하여 유저 데이터와 패리티로 구별하여 액세스된다.

이와 같은 CD-ROM 디코더(5)로부터 버퍼 RAM(6)으로의 액세스는 각각의 처리마다 서로 1블럭만큼 어긋난 어드레스에 대하여 행해지며, 각각의 타이밍이 시분할로 제어된다. 이 때문에, 버퍼 RAM(6)의 기록 어드레스 및 판독 어드레스를 지정하는 어드레스 신호의 발생은 복잡하게 된다. 어드레스 신호의 발생이 복잡하게 되면, 어드레스 발생 회로의 회로 규모가 커짐과 동시에, 액세스 속도의 고속화가 곤란하게 된다라는 문제가 생긴다.

이들 문제는 CD-ROM 시스템에 한정되지 않고, 고밀도 기록 매체인 DVD를 ROM으로서 이용하는 DVD-ROM 시스템에서도 마찬가지로 발생된다. CD의 약 7배의 기억용량을 갖는 DVD에서는 그 재생속도를 CD 이상으로 고속화하는 것이 바람직하고, 디코더의 동작 속도를 향상시키는 것이 중요한 과제로 되어 있다.

본 발명은 상기한 점을 감안하여 발명된 것으로, 데이터의 전송 속도의 고속화에 유리한 부호 오류 정정 디코더를 제공함을 목적으로 한다.

본 발명의 부호 오류 정정 디코더는 상술한 과제를 해결하기 위해 이루어진 것으로, 그 특징으로 하는 바는, 임의의 정보를 나타내는 유저 데이터 부호와 이 유저 데이터 부호에 대응된 패리티 부호를 포함하는 입력 신호에 대해, 소정의 부호량 단위로 단일화된 1블럭마다 부호 오류 정정 처리를 실시하는 부호 오류 정정 디코더에 있어서, 상기 입력 신호의 유저 데이터 부호를 1블럭 단위로 적절한 수의 블럭만큼 기억하는 제1 버퍼 메모리, 상기 입력 신호의 패리티 부호를 1블럭 단위로 적어도 2블럭만큼 기억하는 제2 버퍼 메모리, 상기 입력 신호를 취입하고, 유저 데이터 부호를 상기 제1 버퍼 메모리의 연속하는 어드레스에 순차 기억시키며, 패리티 부호를 상기 제2 버퍼 메모리의 연속하는 어드레스에 순차 기억시키는 입력 제어 회로, 상기 제1 및 제2 버퍼 메모리로부터 유저 데이터 부호 및 패리티 부호를 각각 판독하고, 패리티 부호에 기초하여 유저 데이터 부호의 부호 오류를 정정한 후, 상기 제1 및 제2 버퍼 메모리의 유저 데이터 부호 및 패리티 부호를 재기록하는 오류 정정 회로, 및 부호 오류가 정정되어 상기 제1 버퍼 메모리에 기억된 유저 데이터 부호를 판독하여 출력하는 출력 제어 회로를 구비함에 있다.

본 발명에 의하면, 유저 데이터 부호를 기억하는 제1 버퍼 메모리와 패리티 부호를 기억하는 제2 버퍼 메모리가 독립적으로 설치되어, 입력 신호의 유저 데이터 부호와 패리티부호가 각각 개별적으로 기억된다. 제1 버퍼 메모리에는 연속하는 어드레스로 유저 데이터만이 기억되기 때문에, 유저 데이터 부호만을 전송 출력하기 위한 판독을 고속으로 행할 수 있고, 결과적으로 유저 데이터 부호의 전송 속도를 향상시킬 수 있다.

또한, 본 발명의 어드레스 발생 회로의 특징으로 하는 바는, 유저 데이터 부호 및 패리티 부호를 포함하며, 소정의 워드수로 1라인을 구성함과 동시에 소정의 라인수로 1블럭을 구성하는 입력 신호를 유저 데이터 부호와 패리티 부호로 구별하여 버퍼 메모리에 기억시킬 때에, 버퍼 메모리의 어드레스를 지정하는 어드레스 신호를 발생시키는 어드레스 발생 회로에 있어서, 상기 입력 신호가 1워드 입력될 때마다 카운트되고, 1라인만큼의 워드수에 대응하는 수를 카운트할 때마다 리셋되는 워드 카운터, 이 워드 카운터가 리셋될 때마다 카운트되고, 1블럭만큼의 라인수를 카운트할 때마다 리셋되는 라인 카운터, 상기 워드 카운터의 카운트 값이 유저 데이터 부호의 입력에 대응하는 범위에 있는 제1 부호 기간을 검출하는 제1 디코더, 상기 라인 카운터의 카운트 값이 유저 데이터 부호의 입력에 대응하는 범위에 있는 제2 부호 기간을 검출하는 제2 디코더, 상기 제1 및 제2 디코더가 각각 제1 및 제2 부호 기간을 검출하고 있는 동안에, 상기 버퍼 메모리에 대하여 상기 입력 신호를 기억하는 어드레스를 지정하는 제1 어드레스 신호를 발생시키는 제1 어드레스 발생기, 및 이 제1 어드레스 발생기의 동작 기간을 제외한 기간에 상기 버퍼 메모리에 대하여 상기 입력 신호를 기억하는 어드레스를 지정하는 제2 어드레스 신호를 발생시키는 제2 어드레스 발생기를 구비함에 있다.

본 발명에 의하면, 입력 신호로 유저 데이터 부호가 있는 기간을 검출하는 제1 및 제2 디코더의 출력에 응답하여, 유저 데이터 부호를 기억하는 어드레스를 지정하는 제1 어드레스를 발생시키는 제1 어드레스 발생기, 또는 패리티 부호를 기억하는 어드레스를 지정하는 제2 어드레스를 발생시키는 제2 어드레스 발생기가 선택적으로 동작한다. 제1 및 제2 어드레스 발생기는 각각 연속하는 어드레스를 순차로 지정하는 어드레스 신호를 단속적(斷續的)으로 발생시킨다. 제1 및 제2 어드레스 발생기로부터 출력되는 제1 및 제2 어드레스 신호에 응답하여, 입력 신호를 버퍼 메모리에 기록하면, 유저 데이터 부호와 패리티 부호가 개별적으로 기억된다.

도 1은 본 발명의 부호 오류 정정 디코더로서의 CD-ROM 디코더의 구성을 나타낸 블럭도.

도 2는 버퍼 RAM 및 서브 버퍼 RAM의 이용 상황을 설명하는 도면.

도 3은 본 발명의 어드레스 발생 회로의 구성을 나타낸 블럭도.

도 4는 CD-ROM 데이터의 구성과 버퍼 RAM 및 서브 버퍼 RAM으로의 기록 상태를 설명하는 도면.

도 5는 기본적인 CD-ROM 디코더의 구성을 나타낸 블럭도.

도 6은 버퍼 RAM의 이용 상황을 설명하는 도면.

도 7은 CD-RAM 디코더로 처리되는 CD-ROM 데이터의 흐름을 설명하는 도면.

도 8은 종래의 CD-ROM 시스템의 구성을 나타낸 블럭도.

도 9는 CD-ROM 데이터의 구성을 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 픽업부

2 : 픽업 제어부

3 : 아날로그 신호 처리부

4 : 디지털 신호 처리부

5 : CD-ROM 디코더

6, 20, 30 : 버퍼 RAM

7 : 제어 마이크로 컴퓨터

11, 21 : 입력 제어 회로

11a, 21a, 21b :어드레스 발생 회로

12, 22 : 에러 정정 회로

12a, 22a, 22b : 어드레스 발생 회로

13, 23 : 출력 제어 회로

13a, 23a : 어드레스 발생 회로

14a ∼ 14c, 24a ∼ 24c, 25a, 25b : 래치 회로

15a, 15b, 26a ∼ 26c : 가산 회로

16, 27a, 27b : 어드레스 선택 회로

17a, 17b, 28a ∼ 28c : 버퍼 회로

29 : 서브 버퍼 RAM

(발명의 실시 형태)

본 발명의 실시 형태를 설명하기 전에, 우선 CD-ROM 디코더의 기본적인 구성 및 그 동작에 대하여 설명한다.

도 5는 일반적인 CD-ROM 디코더의 구성을 나타낸 블럭도이고, 도 6은 버퍼 RAM의 이용 상태를 설명하는 도면이며, 도 7은 CD-ROM 디코더에서 처리되는 데이터의 흐름을 설명하는 도면이다.

CD-ROM 디코더는, 입력 제어 회로(11), 에러 정정 회로(12), 출력 제어 회로(13), 래치 회로(14a, 14b, 14c), 가산 회로(15a, 15b), 어드레스 선택 회로(16) 및 버퍼 회로(17a, 17b)로 구성된다. 이 CD-ROM 디코더는 도 8의 CD-ROM 디코더(5)에 대응하는 것으로, 버퍼 RAM(20)이 접속된다.

입력 제어 회로(11)는 어드레스 신호(WA)를 발생시키는 어드레스 발생 회로(11a)를 포함하고, 입력되는 CD-ROM 데이터를 버퍼링하여 버퍼 RAM(20)의 소정 어드레스에 기억시키도록 취입용 버퍼 회로(17a)로 출력시킨다. 이 입력 제어 회로(11)에서는, 1블럭마다 입력되는 CD-ROM 데이터의 각 블럭 선두에 부가된 동기 신호가 취출되며, 이 동기 신호에 기초하여 각 부의 동작 타이밍을 동기시키는 기준 클럭이 생성된다. 통상, CD-ROM 데이터는 동기 신호의 패턴과 동일한 패턴이 블럭 도중에 발생하지 않도록 하기 위해, 동기 신호를 제외한 부분이 스크램블 처리되어 있다. 그래서, 입력 제어 회로(11)에서는, 스크램블 처리된 CD-ROM 데이터에 대하여 디스크램블 처리가 실시되어, 입력되는 CD-ROM 데이터가 스크램블 전의 상태로 복원된다. 어드레스 발생 회로(11a)는 기준 클럭에 기초하여 동작하고, 버퍼 RAM(20)에 대하여 CD-ROM 데이터의 기록 어드레스를 지정하는 어드레스 신호(WA)를 발생시킨다. 이 어드레스 발생 회로(11a)는 도 6에 나타낸 바와 같이, 버퍼 RAM(20)의 기억 영역의 모든 어드레스를 소정의 순서로 반복 지정하도록 하여어드레스 신호(WA)를 발생시킨다. 이로 인해, 입력 제어 회로(11)에 입력되는 CD-ROM 데이터는 버퍼 RAM(20)의 소정 어드레스에 입력 순서에 따라 순차 기억된다.

에러 정정 회로(12)는 어드레스 신호(CA)를 발생시키는 어드레스 발생 회로(12a)를 포함하며, 버퍼 RAM(20)의 소정 어드레스에 기억된 CD-ROM 데이터를 판독하여 부호 오류 정정 처리 및 검출 처리를 행한다. 그리고, 부호 오류를 정정한 CD-ROM 데이터를 재차 버퍼 RAM(20)의 동일 어드레스에 기록한다. 예컨대, CD-ROM 데이터의 패리티 부호를 구성하는 ECC 및 EDC에 기초하여 부호 오류의 정정 처리 및 검출 처리를 실시하고, 처리된 CD-ROM 데이터에 대하여 버퍼 RAM(20)의 기억 내용을 재기록하도록 구성된다. 어드레스 발생 회로(12a)는 기준 클럭에 따라 동작하고, 버퍼 RAM(20)에 대하여 CD-ROM 데이터의 판독 어드레스 또는 기록 어드레스를 지정하는 어드레스 신호(CA)를 발생시킨다. 이 어드레스 발생 회로(12a)는 도 6에 나타낸 바와 같이, 버퍼 RAM(20)의 기억 영역내의 1블럭만큼의 CD-ROM 데이터가 기억되는 범위를 지정하도록 하여 어드레스 신호(CA)를 발생시킨다. 이로 인해, 버퍼 RAM(20)의 특정 영역에 기억된 1블럭만큼의 CD-ROM 데이터에 대해, 부호 오류의 정정 처리 및 검출 처리가 실시된다.

출력 제어 회로(13)는 어드레스 발생 회로(13a) 및 어드레스 스킵 회로(13b)를 포함하며, 버퍼 RAM(20)에 기억된 CD-ROM 데이터를 호스트 컴퓨터로부터의 지시에 응답하여 판독용 버퍼 회로(17b)로 판독한다. 버퍼 RAM(20)에는, 유저 데이터 부호 및 패리티 부호를 포함하는 CD-ROM 데이터가 기억되어 있지만, 이 안에서 호스트 컴퓨터에서 요구되는 것은 유저 데이터 부호만이고, 각 블럭마다 CD-ROM 데이터는 유저 데이터 부호만이 출력 제어 회로(13)에 의해 판독된다. 어드레스 발생 회로(13a)는 에러 정정 회로(12)의 어드레스 발생 회로(12a)와 마찬가지로, 기준 클럭에 따라 동작하고, 버퍼 RAM(20)에 대하여 CD-ROM 데이터의 판독 어드레스를 지정하는 어드레스 신호(RA)를 발생시킨다. 이 어드레스 발생 회로(13a)는 도 6에 나타낸 바와 같이, 버퍼 RAM(20)의 기억 영역내의 1블럭만큼의 CD-ROM 데이터가 기억되는 범위를 지정하도록 하여 어드레스 신호(RA)를 발생시킨다. 어드레스 스킵 회로(13b)는 어드레스 발생 회로(13a)에서 생성되는 어드레스 신호(RA)를 수신하여, CD-ROM 데이터의 패리티 부호가 기억된 버퍼 RAM(20)의 어드레스를 스킵시키도록 어드레스 발생 회로(13)에 지시를 부여한다. 즉, 도 9에 나타낸 바와 같이, CD-ROM 데이터는 유저 데이터 부호와 패리티 부호가 소정의 규칙으로 배열되어 있고, 호스트 컴퓨터 측에 필요한 유저 데이터 부호만을 판독하기 위해, 버퍼 RAM(20)에 대하여 패리티 부호가 기억된 어드레스를 제외하고서 유저 데이터 부호가 기억된 어드레스만을 연속해서 지정할 수 있도록 하고 있다. 이로 인해, 출력 제어 회로(13)는 버퍼 RAM(20)에 기억된 에러 정정이 끝난 CD-ROM 데이터중, 호스트 컴퓨터 측으로부터 요구가 있던 유저 데이터를 판독하여 출력시킨다.

래치 회로(14a, 14b, 14c)는 입력 제어 회로(11)의 어드레스 발생 회로(11a)에 접속되고, 어드레스 발생 회로(11a)로부터 출력되는 어드레스 신호(WA)로부터 1클럭마다 기억되는 CD-ROM 데이터의 각 블럭 선두에 대응하는 어드레스를 래치한다. 각 래치 회로(14a, 14b, 14c)는 직렬로 접속되어, 각각 래치한 선두 어드레스를 1블럭만큼의 처리가 진행될 때마다 다음 단으로 시프트시킨다. 이로 인해, 1단째의 래치 회로(14a)에는 현재 입력되고 있는 블럭 선두의 CD-ROM 데이터가 기억되는 버퍼 RAM(20)의 선두 어드레스(WAh0)가 유지된다. 그리고, 2단째의 래치 회로(14b)에는 1블럭 먼저 입력되어 에러 정정 처리가 실시되어 있는 블럭의 선두 CD-ROM 데이터가 기억된 버퍼 RAM(20)의 선두 어드레스(Wh1)가 유지된다. 또한, 3단째의 래치 회로(14c)에는 2블럭 먼저 입력되어 출력을 대기하는 블럭의 선두 CD-ROM 데이터가 기억된 버퍼 RAM(20)의 선두 어드레스(Wh2)가 유지된다.

제1 가산 회로(15a)는 에러 정정 회로(12)의 어드레스 발생 회로(12a)에 접속되며, 어드레스 발생 회로(12a)로부터 출력되는 어드레스 신호(CA)에, 2단째의 래치 회로(14b)에 유지된 선두 어드레스(Wh1)를 가산한다. 제2 가산 회로(15b)는 출력 제어 회로(13)의 어드레스 스킵 회로(13b)에 접속되며, 어드레스 발생 회로(13a)로부터 어드레스 스킵 회로(13b)를 통하여 출력되는 어드레스 신호(RA)에, 3단째의 래치 회로(14c)에 유지된 선두 어드레스(WAh2)를 가산한다. 에러 정정 회로(12)의 어드레스 발생 회로(12a)로부터 출력되는 어드레스 신호(CA) 및 출력 제어 회로(13)의 어드레스 발생 회로(13a)로부터 출력되는 어드레스 신호(RA)는 버퍼 RAM(20)의 기억 영역을 1블럭에 대응하는 범위로 지정한다. 여기서, 각 가산 회로(15a, 15b)에서 각 어드레스 신호(CA, RA)에 각각 선두 어드레스(WAh1, WAh2)를 가산함으로써, 버퍼 RAM(20)의 기억 영역 전체를 액세스할 수 있도록 하고 있다.

어드레스 선택 회로(16)는 입력 제어 회로(11)의 어드레스 발생 회로(11a) 및 각 가산 회로(15a, 15b)에 접속되며, 어드레스 발생 회로(11a)로부터 출력되는어드레스 신호(WA), 또는 각 가산 회로(15a, 15b)의 각 가산 출력중 어느 하나를 선택하여 버퍼 RAM(20)에 공급한다. 이 어드레스 선택 회로(16)는 각 부의 동작을 제어하는 제어 마이크로 컴퓨터(도시하지 않음)의 지시에 응답하여 동작하는 것으로, 각 부의 동작 타이밍에 대응하여 선택 제어된다. 통상, 입력 제어 회로(11), 에러 정정 회로(12) 및 출력 제어 회로(13)는 도 7에 나타낸 바와 같이, 각각 병렬로 동작하고 있고, 각 부(部)로부터 버퍼 RAM(20)으로의 액세스는 1워드 단위의 시분할로 할당된다.

제1 버퍼 회로(17a)는 FIFO(First-in First-out) 버퍼로, 버퍼 RAM(20)에 대하여 기록용으로 설치되어, 입력 제어 회로(11)로부터 입력되는 CD-ROM 데이터를 일시적으로 격납한다. 제2 버퍼 회로(17b)는 제1 버퍼 회로(17a)와 마찬가지로 FIFO 버퍼로, 버퍼 RAM(20)에 대하여 판독용으로 설치되어, 출력 제어 회로(13)의 지시로 버퍼 RAM(20)으로부터 판독되는 CD-ROM 데이터를 일시적으로 격납한다. 이들 버퍼 회로(17a, 17b)는 CD-ROM 디코더와 버퍼 RAM(20) 사이에서 데이터의 주고받음을 행하는 것으로, 버퍼 RAM(20)으로의 CD-ROM 데이터의 기록 타이밍의 정합, 호스트 컴퓨터 측으로의 CD-ROM 데이터의 전송 타이밍의 정합을 도모하도록 구성된다.

이와 같은 CD-ROM 디코더에서는 에러 정정 회로(12)의 어드레스 발생 회로(12a)와 출력 제어 회로(13)의 어드레스 발생 회로(13a)로, 1블럭만큼의 CD-ROM 데이터에 대응하여 어드레스를 지정하도록 어드레스 신호를 생성하면 된다. 따라서, 어드레스 발생 회로(12a, 13a)의 구성은 버퍼 RAM(20)의 기억 영역 모두를액세스하도록 하여 어드레스 발생 회로를 구성하는 경우에 비해 간략화된다.

계속해서, 상술한 CD-ROM 디코더를 발전시킨 본 발명의 CD-ROM 디코더에 대하여 설명한다. 이 CD-ROM 디코더에서는 어드레스 발생 회로가 더욱 간략화되어 있다.

도 1은 본 발명의 부호 오류 정정 디코더로서의 CD-ROM 디코더의 구성을 나타낸 블럭도이며, 도 2는 버퍼 RAM의 이용 상태를 설명하는 도면이다. 본 발명의 CD-ROM 디코더는 도 5에 나타낸 CD-ROM 디코더와 비교해서, 버퍼 RAM에 대한 어드레스의 지정을 더욱 간략화하여, 동작 속도의 고속화를 가능하게 하고 있다.

CD-ROM 디코더는 입력 제어 회로(21), 에러 정정 회로(22), 출력 제어 회로(23), 래치 회로(24a, 24b, 24c, 25a, 25b), 가산 회로(26a, 26b, 26c), 어드레스 선택 회로(27a, 27b) 및 버퍼 회로(28a, 28b, 28c)로 구성된다. 이 CD-ROM 디코더는 도 9의 CD-ROM 디코더(5)에 대응하는 것이며, 버퍼 RAM(30) 및 서브 버퍼 RAM(29)이 접속된다.

입력 제어 회로(21)는 버퍼 RAM(30)에 대한 어드레스 신호(WAD)를 발생시키는 어드레스 발생 회로(21a) 및 서브 버퍼 RAM(29)에 대한 어드레스 신호(WAP)를 발생시키는 어드레스 발생 회로(21b)를 포함하며, 입력되는 CD-ROM 데이터를 버퍼링한다. 그리고, CD-ROM 데이터의 유저 데이터 부호를 버퍼 RAM(30)의 소정 어드레스에 기억시키도록 버퍼 회로(28a)로 출력시킴과 동시에, 패리티 부호를 서브 버퍼 RAM(29)의 소정 어드레스에 기억시키도록 버퍼 회로(28c)로 출력시킨다. 이 입력 제어 회로(21)에서의 CD-ROM 데이터의 취급은 도 5의 CD-ROM 디코더의 입력 제어 회로(11)와 동일하다. 제1 어드레스 발생 회로(21a)는 기준 클럭에 따라 동작하고, 버퍼 RAM(30)에 대하여 CD-ROM 데이터의 유저 데이터 부호의 기록 어드레스를 지정하는 어드레스 신호(WAD)를 발생시킨다. 이 어드레스 발생 회로(21a)는 도 2에 나타낸 바와 같이, 버퍼 RAM(30)의 기억 영역의 모든 어드레스를 소정의 순서로 반복 지정하도록 하여 어드레스 신호(WAD)를 발생시킨다. 제2 어드레스 발생 회로(21b)는 기준 클럭에 기초하여 동작하며, 서브 버퍼 RAM(29)에 대하여 CD-ROM 데이터의 패리티 부호의 기록 어드레스를 지정하는 어드레스 신호(WAP)를 발생시킨다. 이 어드레스 발생 회로(21b)는 도 2에 나타낸 바와 같이, 서브 버퍼 RAM(29)의 기억 영역의 모든 어드레스를 소정의 순서로 반복 지정하도록 하여 어드레스 신호(WAP)를 발생시킨다. 이로 인해, 입력 제어 회로(21)에 취입된 CD-ROM 데이터는 각각 입력 순서에 따라, 유저 데이터 부호가 버퍼 RAM(30)의 소정 어드레스에 순차 기억되며, 패리티 부호가 서브 버퍼 RAM(29)의 소정 어드레스에 순차 기억된다.

에러 정정 회로(22)는 버퍼 RAM(30)에 대한 어드레스 신호(CAD)를 발생시키는 어드레스 발생 회로(22a) 및 서브 버퍼 RAM(29)에 대한 어드레스 신호(CAP)를 발생시키는 어드레스 발생 회로(22b)를 포함하며, 버퍼 RAM(30)에 기억된 CD-ROM 데이터에 대하여 부호 오류의 정정 처리 및 검출 처리를 실시한다. 즉, 버퍼 RAM(30)의 소정 어드레스에 기억된 유저 데이터 부호와 서브 버퍼 RAM(29)에 기억된 패리티 부호를 각각 판독하여, 패리티에 기초하여 각 데이터의 부호 오류를 정정한다. 그리고, 부호 오류를 정정한 유저 데이터 부호 및 패리티 부호를 재차 버퍼 RAM(30) 또는 서브 버퍼 RAM(29)의 동일 어드레스에 기록한다. 예컨대, CD-ROM데이터의 패리티 부호를 구성하는 ECC 및 EDC에 기초하여 데이터의 부호 오류의 정정 처리 및 검출 처리를 행하여, 정정된 데이터에 대하여 버퍼 RAM(30) 또는 서브 버퍼 RAM(29)의 기억 내용을 재기록하도록 구성된다. 제1 어드레스 발생 회로(22a)는 기준 클럭에 따라 동작하여, 버퍼 RAM(30)에 대하여 유저 데이터 부호의 판독 어드레스 또는 기록 어드레스를 지정하는 어드레스 신호(CAD)를 발생시킨다. 이 어드레스 발생 회로(22a)는 도 2에 나타낸 바와 같이, 버퍼 RAM(30)의 기억 영역중 1블럭만큼의 유저 데이터 부호가 기억되는 범위를 지정하도록 하여 어드레스 신호(CAD)를 발생시킨다. 제2 어드레스 발생 회로(22b)는 제1 어드레스 발생 회로(22a)와 마찬가지로, 기준 클럭에 따라 동작하여, 서브 버퍼 RAM(29)에 대하여 패리티 부호의 판독 어드레스 또는 기록 어드레스를 지정하는 어드레스 신호(CAP)를 발생시킨다. 이 어드레스 발생 회로(22b)는 도 2에 나타낸 바와 같이, 서브 버퍼 RAM(29)의 기억 영역중 1블럭만큼의 패리티 부호가 기억되는 범위를 지정하도록 하여 어드레스 신호(CAP)를 발생시킨다. 이로 인해, 버퍼 RAM(30) 및 서브 버퍼 RAM(29)의 특정 영역에 각각 기억된 1블럭만큼의 CD-ROM 데이터에 대해, 부호 오류의 정정 처리 및 검출 처리가 실시된다.

출력 제어 회로(23)는 버퍼 RAM(30)에 대하여 어드레스 신호(RAD)를 발생시키는 어드레스 발생 회로(23a)를 포함하며, 버퍼 RAM(30)에 기억된 CD-ROM 데이터를 호스트 컴퓨터로부터의 지시에 응답하여 선택적으로 판독용 버퍼 회로(28b)로 판독한다. 버퍼 RAM(30)에는 입력 제어부(21)로 입력된 CD-ROM 데이터중, 유저 데이터 부호만이 기억되어 있고, 각 블럭 단위로 모든 유저 데이터 부호가 버퍼회로(28b)로 판독된다. 어드레스 발생 회로(23a)는 에러 정정 회로(22)의 어드레스 발생 회로(22a)와 마찬가지로, 기준 클럭에 따라 동작하여, 버퍼 RAM(30)에 대하여 유저 데이터 부호의 판독 어드레스를 지정하는 어드레스 신호(RAD)를 발생시킨다. 이 어드레스 발생 회로(23a)는 도 2에 나타낸 바와 같이, 버퍼 RAM(30)의 기억 영역중 1블럭만큼의 유저 데이터 부호가 기억되는 범위를 지정하도록 하여 어드레스 신호(RAD)를 발생시킨다. 이로 인해, 출력 제어 회로(23)는 호스트 컴퓨터 측의 요구에 응답하여 버퍼 RAM(30)에 기억된 에러 정정이 끝난 유저 데이터 부호를 판독하여 출력시킨다.

래치 회로(24a, 24b, 24c)는 입력 제어 회로(21)의 어드레스 발생 회로(21a)에 접속되며, 어드레스 발생 회로(21a)로부터 출력되는 어드레스 신호(WAD)로부터 1블럭마다 기억되는 유저 데이터의 각 블럭의 선두에 대응하는 어드레스를 래치한다. 각 래치 회로(24a, 24b, 24c)는 직렬로 접속되며, 각각 래치한 선두 어드레스를 1블럭만큼의 처리가 종료될 때마다 다음 단으로 시프트시킨다. 이로 인해, 1단째의 래치 회로(24a)에는 현재 입력되고 있는 클럭의 선두 유저 데이터 부호가 기억되는 버퍼 RAM(30)의 선두 어드레스(WADh0)가 유지된다. 그리고, 2단째의 래치 회로(24b)에는 1블럭 먼저 입력되어 에러정정 처리가 실시되어 있는 블럭의 선두 유저 데이터 부호가 기억된 선두 어드레스(WADh1)가 유지된다. 또한, 3단째의 래치 회로(24c)에는 2블럭 먼저 입력되어 출력을 대기하는 블럭의 선두 유저 데이터 부호가 기억된 선두 어드레스(WADh2)가 유지된다. 래치 회로(25a, 25b)는 입력 제어 회로(21)의 어드레스 발생 회로(21b)에 접속되며, 어드레스 발생 회로(21b)로부터 출력되는 어드레스 신호(WAP)로부터, 1블럭마다 기억되는 패리티부호의 각 블럭의 선두에 대응하는 어드레스를 래치한다. 각 래치 회로(25a, 25b)는 직렬로 접속되며, 각각 래치한 선두 어드레스를 1블럭만큼의 처리가 완료될 때마다 다음 단으로 시프트시킨다. 이로 인해, 1단째의 래치 회로(25a)에는 현재 입력되고 있는 블럭의 선두 패리티 부호가 기억되는 서브 버퍼 RAM(29)의 선두 어드레스(WAPh0)가 유지된다. 그리고, 2단째의 래치 회로(25b)에는 1블럭 먼저 입력되어 에러정정 처리가 실시되어 있는 블럭의 선두 패리티 부호가 기억된 서브 버퍼 RAM(29)의 선두 어드레스(WAPh1)가 유지된다.

제1 가산 회로(26a)는 에러 정정 회로(22)의 어드레스 발생 회로(22a)에 접속되며, 어드레스 발생 회로(22a)로부터 출력되는 어드레스 신호(CAD)에 2단째의 래치 회로(24b)에 유지된 선두 어드레스(WADh1)를 가산한다. 제2 가산 회로(26b)는 출력 제어 회로(23)의 어드레스 발생 회로(23a)에 접속되며, 어드레스 발생 회로(22b)로부터 출력되는 어드레스 신호(RAD)에 3단째의 래치 회로(24c)에 유지된 선두 어드레스(WADh2)를 가산한다. 에러 정정 회로(22)의 어드레스 발생 회로(22a)로부터 출력되는 어드레스 신호(CAD) 및 출력 제어 회로(23)의 어드레스 발생 회로(23a)로부터 출력되는 어드레스 신호(RAD)는 버퍼 RAM(30)의 기억 영역을 1블럭에 대응하는 범위로 지정한다. 그래서, 각 가산 회로(26a, 26b)에서, 각 어드레스 신호(CAD, RAD)에 각각 선두 어드레스(WADh1, WADh2)를 가산함으로써, 버퍼 RAM(30)의 기억 영역 전체를 액세스할 수 있도록 하고 있다. 제3 가산 회로(26c)는 에러 정정 회로(22)의 어드레스 발생 회로(22b)에 접속되며, 어드레스 발생 회로(22b)로부터 출력되는 어드레스 신호(CAP)에 2단째의 래치 회로(25b)에 유지된 선두 어드레스(WAPh1)를 가산한다. 에러 정정 회로(22)의 어드레스 발생 회로(22b)로부터 출력되는 어드레스 신호(CAP)에 대해서도 어드레스 신호(CAD)와 마찬가지로, 서브 버퍼 RAM(29)의 기억 영역을 1블럭에 대응하는 범위로 지정한다. 그래서, 가산 회로(26c)에 있어서, 어드레스 발생 회로(22b)로부터 출력되는 어드레스 신호(CAP)에 선두 어드레스(WAPh1)를 가산함으로써, 서브 버퍼 RAM(29)의 기억 영역 전체를 액세스할 수 있도록 하고 있다.

제1 어드레스 선택 회로(27a)는 입력 제어 회로(21)의 어드레스 발생 회로(21a) 및 각 가산 회로(26a, 26b)에 접속되며, 어드레스 신호(WAD) 또는 각 가산 회로(26a, 26b)의 각 가산 출력중 어느 하나를 선택하여 버퍼 RAM(30)에 공급한다. 제2 어드레스 선택 회로(27b)는 입력 제어 회로(21)의 어드레스 발생 회로(21b) 및 가산 회로(26c)에 접속되며, 어드레스 신호(WAP) 또는 가산 회로(26c)의 가산 출력중 어느 한쪽을 선택하여 서브 버퍼 RAM(29)에 공급한다. 이들 어드레스 선택 회로(27a, 27b)는 각 부의 동작을 제어하는 제어 마이크로 컴퓨터(도시하지 않음)의 지시에 응답하여 동작하는 것으로, 각 부의 동작 타이밍에 대응하여 선택 제어된다.

제1 버퍼 회로(28a)는 FIFO(First-in First-out) 버퍼로, 버퍼 RAM(30)에 대하여 기록용으로 설치되어, 입력 제어 회로(21)로부터 입력되는 유저 데이터를 일시적으로 격납한다. 제2 버퍼 회로(28b)는 제1 버퍼 회로(28a)와 마찬가지로 FIFO 버퍼로, 버퍼 RAM(30)에 대하여 판독용으로 설치되어, 출력 제어 회로(23)의 지시로 버퍼 RAM(30)으로부터 판독되는 유저 데이터를 일시적으로 격납한다. 제3 버퍼 회로(28c)는 서브 버퍼 RAM(29)에 대하여 기록용으로 설치되어, 입력 제어 회로(21)로부터 입력되는 패리티를 일시적으로 유지한다. 이로 인해, 유저 데이터 부호의 버퍼 RAM(30)으로의 기록 타이밍의 정합, 호스트 컴퓨터 측으로의 전송 타이밍의 정합이 도모됨과 동시에, 패리티 부호의 서브 버퍼 RAM(29)으로의 기록 타이밍의 정합이 도모된다.

여기서, 블럭 단위로 연속하여 입력되는 CD-ROM 데이터에 대하여 부호 오류의 정정 처리를 실시할 경우에 대해, 도 2를 참조하면서 버퍼 RAM(30) 및 서브 버퍼 RAM(29)에 대한 액세스 동작을 고려한다. n번째 블럭의 CD-ROM 데이터에 대하여 에러 정정 회로(22)가 부호 오류의 정정 처리를 실행하고 있을 때, 입력 제어 회로(21)는 다음의 n+1번째 블럭의 CD-ROM 데이터를 취입하여 버퍼 RAM(30) 및 서브 버퍼 RAM(29)에 기록한다. 또한, 출력 제어 회로(23)는 먼저 부호 오류의 정정 처리를 종료하여 버퍼 RAM(30) 및 서브 버퍼 RAM(29)에 기억된 하나 앞의 n-1번째 블럭의 CD-ROM 데이터를 판독하고 있다. 또, n번째 블럭의 CD-ROM 데이터는 1블럭 기간 전에 입력 제어 회로(21)에 취입되어 버퍼 RAM(30) 및 서브 버퍼 RAM(29)에 기억되어 있다.

입력 제어 회로(21)는 입력되는 CD-ROM 데이터의 유저 데이터 부호를 어드레스 신호(WAD)에 따라 버퍼 RAM(30)에 기록하고, 패리티 부호를 어드레스 신호(WAP)에 따라 서브 버퍼 RAM(29)에 기록한다. 버퍼 RAM(30)에 대한 어드레스 신호(WAD)는 기억 영역의 모든 어드레스를 순차 지정하는 것으로, 입력되는 유저 데이터 부호가 버퍼 RAM(30)의 기억 영역에 1블럭씩 나열되어 기억된다. 마찬가지로, 서브 버퍼 RAM(29)에 대응하는 어드레스 신호(WAP)도 기억 영역의 모든 어드레스를 순차 지정하는 것으로, 입력되는 패리티 부호는 서브 버퍼 RAM(29)의 기억 영역에 1블럭씩 나열되어 기억된다.

에러 정정 회로(22)는 버퍼 RAM(30)의 어드레스(WADh1)를 선두에 기억하는 1블럭만큼의 유저 데이터 부호를 액세스하고, 동시에 서브 버퍼 RAM(29)의 어드레스(WAPh1)를 선두에 기억하는 1블럭만큼의 패리티 부호를 액세스한다. 이와 같이, 버퍼 RAM(30)에 대하여 어드레스(WADh1)로부터 액세스가 시작되고, 서브 버퍼 RAM(29)에 대하여 어드레스(WAPh1)로부터 액세스가 시작되도록 하기 때문에, 1블럭만큼의 어드레스를 지정하는 어드레스 신호(CAD, CAP)에 선두 어드레스(WADh1, WAPh1)가 가산된다. 이 선두 어드레스(WADh1, WAPh1)에 대해서는, 1블럭 전에 입력 제어 회로(21)로부터 유저 데이터 부호 및 패리티 부호가 버퍼 RAM(30) 및 서브 버퍼 RAM(29)에 기록될 때, 래치 회로(24a, 25a)에 의해 래치된 것이다.

출력 제어 회로(23)는 버퍼 RAM(30)의 어드레스(WADh2)를 선두에 기억하는 1블럭만큼의 유저 데이터 부호를 판독한다. 이 때에도, 버퍼 RAM(30)에 대하여 어드레스(WADh2)로부터 액세스가 개시되도록 하기 때문에, 1블럭만큼의 어드레스를 지정하는 어드레스 신호(RAD)에 선두 어드레스(WADh2)가 가산된다. 이 선두 어드레스(WADh2)에 대해서는, 2블럭 전에 입력 제어 회로(21)로부터 유저 데이터 부호가 버퍼 RAM(30)에 기록될 때, 래치 회로(24a)에 의해 래치된 것이다. 또, 패리티 부호에 대해서는, 호스트 컴퓨터 측으로 전송할 필요가 없기 때문에, 에러 정정 회로(22)에 의한 소정의 처리가 완료된 시점에서 불필요하게 된다.

이와 같이, 버퍼 RAM(30) 및 서브 버퍼 RAM(29)에 대해서는, 기억 영역 전체를 액세스하는 어드레스 신호(WAD, WAP)와 1블럭만큼의 범위를 액세스하는 어드레스 신호(CAD, CAP, RAD)와의 조합에 의해 액세스된다.

여기서, 버퍼 RAM(30) 및 서브 버퍼 RAM(29)의 용량은 적어도 유저 데이터 부호의 3블럭만큼 및 패리티 부호의 2블럭만큼만 필요하다. 버퍼 RAM(30)은 그 용량이 크게 되기 때문에, CD-ROM 디코더와 원칩화하는 것은 곤란하지만, 서브 버퍼 RAM(29)에 대해서는 그 용량을 작게 할 수 있기 때문에, CD-ROM 디코더와의 원칩화가 가능하다. 서브 버퍼 RAM(29)을 입력 제어 회로(21), 에러 정정 회로(22), 출력 제어 회로(23) 및 버퍼 RAM(30)을 제외한 그 외의 구성 부분과 원칩화하면, CD-ROM 디코더와 서브 버퍼 RAM(29)을 회로 기판상에서 접속할 필요가 없게 된다.

이상의 실시 형태에서는, 기록 매체로서 CD를 이용하는 CD-ROM 시스템을 예시했지만, 그 외의 기록 매체, 예컨대 광자기 디스크나 자기 테입 등을 이용하는 시스템도 채용할 수 있다.

그런데, 상술한 CD-ROM 시스템에 한정되지 않고, 각종 기록 매체를 이용하는 기록 시스템에서는, 데이터에 부쳐지는 패리티의 종별을 구별하여, 각각 종별마다 단일화해서 배치되는 경우가 있다. 예컨대, 2종류의 부호 계열에 대하여 각각 패리티를 부가하는 적부호를 이용할 때에는, 도 4에 나타낸 바와 같이 1블럭만큼의 데이터를 각 라인마다 일정 워드수 단위로 배치할 때, 라인 방향의 부호 계열에 부가되는 내부 패리티가 각 라인의 후반 부분에 부가된다. 그리고, 내부 패리티의부호 계열과 교차하는 방향의 부호 계열에 부가되는 외부 패리티가 최종 라인 측의 수라인에 부가된다. 이와 같은 부호 계열의 데이터에 대해, 유저 데이터 부호와 패리티 부호를 구별하여 버퍼 RAM(30) 및 서브 버퍼 RAM(29)에 기억시키기에는 각 어드레스의 지정이 복잡하게 된다.

도 3은 각종의 부호 배열의 데이터에 대하여 어드레스를 지정할 수 있도록 한 본 발명의 어드레스 발생 회로의 구성을 나타낸 블럭도이다. 즉, 본 발명의 어드레스 발생 회로에서는 각종의 부호 배열의 데이터에 대해, 유저 데이터 부호와 패리티 부호를 구별하면서, 버퍼 RAM(30)과 서브 버퍼 RAM(29)에 기억할 수 있도록 하여 어드레스를 지정할 수 있도록 하고 있다.

여기서, CD-ROM 데이터는 도 4에 나타낸 바와 같이, 유저 데이터 부호와 패리티 부호가 교대로 배열되는 것으로, CD-ROM 데이터가 1워드 단위로 1라인에 W0부터 W2까지 배열되고, 1라인 단위로 1블럭에 L0부터 L2까지 배열되는 것이라고 한다. 그리고, 각 라인의 W0부터 W1까지가 유저 데이터 부호, W1부터 W2까지가 패리티 부호로 각각 할당되고, 1블럭내의 L0부터 L1까지가 유저 데이터 부호와 패리티 부호의 혼재(混在) 라인, L1부터 L2까지가 패리티 부호만의 라인으로 각각 할당된다.

어드레스 발생 회로는 워드 카운터(31), 라인 카운터(32), 워드 디코더(33a, 33b), 라인 디코더(34a, 34b), 셀렉터(35), 메인 어드레스 발생기(36) 및 서브 어드레스 발생기(37)로 구성된다. 이 어드레스 발생 회로는 도 1에 나타낸 CD-ROM 디코더의 입력 제어 회로(21)의 2개의 어드레스 발생 회로(21a, 21b)로서 이용된다.

워드 카운터(31)는 CD-ROM 데이터의 입력에 동기한 워드 카운트 신호에 응답하여 CD-ROM 데이터의 워드수를 카운트하고, 그 카운트 값을 워드 디코더(33a, 33b)에 공급한다. 라인 카운터(32)는 워드 카운터(31)가 1라인만큼의 워드수를 카운트할 때마다 상승되는 라인 카운트 신호에 응답하여 CD-ROM 데이터의 라인수를 카운트하여, 그 카운트 값을 라인 디코더(34a, 34b)에 공급한다. 제1 워드 디코더(33a)는 워드 카운터(31)의 카운트 값이 W2에 대응하는 값에 도달할 때에 출력을 상승시켜, 워드 카운터(31)를 리셋함과 동시에, 라인 카운트 신호로서 라인 카운터(32)를 카운트업시킨다. 이로 인해, 워드 카운터(31)는 CD-ROM 데이터의 워드수를 W0부터 W2 사이에서 반복 카운트한다. 제2 워드 디코더(33b)는 워드 카운터(31)의 카운트 값이 W0부터 W1까지에 대응하는 값이 될 동안에 출력을 상승시켜, 각 라인 기간에서 CD-ROM 데이터의 유저 데이터 부호의 기간을 지정한다. 제1 라인 디코더(34a)는 라인 카운터(32)의 카운트 값이 L2에 대응하는 값에 도달할 때에 출력을 상승시켜, 라인 카운터(32)를 리셋한다. 이로 인해, 라인 카운터(32)는 CD-ROM 데이터의 라인수를 L0부터 L2 사이에서 반복 카운트한다. 또, 라인 디코더(34a)의 디코드 출력은 CD-ROM 데이터의 블럭수를 카운트하기 위한 블럭 카운트 신호로서 이용된다. 제2 라인 디코더(34b)는 라인 카운터(32)의 카운트 값이 L0부터 L1까지에 대응하는 값이 될 동안에 출력을 상승시켜, 1블럭 기간 내에서 CD-ROM 데이터의 유저 데이터 부호의 기간을 지정한다.

셀렉터(35)는 워드 디코더(33b) 및 라인 디코더(34b)의 디코드 출력을 수신하여, 각 디코드 출력에 응답하여 워드 카운트 신호를 메인 어드레스 발생기(36) 또는 서브 어드레스 발생기(37)중 어느 한쪽에 선택적으로 공급한다. 즉, 각 디코드 출력이 함께 유저 데이터 부호의 기간을 나타내고 있는(출력이 상승하고 있는) 동안은, 워드 카운트 신호를 메인 어드레스 발생기(36)로 공급하여, 메인 어드레스 발생기(36)로부터 버퍼 RAM(30)에 대응하는 어드레스 신호(WAD)를 발생시킨다. 그리고, 각 디코드 출력중 어느 한쪽 또는 양쪽이 패리티 부호의 기간을 나타내고 있는(출력이 하강하고 있는) 동안은, 워드 카운트 신호를 서브 어드레스 발생기(37)로 공급하여, 서브 어드레스 발생기(37)로부터 서브 버퍼 RAM(29)에 대응하는 어드레스 신호(WAP)를 발생시키도록 구성된다. 이 셀렉터(35)는 예컨대 각 디코더(33b, 34b)의 디코드 출력의 논리적(論理積)을 얻는 논리 게이트(35a), 이 논리 게이트(35a)의 출력의 상승에 따라 워드 카운트 신호를 통과시키는 논리 게이트(35b), 및 논리 게이트(35a)의 출력의 하강에 따라 워드 카운트 신호를 통과시키는 논리 게이트(35c)로 구성된다.

메인 어드레스 발생기(36)는 셀렉터(35)로부터 공급되는 워드 카운트 신호에 응답하여 카운트 동작하는 카운터를 포함하고, 버퍼 RAM(30)의 기억 영역의 모든 어드레스를 소정의 순서로 지정하는 어드레스 신호(WAD)를 발생시킨다. 또한, 메인 어드레스 발생기(36)는 버퍼 RAM(30)의 기억 영역을 반복하여 액세스시키도록 하여 어드레스 신호를 발생시키는 것으로, 어드레스가 최종 어드레스까지 도달하면, 다음에 제1 어드레스로 돌아가 어드레스의 발생을 반복한다. 이로 인해, 도 4에 나타낸 바와 같이, CD-ROM 데이터의 유저 데이터 부호가 버퍼 RAM(30)의 기억영역에 소정의 어드레스 순서로 기록되며, 버퍼 RAM(30)의 기억 영역이 최종 어드레스까지 만배(滿杯)가 될 때에는, 액세스가 제1 어드레스로 돌아가 새로운 유저 데이터 부호가 표서(表書)된다. 버퍼 RAM(30)에 대해서는, CD-ROM 디코더의 처리에서 유지하고 있을 필요가 있는 유저 데이터 부호를 충분히 격납할 수 있는 용량을 갖고 있다. 따라서, 입력 제어 회로(21)로부터의 유저 데이터 부호의 기록이 최종 어드레스에 도달하는 시점에서는, 제1 어드레스에 기억된 오래 된 유저 데이터 부호는 불필요하게 되어, 새로운 유저 데이터 부호를 표서한다.

서브 어드레스 발생기(37)는 셀렉터(35)로부터 공급되는 워드 카운트 신호에 응답하여 카운트 동작하는 카운터를 포함하며, 서브 버퍼 RAM(29)의 기억 영역의 모든 어드레스를 소정의 순서로 지정하는 어드레스 신호(WAP)를 발생시킨다. 이 서브 어드레스 발생기(37)에 대해서도 메인 어드레스 발생기(36)와 마찬가지로, 서브 버퍼 RAM(29)의 기억 영역을 반복 액세스시키도록 하여 어드레스 신호를 발생시킨다. 이로 인해, CD-ROM 데이터의 패리티 부호는 서브 버퍼 RAM(29)의 기억 영역에 소정의 어드레스 순서로 기록되어, 서브 버퍼 RAM(29)의 기억 영역이 최종 어드레스까지 만배가 될 때에는, 액세스가 제1 어드레스로 돌아가 새로운 패리티 부호가 표서된다. 서브 버퍼 RAM(29)에 대해서는 CD-ROM 디코더의 처리에서 유지하고 있을 필요가 있는 패리티 부호를 충분히 격납할 수 있는 용량을 갖고 있다. 따라서, 입력 제어 회로(21)로부터의 패리티 부호의 기록이 최종 어드레스에 도달하는 시점에서는, 제1 어드레스에 기억된 오래 된 패리티 부호는 불필요하게 되어, 새로운 패리티 부호를 표서할 수 있다.

이와 같은 어드레스 발생 회로에 의하면, 도 4의 부호 배열에 한정되지 않고, 유저 데이터 부호와 패리티 부호가 교대로 반복되도록 각종의 데이터에 대하여 유저 데이터 부호와 패리티 부호를 분리하도록 하여 어드레스 신호를 발생시킬 수 있다.

본 발명의 부호 오류 정정 디코더에 의하면, CD-ROM 데이터의 부호 오류 정정 처리 또는 호스트 컴퓨터로의 전송 시에 버퍼 RAM에 대한 어드레스의 지정이 간략화된다. 따라서, 버퍼 RAM에 대하여 어드레스를 지정하는 어드레스 신호를 발생시키는 어드레스 발생 회로를 간략화할 수 있고, 회로 규모의 축소가 가능하게 된다. 또한, 버퍼 RAM으로부터 CD-ROM 데이터를 판독하여 호스트 컴퓨터로 전송할 때에는, CD-ROM 데이터(유저 데이터 부호)가 버퍼 RAM의 연속하는 어드레스에 기억되어 있기 때문에, 판독 효율을 향상시킬 수 있고, 결과적으로 전송 속도의 고속화를 이룰 수 있다.

또한, 용량이 작은 서브 버퍼 RAM은 CD-ROM 디코더에 내장시킬 수도 있다. 서브 버퍼 RAM을 CD-ROM 디코더에 내장시키면, CD-ROM 디코더에 접속하는 기억 장치를 종래와 같이 1개로 할 수 있어, 장치의 비용 증가를 억제할 수 있다.

본 발명의 어드레스 발생 회로에 의하면, CD-ROM 데이터의 입력 타이밍에 동기하면서, 유저 데이터 부호와 패리티 부호가 분리되어 개별적으로 기억된다. 이 회로는 카운터 및 디코더의 조합이기 때문에, 복잡한 회로 구성이 필요하지 않다. 또한, 어드레스 발생 회로를 구성하는 각 디코더의 설정값을 변경하면, 각종의 부호 배열의 데이터에 용이하게 대응시킬 수 있다.

Claims (1)

1. 소정의 워드수로 1라인을 구성함과 동시에 소정의 라인수로 1블럭을 구성하여, 유저 데이터 부호 및 패리티 부호를 포함하는 입력 신호를 유저 데이터 부호와 패리티 부호로 구별하여 버퍼 메모리에 기억시킬 때에, 버퍼 메모리의 어드레스를 지정하는 어드레스 신호를 발생시키는 어드레스 발생 회로에 있어서,

   상기 입력 신호가 1워드 입력될 때마다 카운트되고, 1라인만큼의 워드수에 대응하는 수를 카운트할 때마다 리셋되는 워드 카운터,

   이 워드 카운터가 리셋될 때마다 카운트되고, 1블럭만큼의 라인수를 카운트할 때마다 리셋되는 라인 카운터,

   상기 워드 카운터의 카운트 값이 유저 데이터 부호의 입력에 대응하는 범위에 있는 제1 부호 기간을 검출하는 제1 디코더,

   상기 라인 카운터의 카운트 값이 유저 데이터 부호의 입력에 대응하는 범위에 있는 제2 부호 기간을 검출하는 제2 디코더,

   상기 제1 및 제2 디코더가 각각 제1 및 제2 부호 기간을 검출하고 있는 동안에, 상기 버퍼 메모리에 대하여 상기 유저 데이터 부호를 기억하는 어드레스를 지정하는 제1 어드레스 신호를 발생시키는 제1 어드레스 발생기, 및

   이 제1 어드레스 발생기의 동작 기간을 제외한 기간에 상기 버퍼 메모리에 대하여 상기 패리티 부호를 기억하는 어드레스를 지정하는 제2 어드레스 신호를 발생시키는 제2 어드레스 발생기

   를 포함하는 것을 특징으로 하는 어드레스 발생 회로.