JP3495530B2 - 符号誤り訂正デコーダ及びアドレス発生回路 - Google Patents
符号誤り訂正デコーダ及びアドレス発生回路Info
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- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- Signal Processing For Digital Recording And Reproducing (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、ＣＤ(Compact Dis
k)やＤＶＤ(Digital Video Disk)等の高密度記録媒体か
ら読み出されるデジタルデータに対して符号誤りを訂正
する符号誤り訂正デコーダ及び、この装置に用いて好適
なアドレス発生回路に関する。
k)やＤＶＤ(Digital Video Disk)等の高密度記録媒体か
ら読み出されるデジタルデータに対して符号誤りを訂正
する符号誤り訂正デコーダ及び、この装置に用いて好適
なアドレス発生回路に関する。
【０００２】
【従来の技術】デジタルオーディオに用いられるＣＤを
データの読み出し専用メモリ（ＲＯＭ）として活用する
ＣＤ−ＲＯＭシステムにおいては、ディスクから読み出
されるデータの信頼性を高めるため、読み出されたデー
タに対して符号誤りの訂正処理が二重に施される。これ
らの訂正処理は、オーディオシステムと共通のデジタル
信号処理部で１回目を実行し、ＣＤ−ＲＯＭシステム専
用に設けられるＣＤ−ＲＯＭデコーダで２回目を実行す
るように構成される。
データの読み出し専用メモリ（ＲＯＭ）として活用する
ＣＤ−ＲＯＭシステムにおいては、ディスクから読み出
されるデータの信頼性を高めるため、読み出されたデー
タに対して符号誤りの訂正処理が二重に施される。これ
らの訂正処理は、オーディオシステムと共通のデジタル
信号処理部で１回目を実行し、ＣＤ−ＲＯＭシステム専
用に設けられるＣＤ−ＲＯＭデコーダで２回目を実行す
るように構成される。
【０００３】図８は、ＣＤ−ＲＯＭシステムの構成を示
すブロック図で、図９は、記録媒体であるディスクに記
録されたデータの構成を示す図である。ディスクに記録
されるデータは、ユーザーデータ符号に加えて、その符
号の誤りを検出／訂正するためのパリティ符号を含み、
ユーザーデータ符号とパリティ符号とが交互に配置され
る。例えば、図９に示すように、データを各ライン毎に
一定のワード数単位で配置したとき、所定方向の符号系
列に付加される複数のパリティが各ブロックの最終ライ
ン側の数ラインに付加される。
すブロック図で、図９は、記録媒体であるディスクに記
録されたデータの構成を示す図である。ディスクに記録
されるデータは、ユーザーデータ符号に加えて、その符
号の誤りを検出／訂正するためのパリティ符号を含み、
ユーザーデータ符号とパリティ符号とが交互に配置され
る。例えば、図９に示すように、データを各ライン毎に
一定のワード数単位で配置したとき、所定方向の符号系
列に付加される複数のパリティが各ブロックの最終ライ
ン側の数ラインに付加される。
【０００４】ピックアップ部１は、記録媒体であるディ
スクに照射される光の反射光を受け、その光の強弱を電
圧値の変化として取り出す。ピックアップ制御部２は、
ピックアップ部１がディスクに記憶されたデータを正し
い順序で読み出すことができるように、ディスクに対す
るピックアップ部１の読み取り位置を制御する。ディス
クの再生では、ピックアップ部１で読み取られるトラッ
クの線速度を一定に保つようにするため、ピックアップ
制御部２によるピックアップ部１の位置の制御に合わせ
て、ディスクを所定の速度で回転駆動するようにサーボ
制御が行われる。
スクに照射される光の反射光を受け、その光の強弱を電
圧値の変化として取り出す。ピックアップ制御部２は、
ピックアップ部１がディスクに記憶されたデータを正し
い順序で読み出すことができるように、ディスクに対す
るピックアップ部１の読み取り位置を制御する。ディス
クの再生では、ピックアップ部１で読み取られるトラッ
クの線速度を一定に保つようにするため、ピックアップ
制御部２によるピックアップ部１の位置の制御に合わせ
て、ディスクを所定の速度で回転駆動するようにサーボ
制御が行われる。
【０００５】アナログ信号処理部３は、ピックアップ部
１から出力される電圧値の変化を読み取り、波形整形し
てＥＦＭ(Eight to Fourteen Modulation)信号を再生す
る。このアナログ信号処理部３では、ＥＦＭ信号に対し
て位相ロックループが構成され、ディスクの回転駆動制
御に用いる基準信号が生成される。デジタル信号処理部
４は、アナログ信号処理部３から入力されるＥＦＭ信号
に対してＥＦＭ復調を施し、さらにＣＩＲＣ(Cross-Int
erleave Reed-Solomon Code)復号を施してＣＤ−ＲＯＭ
データを生成する。ＣＤ−ＲＯＭシステムにおいては、
データをディスクに記録する際に、８ビットのデータが
所定の規則に従って１４ビットに変換（ＥＦＭ変調）さ
れており、このデジタル信号処理部４によるＥＦＭ復調
では、１ワードが１４ビットから８ビットに復調され
る。そして、ＣＩＲＣ復号においては、復調データに対
してリードソロモン符号に基づいた符号誤りの訂正処理
が行われる。このＣＩＲＣ復号によって第１回目の符号
誤りの訂正処理は完了する。
１から出力される電圧値の変化を読み取り、波形整形し
てＥＦＭ(Eight to Fourteen Modulation)信号を再生す
る。このアナログ信号処理部３では、ＥＦＭ信号に対し
て位相ロックループが構成され、ディスクの回転駆動制
御に用いる基準信号が生成される。デジタル信号処理部
４は、アナログ信号処理部３から入力されるＥＦＭ信号
に対してＥＦＭ復調を施し、さらにＣＩＲＣ(Cross-Int
erleave Reed-Solomon Code)復号を施してＣＤ−ＲＯＭ
データを生成する。ＣＤ−ＲＯＭシステムにおいては、
データをディスクに記録する際に、８ビットのデータが
所定の規則に従って１４ビットに変換（ＥＦＭ変調）さ
れており、このデジタル信号処理部４によるＥＦＭ復調
では、１ワードが１４ビットから８ビットに復調され
る。そして、ＣＩＲＣ復号においては、復調データに対
してリードソロモン符号に基づいた符号誤りの訂正処理
が行われる。このＣＩＲＣ復号によって第１回目の符号
誤りの訂正処理は完了する。
【０００６】ＣＤ−ＲＯＭデコーダ５は、デジタル信号
処理部４から入力されるＣＤ−ＲＯＭデータに対して、
再度符号誤りの訂正処理を行い、所定の訂正処理が完了
したＣＤ−ＲＯＭデータをホストコンピュータへ出力す
る。このＣＤ−ＲＯＭデコーダ５における訂正処理で
は、パリティ符号を構成するＥＣＣ(Error CorrectingC
ode)及びＥＤＣ(Error Detecting Code)に基づいて符号
の誤りの訂正／検出処理が行われる。通常、ＥＣＣ及び
ＥＤＣは、１ブロック分のＣＤ−ＲＯＭデータに対して
付加されており、ＣＤ−ＲＯＭデコーダ５では、デジタ
ル信号処理部４から入力されるＣＤ−ＲＯＭデータが１
ブロック分確保されるまでバッファＲＡＭ６に一時的に
記憶させるようにしている。バッファＲＡＭ６は、ＣＤ
−ＲＯＭデコーダ６に入力されるＣＤ−ＲＯＭデータを
１ブロック単位で一時的に記憶する。このバッファＲＡ
Ｍ６では、ＣＤ−ＲＯＭデコーダ５が、ＣＤ−ＲＯＭデ
ータの入力、訂正及び出力を並列に処理するため、少な
くとも３ブロック分のＣＤ−ＲＯＭデータが記憶され
る。即ち、あるブロックのＣＤ−ＲＯＭデータに対して
ＣＤ−ＲＯＭデコーダ５が誤り訂正の処理を行っている
とき、バッファＲＡＭ６では、次の訂正処理に備えて入
力されるＣＤ−ＲＯＭデータと誤り訂正を終えてホスト
コンピュータへの転送を待つＣＤ−ＲＯＭデータとをそ
れぞれ１ブロック分記憶できるようにしている。
処理部４から入力されるＣＤ−ＲＯＭデータに対して、
再度符号誤りの訂正処理を行い、所定の訂正処理が完了
したＣＤ−ＲＯＭデータをホストコンピュータへ出力す
る。このＣＤ−ＲＯＭデコーダ５における訂正処理で
は、パリティ符号を構成するＥＣＣ(Error CorrectingC
ode)及びＥＤＣ(Error Detecting Code)に基づいて符号
の誤りの訂正／検出処理が行われる。通常、ＥＣＣ及び
ＥＤＣは、１ブロック分のＣＤ−ＲＯＭデータに対して
付加されており、ＣＤ−ＲＯＭデコーダ５では、デジタ
ル信号処理部４から入力されるＣＤ−ＲＯＭデータが１
ブロック分確保されるまでバッファＲＡＭ６に一時的に
記憶させるようにしている。バッファＲＡＭ６は、ＣＤ
−ＲＯＭデコーダ６に入力されるＣＤ−ＲＯＭデータを
１ブロック単位で一時的に記憶する。このバッファＲＡ
Ｍ６では、ＣＤ−ＲＯＭデコーダ５が、ＣＤ−ＲＯＭデ
ータの入力、訂正及び出力を並列に処理するため、少な
くとも３ブロック分のＣＤ−ＲＯＭデータが記憶され
る。即ち、あるブロックのＣＤ−ＲＯＭデータに対して
ＣＤ−ＲＯＭデコーダ５が誤り訂正の処理を行っている
とき、バッファＲＡＭ６では、次の訂正処理に備えて入
力されるＣＤ−ＲＯＭデータと誤り訂正を終えてホスト
コンピュータへの転送を待つＣＤ−ＲＯＭデータとをそ
れぞれ１ブロック分記憶できるようにしている。
【０００７】制御マイコン７は、ＲＯＭ及びＲＡＭを内
蔵した、いわゆるワンチップマイコンで構成され、ＲＯ
Ｍに記憶された制御プログラムに従ってＣＤ−ＲＯＭデ
コーダ５及び他の各部の動作を制御する。同時に、制御
マイコン７は、ホストコンピュータから入力されるコマ
ンドデータあるいはデジタル信号処理部４から入力され
るサブコードデータを一旦内蔵のＲＡＭに記憶する。こ
れにより制御マイコン７は、ホストコンピュータからの
指示に応答して各部の動作を制御し、ＣＤ−ＲＯＭデコ
ーダ５からホストコンピュータへ所望のＣＤ−ＲＯＭデ
ータを出力させる。
蔵した、いわゆるワンチップマイコンで構成され、ＲＯ
Ｍに記憶された制御プログラムに従ってＣＤ−ＲＯＭデ
コーダ５及び他の各部の動作を制御する。同時に、制御
マイコン７は、ホストコンピュータから入力されるコマ
ンドデータあるいはデジタル信号処理部４から入力され
るサブコードデータを一旦内蔵のＲＡＭに記憶する。こ
れにより制御マイコン７は、ホストコンピュータからの
指示に応答して各部の動作を制御し、ＣＤ−ＲＯＭデコ
ーダ５からホストコンピュータへ所望のＣＤ−ＲＯＭデ
ータを出力させる。
【０００８】
【発明が解決しようとする課題】ＣＤ−ＲＯＭデコーダ
５では、ＣＤ−ＲＯＭデータに対する符号誤りの訂正処
理に加えて、デジタル信号処理部４からのＣＤ−ＲＯＭ
データの入力及びホストコンピュータへのＣＤ−ＲＯＭ
データの出力が並列して行われる。そして、ＣＤ−ＲＯ
Ｍデコーダ５からバッファＲＡＭ６へのアクセスは、入
力時ではＣＤ−ＲＯＭデータの入力順に対応し、出力時
ではホストコンピュータからの指示に対応する。また、
符号誤りの訂正処理では、ＣＤ−ＲＯＭデコーダ５から
バッファＲＡＭ６に対してユーザーデータとパリティと
に区別してアクセスされる。
５では、ＣＤ−ＲＯＭデータに対する符号誤りの訂正処
理に加えて、デジタル信号処理部４からのＣＤ−ＲＯＭ
データの入力及びホストコンピュータへのＣＤ−ＲＯＭ
データの出力が並列して行われる。そして、ＣＤ−ＲＯ
Ｍデコーダ５からバッファＲＡＭ６へのアクセスは、入
力時ではＣＤ−ＲＯＭデータの入力順に対応し、出力時
ではホストコンピュータからの指示に対応する。また、
符号誤りの訂正処理では、ＣＤ−ＲＯＭデコーダ５から
バッファＲＡＭ６に対してユーザーデータとパリティと
に区別してアクセスされる。
【０００９】このようなＣＤ−ＲＯＭデコーダ５からバ
ッファＲＡＭ６へのアクセスは、それぞれの処理毎に、
互いに１ブロック分ずれたアドレスに対して行われ、そ
れぞれのタイミングが時分割で制御される。このため、
バッファＲＡＭ６の書き込みアドレス及び読み出しアド
レスを指定するアドレス信号の発生は複雑になる。アド
レス信号の発生が複雑になると、アドレス発生回路の回
路規模が大きくなると共に、アクセス速度の高速化が困
難になるという問題が生じる。
ッファＲＡＭ６へのアクセスは、それぞれの処理毎に、
互いに１ブロック分ずれたアドレスに対して行われ、そ
れぞれのタイミングが時分割で制御される。このため、
バッファＲＡＭ６の書き込みアドレス及び読み出しアド
レスを指定するアドレス信号の発生は複雑になる。アド
レス信号の発生が複雑になると、アドレス発生回路の回
路規模が大きくなると共に、アクセス速度の高速化が困
難になるという問題が生じる。
【００１０】これらの問題は、ＣＤ−ＲＯＭシステムに
限らず、高密度記録媒体であるＤＶＤをＲＯＭとして利
用するＤＶＤ−ＲＯＭシステムにおいても同様に発生す
る。ＣＤの約７倍の記憶容量を有するＤＶＤにおいて
は、その再生速度をＣＤ以上に高速化することが望まれ
ており、デコーダの動作速度を向上することが重要な課
題となっている。
限らず、高密度記録媒体であるＤＶＤをＲＯＭとして利
用するＤＶＤ−ＲＯＭシステムにおいても同様に発生す
る。ＣＤの約７倍の記憶容量を有するＤＶＤにおいて
は、その再生速度をＣＤ以上に高速化することが望まれ
ており、デコーダの動作速度を向上することが重要な課
題となっている。
【００１１】そこで本発明は、データの転送速度の高速
化に有利な符号誤り訂正デコーダを提供することを目的
とする。
化に有利な符号誤り訂正デコーダを提供することを目的
とする。
【００１２】
【課題を解決するための手段】本発明の符号誤り訂正デ
コーダは、上述の課題を解決するために成されたもの
で、その特徴とするところは、任意の情報を表すユーザ
ーデータ符号とこのユーザーデータ符号に対応付けられ
たパリティ符号とを含む入力信号に対し、所定の符号量
単位でまとめられた１ブロック毎に符号誤りの訂正処理
を施す符号誤り訂正デコーダにおいて、上記入力信号の
ユーザーデータ符号を１ブロック単位で適数ブロック分
記憶する第１のバッファメモリと、上記入力信号のパリ
ティ符号を１ブロック単位で少なくとも２ブロック分記
憶する第２のバッファメモリと、上記入力信号を取り込
み、ユーザーデータ符号を上記第１のバッファメモリの
連続するアドレスに順次記憶させ、パリティ符号を上記
第２のバッファメモリの連続するアドレスに順次記憶さ
せる入力制御回路と、上記第１及び第２のバッファメモ
リからユーザーデータ符号及びパリティ符号をそれぞれ
読み出し、パリティ符号に基づいてユーザーデータ符号
の符号誤りを訂正した後、上記第１及び第２のバッファ
メモリのユーザーデータ符号及びパリティ符号を書き換
える誤り訂正回路と、符号誤りが訂正されて上記第１の
バッファメモリに記憶されたユーザーデータ符号を読み
出して出力する出力制御回路と、を備えたことにある。
コーダは、上述の課題を解決するために成されたもの
で、その特徴とするところは、任意の情報を表すユーザ
ーデータ符号とこのユーザーデータ符号に対応付けられ
たパリティ符号とを含む入力信号に対し、所定の符号量
単位でまとめられた１ブロック毎に符号誤りの訂正処理
を施す符号誤り訂正デコーダにおいて、上記入力信号の
ユーザーデータ符号を１ブロック単位で適数ブロック分
記憶する第１のバッファメモリと、上記入力信号のパリ
ティ符号を１ブロック単位で少なくとも２ブロック分記
憶する第２のバッファメモリと、上記入力信号を取り込
み、ユーザーデータ符号を上記第１のバッファメモリの
連続するアドレスに順次記憶させ、パリティ符号を上記
第２のバッファメモリの連続するアドレスに順次記憶さ
せる入力制御回路と、上記第１及び第２のバッファメモ
リからユーザーデータ符号及びパリティ符号をそれぞれ
読み出し、パリティ符号に基づいてユーザーデータ符号
の符号誤りを訂正した後、上記第１及び第２のバッファ
メモリのユーザーデータ符号及びパリティ符号を書き換
える誤り訂正回路と、符号誤りが訂正されて上記第１の
バッファメモリに記憶されたユーザーデータ符号を読み
出して出力する出力制御回路と、を備えたことにある。
【００１３】本発明によれば、ユーザーデータ符号を記
憶する第１のバッファメモリとパリティ符号を記憶する
第２のバッファメモリとが独立に設けられ、入力信号の
ユーザーデータ符号とパリティ符号とがそれぞれ別々に
記憶される。第１のバッファメモリには、連続するアド
レスにユーザーデータのみが記憶されるため、ユーザー
データ符号のみを転送出力するための読み出しを高速で
行うことができ、結果的に、ユーザーデータ符号の転送
速度を向上することができる。
憶する第１のバッファメモリとパリティ符号を記憶する
第２のバッファメモリとが独立に設けられ、入力信号の
ユーザーデータ符号とパリティ符号とがそれぞれ別々に
記憶される。第１のバッファメモリには、連続するアド
レスにユーザーデータのみが記憶されるため、ユーザー
データ符号のみを転送出力するための読み出しを高速で
行うことができ、結果的に、ユーザーデータ符号の転送
速度を向上することができる。
【００１４】さらに、本発明のアドレス発生回路の特徴
とするところは、ユーザーデータ符号及びパリティ符号
を含み、所定のワード数で１ラインを構成すると共に所
定のライン数で１ブロックを構成する入力信号をユーザ
ーデータ符号とパリティ符号とに区別してバッファメモ
リに記憶する際に、バッファメモリのアドレスを指定す
るアドレス信号を発生するアドレス発生回路において、
上記入力信号が１ワード入力される毎にカウントされ、
１ライン分のワード数に対応する数をカウントする毎に
リセットされるワードカウンタと、このワードカウンタ
がリセットされる毎にカウントされ、１ブロック分のラ
イン数をカウントする毎にリセットされるラインカウン
タと、上記ワードカウンタのカウント値がユーザーデー
タ符号の入力に対応する範囲にある第１の符号期間を検
出する第１のデコーダと、上記ラインカウンタのカウン
ト値がユーザーデータ符号の入力に対応する範囲にある
第２の符号期間を検出する第２のデコーダと、上記第１
及び第２のデコーダがそれぞれ第１及び第２の符号期間
を検出している間に、上記バッファメモリに対して上記
入力信号を記憶するアドレスを指定する第１のアドレス
信号を発生する第１のアドレス発生器と、この第１のア
ドレス発生器の動作期間を除く期間に上記バッファメモ
リに対して上記入力信号を記憶するアドレスを指定する
第２のアドレス信号を発生する第２のアドレス発生器
と、を備えたことにある。
とするところは、ユーザーデータ符号及びパリティ符号
を含み、所定のワード数で１ラインを構成すると共に所
定のライン数で１ブロックを構成する入力信号をユーザ
ーデータ符号とパリティ符号とに区別してバッファメモ
リに記憶する際に、バッファメモリのアドレスを指定す
るアドレス信号を発生するアドレス発生回路において、
上記入力信号が１ワード入力される毎にカウントされ、
１ライン分のワード数に対応する数をカウントする毎に
リセットされるワードカウンタと、このワードカウンタ
がリセットされる毎にカウントされ、１ブロック分のラ
イン数をカウントする毎にリセットされるラインカウン
タと、上記ワードカウンタのカウント値がユーザーデー
タ符号の入力に対応する範囲にある第１の符号期間を検
出する第１のデコーダと、上記ラインカウンタのカウン
ト値がユーザーデータ符号の入力に対応する範囲にある
第２の符号期間を検出する第２のデコーダと、上記第１
及び第２のデコーダがそれぞれ第１及び第２の符号期間
を検出している間に、上記バッファメモリに対して上記
入力信号を記憶するアドレスを指定する第１のアドレス
信号を発生する第１のアドレス発生器と、この第１のア
ドレス発生器の動作期間を除く期間に上記バッファメモ
リに対して上記入力信号を記憶するアドレスを指定する
第２のアドレス信号を発生する第２のアドレス発生器
と、を備えたことにある。
【００１５】本発明によれば、入力信号でユーザーデー
タ符号のある期間を検出する第１及び第２のデコーダの
出力に応答し、ユーザーデータ符号を記憶するアドレス
を指定する第１のアドレス発生する第１のアドレス発生
器またはパリティ符号を記憶するアドレスを指定する第
２のアドレスを発生する第２のアドレス発生器が選択的
に動作する。第１及び第２のアドレス発生器は、それぞ
れ連続するアドレスを順に指定するアドレス信号を断続
的に発生する。第１及び第２のアドレス発生器から出力
される第１及び第２のアドレス信号に応答し、入力信号
をバッファメモリに書き込むと、ユーザーデータ符号と
パリティ符号とが別々に記憶される。
タ符号のある期間を検出する第１及び第２のデコーダの
出力に応答し、ユーザーデータ符号を記憶するアドレス
を指定する第１のアドレス発生する第１のアドレス発生
器またはパリティ符号を記憶するアドレスを指定する第
２のアドレスを発生する第２のアドレス発生器が選択的
に動作する。第１及び第２のアドレス発生器は、それぞ
れ連続するアドレスを順に指定するアドレス信号を断続
的に発生する。第１及び第２のアドレス発生器から出力
される第１及び第２のアドレス信号に応答し、入力信号
をバッファメモリに書き込むと、ユーザーデータ符号と
パリティ符号とが別々に記憶される。
【００１６】
【発明の実施の形態】本発明の実施形態を説明するにあ
たり、先ず、ＣＤ−ＲＯＭデコーダの基本的な構成及び
その動作について説明する。図５は、一般的なＣＤ−Ｒ
ＯＭデコーダの構成を示すブロック図であり、図６は、
バッファＲＡＭの利用状態を説明する図、図７は、ＣＤ
−ＲＯＭデコーダで処理されるデータの流れを説明する
図である。
たり、先ず、ＣＤ−ＲＯＭデコーダの基本的な構成及び
その動作について説明する。図５は、一般的なＣＤ−Ｒ
ＯＭデコーダの構成を示すブロック図であり、図６は、
バッファＲＡＭの利用状態を説明する図、図７は、ＣＤ
−ＲＯＭデコーダで処理されるデータの流れを説明する
図である。
【００１７】ＣＤ−ＲＯＭデコーダは、入力制御回路１
１、エラー訂正回路１２、出力制御回路１３、ラッチ回
路１４ａ、１４ｂ、１４ｃ、加算回路１５ａ、１５ｂ、
アドレス選択回路１６及びバッファ回路１７ａ、１７ｂ
より構成される。このＣＤ−ＲＯＭデコーダは、図８の
ＣＤ−ＲＯＭデコーダ５に対応するものであり、バッフ
ァＲＡＭ２０が接続される。
１、エラー訂正回路１２、出力制御回路１３、ラッチ回
路１４ａ、１４ｂ、１４ｃ、加算回路１５ａ、１５ｂ、
アドレス選択回路１６及びバッファ回路１７ａ、１７ｂ
より構成される。このＣＤ−ＲＯＭデコーダは、図８の
ＣＤ−ＲＯＭデコーダ５に対応するものであり、バッフ
ァＲＡＭ２０が接続される。
【００１８】入力制御回路１１は、アドレス信号ＷＡを
発生するアドレス発生回路１１ａを含み、入力されるＣ
Ｄ−ＲＯＭデータをバッファリングしてバッファＲＡＭ
２０の所定のアドレスに記憶させるように書き込み用の
バッファ回路１７ａへ出力する。この入力制御回路１１
では、１ブロック毎に入力されるＣＤ−ＲＯＭデータの
各ブロックの先頭に付加された同期信号が取り出され、
この同期信号に基づいて各部の動作タイミングを同期さ
せる基準クロックが生成される。通常、ＣＤ−ＲＯＭデ
ータは、同期信号のパターンと同一のパターンがブロッ
クの途中で発生しないようにするため、同期信号を除い
た部分がスクランブル処理されている。そこで、入力制
御回路１１では、スクランブル処理されてたＣＤ−ＲＯ
Ｍデータに対してディスクランブル処理が施され、入力
されるＣＤ−ＲＯＭデータがスクランブル前の状態に復
元される。アドレス発生回路１１ａは、基準クロックに
基づいて動作し、バッファＲＡＭ２０に対してＣＤ−Ｒ
ＯＭデータの書き込みアドレスを指定するアドレス信号
ＷＡを発生する。このアドレス発生回路１１ａは、図６
に示すように、バッファＲＡＭ２０の記憶領域の全ての
アドレスを所定の順序で繰り返し指定するようにしてア
ドレス信号ＷＡを発生する。これにより、入力制御回路
１１に入力されるＣＤ−ＲＯＭデータは、バッファＲＡ
Ｍ２０の所定のアドレスに入力順序に従って順次記憶さ
れる。
発生するアドレス発生回路１１ａを含み、入力されるＣ
Ｄ−ＲＯＭデータをバッファリングしてバッファＲＡＭ
２０の所定のアドレスに記憶させるように書き込み用の
バッファ回路１７ａへ出力する。この入力制御回路１１
では、１ブロック毎に入力されるＣＤ−ＲＯＭデータの
各ブロックの先頭に付加された同期信号が取り出され、
この同期信号に基づいて各部の動作タイミングを同期さ
せる基準クロックが生成される。通常、ＣＤ−ＲＯＭデ
ータは、同期信号のパターンと同一のパターンがブロッ
クの途中で発生しないようにするため、同期信号を除い
た部分がスクランブル処理されている。そこで、入力制
御回路１１では、スクランブル処理されてたＣＤ−ＲＯ
Ｍデータに対してディスクランブル処理が施され、入力
されるＣＤ−ＲＯＭデータがスクランブル前の状態に復
元される。アドレス発生回路１１ａは、基準クロックに
基づいて動作し、バッファＲＡＭ２０に対してＣＤ−Ｒ
ＯＭデータの書き込みアドレスを指定するアドレス信号
ＷＡを発生する。このアドレス発生回路１１ａは、図６
に示すように、バッファＲＡＭ２０の記憶領域の全ての
アドレスを所定の順序で繰り返し指定するようにしてア
ドレス信号ＷＡを発生する。これにより、入力制御回路
１１に入力されるＣＤ−ＲＯＭデータは、バッファＲＡ
Ｍ２０の所定のアドレスに入力順序に従って順次記憶さ
れる。
【００１９】エラー訂正回路１２は、アドレス信号ＣＡ
を発生するアドレス発生回路１２ａを含み、バッファＲ
ＡＭ２０の所定のアドレスに記憶されたＣＤ−ＲＯＭデ
ータを読み出して符号誤りの訂正処理及び検出処理を行
う。そして、符号誤りを訂正したＣＤ−ＲＯＭデータを
再びバッファＲＡＭ２０の同一アドレスに書き込む。例
えば、ＣＤ−ＲＯＭデータのパリティ符号を構成するＥ
ＣＣ及びＥＤＣに基づいてＣＤ−ＲＯＭデータに対して
符号誤りの訂正処理及び検出処理を施し、処理されたＣ
Ｄ−ＲＯＭデータについてバッファＲＡＭ２０の記憶内
容を書き換えるように構成される。アドレス発生回路１
２ａは、基準クロックに従って動作し、バッファＲＡＭ
２０に対してＣＤ−ＲＯＭデータの読み出しアドレスま
たは書き込みアドレスを指定するアドレス信号ＣＡを発
生する。このアドレス発生回路１２ａは、図６に示すよ
うに、バッファＲＡＭ２０の記憶領域の内、１ブロック
分のＣＤ−ＲＯＭデータが記憶される範囲を指定するよ
うにしてアドレス信号ＣＡを発生する。これにより、バ
ッファＲＡＭ２０の特定領域に記憶された１ブロック分
のＣＤ−ＲＯＭデータに対して、符号誤りの訂正処理及
び検出処理が施される。
を発生するアドレス発生回路１２ａを含み、バッファＲ
ＡＭ２０の所定のアドレスに記憶されたＣＤ−ＲＯＭデ
ータを読み出して符号誤りの訂正処理及び検出処理を行
う。そして、符号誤りを訂正したＣＤ−ＲＯＭデータを
再びバッファＲＡＭ２０の同一アドレスに書き込む。例
えば、ＣＤ−ＲＯＭデータのパリティ符号を構成するＥ
ＣＣ及びＥＤＣに基づいてＣＤ−ＲＯＭデータに対して
符号誤りの訂正処理及び検出処理を施し、処理されたＣ
Ｄ−ＲＯＭデータについてバッファＲＡＭ２０の記憶内
容を書き換えるように構成される。アドレス発生回路１
２ａは、基準クロックに従って動作し、バッファＲＡＭ
２０に対してＣＤ−ＲＯＭデータの読み出しアドレスま
たは書き込みアドレスを指定するアドレス信号ＣＡを発
生する。このアドレス発生回路１２ａは、図６に示すよ
うに、バッファＲＡＭ２０の記憶領域の内、１ブロック
分のＣＤ−ＲＯＭデータが記憶される範囲を指定するよ
うにしてアドレス信号ＣＡを発生する。これにより、バ
ッファＲＡＭ２０の特定領域に記憶された１ブロック分
のＣＤ−ＲＯＭデータに対して、符号誤りの訂正処理及
び検出処理が施される。
【００２０】出力制御回路１３は、アドレス発生回路１
３ａ及びアドレススキップ回路１３ｂを含み、バッファ
ＲＡＭ２０に記憶されたＣＤ−ＲＯＭデータをホストコ
ンピュータからの指示に応答して読み出し用のバッファ
回路１７ｂへ読み出す。バッファＲＡＭ２０には、ユー
ザーデータ符号及びパリティ符号を含むＣＤ−ＲＯＭデ
ータが記憶されているが、この内、ホストコンピュータ
で要求されるのは、ユーザーデータ符号のみであり、各
ブロック毎のＣＤ−ＲＯＭデータは、ユーザーデータ符
号のみが出力制御回路１３によって読み出される。アド
レス発生回路１３ａは、エラー訂正回路１２のアドレス
発生回路１２ａと同様に、基準クロックに従って動作
し、バッファＲＡＭ２０に対してＣＤ−ＲＯＭデータの
読み出しアドレスを指定するアドレス信号ＲＡを発生す
る。このアドレス発生回路１３ａは、図６に示すよう
に、バッファＲＡＭ２０の記憶領域の内、１ブロック分
のＣＤ−ＲＯＭデータが記憶される範囲を指定するよう
にしてアドレス信号ＲＡを発生する。アドレススキップ
回路１３ｂは、アドレス回路１３ａで生成されるアドレ
ス信号ＲＡを受け取り、ＣＤ−ＲＯＭデータのパリティ
符号が記憶されたバッファＲＡＭ２０のアドレスをスキ
ップさせるようにアドレス発生回路１３ａに指示を与え
る。即ち、図９に示すように、ＣＤ−ＲＯＭデータはユ
ーザーデータ符号とパリティ符号とが所定の規則で配列
されており、ホストコンピュータ側で必要とされるユー
ザーデータ符号のみを読み出すため、バッファＲＡＭ２
０に対してパリティ符号が記憶されたアドレスを跳ばし
てユーザーデータ符号が記憶されたアドレスのみを連続
して指定できるようにしている。これにより、出力制御
回路１３は、バッファＲＡＭ２０に記憶されたエラー訂
正済みのＣＤ−ＲＯＭデータの内、ホストコンピュータ
側から要求があったユーザーデータを読み出して出力さ
せる。
３ａ及びアドレススキップ回路１３ｂを含み、バッファ
ＲＡＭ２０に記憶されたＣＤ−ＲＯＭデータをホストコ
ンピュータからの指示に応答して読み出し用のバッファ
回路１７ｂへ読み出す。バッファＲＡＭ２０には、ユー
ザーデータ符号及びパリティ符号を含むＣＤ−ＲＯＭデ
ータが記憶されているが、この内、ホストコンピュータ
で要求されるのは、ユーザーデータ符号のみであり、各
ブロック毎のＣＤ−ＲＯＭデータは、ユーザーデータ符
号のみが出力制御回路１３によって読み出される。アド
レス発生回路１３ａは、エラー訂正回路１２のアドレス
発生回路１２ａと同様に、基準クロックに従って動作
し、バッファＲＡＭ２０に対してＣＤ−ＲＯＭデータの
読み出しアドレスを指定するアドレス信号ＲＡを発生す
る。このアドレス発生回路１３ａは、図６に示すよう
に、バッファＲＡＭ２０の記憶領域の内、１ブロック分
のＣＤ−ＲＯＭデータが記憶される範囲を指定するよう
にしてアドレス信号ＲＡを発生する。アドレススキップ
回路１３ｂは、アドレス回路１３ａで生成されるアドレ
ス信号ＲＡを受け取り、ＣＤ−ＲＯＭデータのパリティ
符号が記憶されたバッファＲＡＭ２０のアドレスをスキ
ップさせるようにアドレス発生回路１３ａに指示を与え
る。即ち、図９に示すように、ＣＤ−ＲＯＭデータはユ
ーザーデータ符号とパリティ符号とが所定の規則で配列
されており、ホストコンピュータ側で必要とされるユー
ザーデータ符号のみを読み出すため、バッファＲＡＭ２
０に対してパリティ符号が記憶されたアドレスを跳ばし
てユーザーデータ符号が記憶されたアドレスのみを連続
して指定できるようにしている。これにより、出力制御
回路１３は、バッファＲＡＭ２０に記憶されたエラー訂
正済みのＣＤ−ＲＯＭデータの内、ホストコンピュータ
側から要求があったユーザーデータを読み出して出力さ
せる。
【００２１】ラッチ回路１４ａ、１４ｂ、１４ｃは、入
力制御回路１１のアドレス発生回路１１ａに接続され、
アドレス発生回路１１ａから出力されるアドレス信号Ｗ
Ａから、１ブロック毎に記憶されるＣＤ−ＲＯＭデータ
の各ブロックの先頭に対応するアドレスをラッチする。
各ラッチ回路１４ａ、１４ｂ、１４ｃは、直列に接続さ
れ、それぞれラッチした先頭アドレスを１ブロック分の
処理が進む毎に次段へシフトする。これにより、１段目
のラッチ回路１４ａには、現在入力されつつあるブロッ
クの先頭のＣＤ−ＲＯＭデータが記憶されるバッファＲ
ＡＭ２０の先頭アドレスＷＡh0が保持される。そして、
２段目のラッチ回路１４ｂには、１ブロック先に入力さ
れてエラー訂正処理が施されているブロックの先頭のＣ
Ｄ−ＲＯＭデータが記憶されたバッファＲＡＭ２０の先
頭アドレスＷＡh1が保持される。さらに、３段目のラッ
チ回路１４ｃには、２ブロック先に入力されて出力を待
つブロックの先頭のＣＤ−ＲＯＭデータが記憶されたバ
ッファＲＡＭ２０の先頭アドレスＷＡh2が保持される。
力制御回路１１のアドレス発生回路１１ａに接続され、
アドレス発生回路１１ａから出力されるアドレス信号Ｗ
Ａから、１ブロック毎に記憶されるＣＤ−ＲＯＭデータ
の各ブロックの先頭に対応するアドレスをラッチする。
各ラッチ回路１４ａ、１４ｂ、１４ｃは、直列に接続さ
れ、それぞれラッチした先頭アドレスを１ブロック分の
処理が進む毎に次段へシフトする。これにより、１段目
のラッチ回路１４ａには、現在入力されつつあるブロッ
クの先頭のＣＤ−ＲＯＭデータが記憶されるバッファＲ
ＡＭ２０の先頭アドレスＷＡh0が保持される。そして、
２段目のラッチ回路１４ｂには、１ブロック先に入力さ
れてエラー訂正処理が施されているブロックの先頭のＣ
Ｄ−ＲＯＭデータが記憶されたバッファＲＡＭ２０の先
頭アドレスＷＡh1が保持される。さらに、３段目のラッ
チ回路１４ｃには、２ブロック先に入力されて出力を待
つブロックの先頭のＣＤ−ＲＯＭデータが記憶されたバ
ッファＲＡＭ２０の先頭アドレスＷＡh2が保持される。
【００２２】第１の加算回路１５ａは、エラー訂正回路
１２のアドレス発生回路１２ａに接続され、アドレス発
生回路１２ａから出力されるアドレス信号ＣＡに、２段
目のラッチ回路１４ｂに保持された先頭アドレスＷＡh1
を加算する。第２の加算回路１５ｂは、出力制御回路１
３のアドレススキップ回路１３ｂに接続され、アドレス
発生回路１３ａからアドレススキップ回路１３ｂを通し
て出力されるアドレス信号ＲＡに、３段目のラッチ回路
１４ｃに保持された先頭アドレスＷＡh2を加算する。エ
ラー訂正回路１２のアドレス発生回路１２ａから出力さ
れるアドレス信号ＣＡ及び出力制御回路１３のアドレス
発生回路１３ａから出力されるアドレス信号ＲＡは、バ
ッファＲＡＭ２０の記憶領域を１ブロックに対応する範
囲で指定する。そこで、各加算回路１５ａ、１５ｂにお
いて、各アドレス信号ＣＡ、ＲＡにそれぞれ先頭アドレ
スＷＡh1、ＷＡh2を加算することにより、バッファＲＡ
Ｍ２０の記憶領域の全体をアクセスできるようにしてい
る。
１２のアドレス発生回路１２ａに接続され、アドレス発
生回路１２ａから出力されるアドレス信号ＣＡに、２段
目のラッチ回路１４ｂに保持された先頭アドレスＷＡh1
を加算する。第２の加算回路１５ｂは、出力制御回路１
３のアドレススキップ回路１３ｂに接続され、アドレス
発生回路１３ａからアドレススキップ回路１３ｂを通し
て出力されるアドレス信号ＲＡに、３段目のラッチ回路
１４ｃに保持された先頭アドレスＷＡh2を加算する。エ
ラー訂正回路１２のアドレス発生回路１２ａから出力さ
れるアドレス信号ＣＡ及び出力制御回路１３のアドレス
発生回路１３ａから出力されるアドレス信号ＲＡは、バ
ッファＲＡＭ２０の記憶領域を１ブロックに対応する範
囲で指定する。そこで、各加算回路１５ａ、１５ｂにお
いて、各アドレス信号ＣＡ、ＲＡにそれぞれ先頭アドレ
スＷＡh1、ＷＡh2を加算することにより、バッファＲＡ
Ｍ２０の記憶領域の全体をアクセスできるようにしてい
る。
【００２３】アドレス選択回路１６は、入力制御回路１
１のアドレス発生回路１１ａ及び各加算回路１５ａ、１
５ｂに接続され、アドレス発生回路１１ａから出力され
るアドレス信号ＷＡ、または各加算回路１５ａ、１５ｂ
の各加算出力の何れか１つを選択してバッファＲＡＭ２
０に供給する。このアドレス選択回路１６は、各部の動
作を制御する制御マイコン（図示せず）の指示に応答し
て動作するものであり、各部の動作タイミングに対応し
て選択制御される。通常、入力制御回路１１、エラー訂
正回路１２及び出力制御回路１３は、図７に示すよう
に、それぞれ並列に動作しており、各部からバッファＲ
ＡＭ２０へのアクセスは、１ワード単位の時分割で割り
当てられる。
１のアドレス発生回路１１ａ及び各加算回路１５ａ、１
５ｂに接続され、アドレス発生回路１１ａから出力され
るアドレス信号ＷＡ、または各加算回路１５ａ、１５ｂ
の各加算出力の何れか１つを選択してバッファＲＡＭ２
０に供給する。このアドレス選択回路１６は、各部の動
作を制御する制御マイコン（図示せず）の指示に応答し
て動作するものであり、各部の動作タイミングに対応し
て選択制御される。通常、入力制御回路１１、エラー訂
正回路１２及び出力制御回路１３は、図７に示すよう
に、それぞれ並列に動作しており、各部からバッファＲ
ＡＭ２０へのアクセスは、１ワード単位の時分割で割り
当てられる。
【００２４】第１のバッファ回路１７ａは、ＦＩＦＯ(F
irst-in First-out)バッファであり、バッファＲＡＭ２
０に対して書き込み用に設けられ、入力制御回路１１か
ら入力されるＣＤ−ＲＯＭデータを一時的に格納する。
第２のバッファ回路１７ｂは、第１のバッファ回路１７
ａと同様にＦＩＦＯバッファであり、バッファＲＡＭ２
０に対して読み出し用に設けられ、出力制御回路１３の
指示でバッファＲＡＭ２０から読み出されるＣＤ−ＲＯ
Ｍデータを一時的に格納する。これらのバッファ回路１
７ａ、１７ｂは、ＣＤ−ＲＯＭデコーダとバッファＲＡ
Ｍ２０との間でデータの受け渡しを行うものであり、バ
ッファＲＡＭ２０へのＣＤ−ＲＯＭデータの書き込みタ
イミングの整合、ホストコンピュータ側へのＣＤ−ＲＯ
Ｍデータの転送タイミングの整合を図るように構成され
る。
irst-in First-out)バッファであり、バッファＲＡＭ２
０に対して書き込み用に設けられ、入力制御回路１１か
ら入力されるＣＤ−ＲＯＭデータを一時的に格納する。
第２のバッファ回路１７ｂは、第１のバッファ回路１７
ａと同様にＦＩＦＯバッファであり、バッファＲＡＭ２
０に対して読み出し用に設けられ、出力制御回路１３の
指示でバッファＲＡＭ２０から読み出されるＣＤ−ＲＯ
Ｍデータを一時的に格納する。これらのバッファ回路１
７ａ、１７ｂは、ＣＤ−ＲＯＭデコーダとバッファＲＡ
Ｍ２０との間でデータの受け渡しを行うものであり、バ
ッファＲＡＭ２０へのＣＤ−ＲＯＭデータの書き込みタ
イミングの整合、ホストコンピュータ側へのＣＤ−ＲＯ
Ｍデータの転送タイミングの整合を図るように構成され
る。
【００２５】このようなＣＤ−ＲＯＭデコーダでは、エ
ラー訂正回路１２のアドレス発生回路１２ａと出力制御
回路１３のアドレス発生回路１３ａとで、１ブロック分
のＣＤ−ＲＯＭデータに対応してアドレスを指定するよ
うにアドレス信号を生成すればよくなる。従って、アド
レス発生回路１２ａ、１３ａの構成は、バッファＲＡＭ
２０の記憶領域の全てをアクセスするようにしてアドレ
ス発生回路を構成する場合に比べて簡略化される。
ラー訂正回路１２のアドレス発生回路１２ａと出力制御
回路１３のアドレス発生回路１３ａとで、１ブロック分
のＣＤ−ＲＯＭデータに対応してアドレスを指定するよ
うにアドレス信号を生成すればよくなる。従って、アド
レス発生回路１２ａ、１３ａの構成は、バッファＲＡＭ
２０の記憶領域の全てをアクセスするようにしてアドレ
ス発生回路を構成する場合に比べて簡略化される。
【００２６】続いて、上述のＣＤ−ＲＯＭデコーダを発
展させた本発明のＣＤ−ＲＯＭデコーダについて説明す
る。このＣＤ−ＲＯＭデコーダでは、アドレス発生回路
がさらに簡略化されている。図１は、本発明の符号誤り
訂正デコーダとしてのＣＤ−ＲＯＭデコーダの構成を示
すブロック図であり、図２は、バッファＲＡＭの利用状
態を説明する図である。本発明のＣＤ−ＲＯＭデコーダ
は、図５に示すＣＤ−ＲＯＭデコーダと比較して、バッ
ファＲＡＭに対するアドレスの指定をさらに簡略化し、
動作速度の高速化を可能にしている。
展させた本発明のＣＤ−ＲＯＭデコーダについて説明す
る。このＣＤ−ＲＯＭデコーダでは、アドレス発生回路
がさらに簡略化されている。図１は、本発明の符号誤り
訂正デコーダとしてのＣＤ−ＲＯＭデコーダの構成を示
すブロック図であり、図２は、バッファＲＡＭの利用状
態を説明する図である。本発明のＣＤ−ＲＯＭデコーダ
は、図５に示すＣＤ−ＲＯＭデコーダと比較して、バッ
ファＲＡＭに対するアドレスの指定をさらに簡略化し、
動作速度の高速化を可能にしている。
【００２７】ＣＤ−ＲＯＭデコーダは、入力制御回路２
１、エラー訂正回路２２、出力制御回路２３、ラッチ回
路２４ａ、２４ｂ、２４ｃ、２５ａ、２５ｂ、加算回路
２６ａ、２６ｂ、２６ｃ、アドレス選択回路２７ａ、２
７ｂ及びバッファ回路２８ａ、２８ｂ、２８ｃより構成
される。このＣＤ−ＲＯＭデコーダは、図９のＣＤ−Ｒ
ＯＭデコーダ５に対応するものであり、バッファＲＡＭ
３０及びサブバッファＲＡＭ２９が接続される。
１、エラー訂正回路２２、出力制御回路２３、ラッチ回
路２４ａ、２４ｂ、２４ｃ、２５ａ、２５ｂ、加算回路
２６ａ、２６ｂ、２６ｃ、アドレス選択回路２７ａ、２
７ｂ及びバッファ回路２８ａ、２８ｂ、２８ｃより構成
される。このＣＤ−ＲＯＭデコーダは、図９のＣＤ−Ｒ
ＯＭデコーダ５に対応するものであり、バッファＲＡＭ
３０及びサブバッファＲＡＭ２９が接続される。
【００２８】入力制御回路２１は、バッファＲＡＭ３０
に対するアドレス信号ＷＡＤを発生するアドレス発生回
路２１ａ及びサブバッファＲＡＭ２９に対するアドレス
信号ＷＡＰを発生するアドレス発生回路２１ｂを含み、
入力されるＣＤ−ＲＯＭデータをバッファリングする。
そして、ＣＤ−ＲＯＭデータのユーザーデータ符号をバ
ッファＲＡＭ３０の所定のアドレスに記憶させるように
バッファ回路２８ａへ出力すると共に、パリティ符号を
サブバッファＲＡＭ２９の所定のアドレスに記憶させる
ようにバッファ回路２８ｃへ出力する。この入力制御回
路２１でのＣＤ−ＲＯＭデータの取り扱いは、図５のＣ
Ｄ−ＲＯＭデコーダの入力制御回路１１と同一である。
第１のアドレス発生回路２１ａは、基準クロックに従っ
て動作し、バッファＲＡＭ３０に対してＣＤ−ＲＯＭデ
ータのユーザーデータ符号の書き込みアドレスを指定す
るアドレス信号ＷＡＤを発生する。このアドレス発生回
路２１ａは、図２に示すように、バッファＲＡＭ３０の
記憶領域の全てのアドレスを所定の順序で繰り返し指定
するようにしてアドレス信号ＷＡＤを発生する。第２の
アドレス発生回路２１ｂは、基準クロックに基づいて動
作し、サブバッファＲＡＭ２９に対してＣＤ−ＲＯＭデ
ータのパリティ符号の書き込みアドレスを指定するアド
レス信号ＷＡＰを発生する。このアドレス発生回路２１
ｂは、図２に示すように、サブバッファＲＡＭ２９の記
憶領域の全てのアドレスを所定の順序で繰り返し指定す
るようにしてアドレス信号ＷＡＰを発生する。これによ
り、入力制御回路２１に取り込まれたＣＤ−ＲＯＭデー
タは、それぞれ入力順序に従って、ユーザーデータ符号
がバッファＲＡＭ３０の所定アドレスに順次記憶され、
パリティ符号がサブバッファＲＡＭ２９の所定アドレス
に順次記憶される。
に対するアドレス信号ＷＡＤを発生するアドレス発生回
路２１ａ及びサブバッファＲＡＭ２９に対するアドレス
信号ＷＡＰを発生するアドレス発生回路２１ｂを含み、
入力されるＣＤ−ＲＯＭデータをバッファリングする。
そして、ＣＤ−ＲＯＭデータのユーザーデータ符号をバ
ッファＲＡＭ３０の所定のアドレスに記憶させるように
バッファ回路２８ａへ出力すると共に、パリティ符号を
サブバッファＲＡＭ２９の所定のアドレスに記憶させる
ようにバッファ回路２８ｃへ出力する。この入力制御回
路２１でのＣＤ−ＲＯＭデータの取り扱いは、図５のＣ
Ｄ−ＲＯＭデコーダの入力制御回路１１と同一である。
第１のアドレス発生回路２１ａは、基準クロックに従っ
て動作し、バッファＲＡＭ３０に対してＣＤ−ＲＯＭデ
ータのユーザーデータ符号の書き込みアドレスを指定す
るアドレス信号ＷＡＤを発生する。このアドレス発生回
路２１ａは、図２に示すように、バッファＲＡＭ３０の
記憶領域の全てのアドレスを所定の順序で繰り返し指定
するようにしてアドレス信号ＷＡＤを発生する。第２の
アドレス発生回路２１ｂは、基準クロックに基づいて動
作し、サブバッファＲＡＭ２９に対してＣＤ−ＲＯＭデ
ータのパリティ符号の書き込みアドレスを指定するアド
レス信号ＷＡＰを発生する。このアドレス発生回路２１
ｂは、図２に示すように、サブバッファＲＡＭ２９の記
憶領域の全てのアドレスを所定の順序で繰り返し指定す
るようにしてアドレス信号ＷＡＰを発生する。これによ
り、入力制御回路２１に取り込まれたＣＤ−ＲＯＭデー
タは、それぞれ入力順序に従って、ユーザーデータ符号
がバッファＲＡＭ３０の所定アドレスに順次記憶され、
パリティ符号がサブバッファＲＡＭ２９の所定アドレス
に順次記憶される。
【００２９】エラー訂正回路２２は、バッファＲＡＭ３
０に対するアドレス信号ＣＡＤを発生するアドレス発生
回路２２ａ及びサブバッファＲＡＭ２９に対するアドレ
ス信号ＣＡＰを発生するアドレス発生回路２１ｂを含
み、バッファＲＡＭ３０に記憶されたＣＤ−ＲＯＭデー
タに対して符号誤りの訂正処理及び検出処理を施す。即
ち、バッファＲＡＭ３０の所定のアドレスに記憶された
ユーザーデータ符号とサブバッファＲＡＭ２９に記憶さ
れたパリティ符号とをそれぞれ読み出し、パリティに基
づいて各データの符号誤りを訂正する。そして、符号誤
りを訂正したユーザーデータ符号及びパリティ符号を再
びバッファＲＡＭ３０またはサブバッファＲＡＭ２９の
同一アドレスに書き込む。例えば、ＣＤ−ＲＯＭデータ
のパリティ符号を構成するＥＣＣ及びＥＤＣに基づいて
データの符号誤りの訂正処理及び検出処理を行い、訂正
されたデータについてバッファＲＡＭ３０またはサブバ
ッファＲＡＭ２９の記憶内容を書き換えるように構成さ
れる。第１のアドレス発生回路２２ａは、基準クロック
に従って動作し、バッファＲＡＭ３０に対してユーザー
データ符号の読み出しアドレスまたは書き込みアドレス
を指定するアドレス信号ＣＡＤを発生する。このアドレ
ス発生回路２２ａは、図２に示すように、バッファＲＡ
Ｍ３０の記憶領域の内、１ブロック分のユーザーデータ
符号が記憶される範囲を指定するようにしてアドレス信
号ＣＡＤを発生する。第２のアドレス発生回路２２ｂ
は、第１のアドレス発生回路２２ａと同様に、基準クロ
ックに従って動作し、サブバッファＲＡＭ２９に対して
パリティ符号の読み出しアドレスまたは書き込みアドレ
スを指定するアドレス信号ＣＡＰを発生する。このアド
レス発生回路２２ｂは、図２に示すように、サブバッフ
ァＲＡＭ２９の記憶領域の内、１ブロック分のパリティ
符号が記憶される範囲を指定するようにしてアドレス信
号ＣＡＰを発生する。これにより、バッファＲＡＭ３０
及びサブバッファＲＡＭ２９の特定領域にそれぞれ記憶
された１ブロック分のＣＤ−ＲＯＭデータに対し、符号
誤りの訂正処理及び検出処理が施される。
０に対するアドレス信号ＣＡＤを発生するアドレス発生
回路２２ａ及びサブバッファＲＡＭ２９に対するアドレ
ス信号ＣＡＰを発生するアドレス発生回路２１ｂを含
み、バッファＲＡＭ３０に記憶されたＣＤ−ＲＯＭデー
タに対して符号誤りの訂正処理及び検出処理を施す。即
ち、バッファＲＡＭ３０の所定のアドレスに記憶された
ユーザーデータ符号とサブバッファＲＡＭ２９に記憶さ
れたパリティ符号とをそれぞれ読み出し、パリティに基
づいて各データの符号誤りを訂正する。そして、符号誤
りを訂正したユーザーデータ符号及びパリティ符号を再
びバッファＲＡＭ３０またはサブバッファＲＡＭ２９の
同一アドレスに書き込む。例えば、ＣＤ−ＲＯＭデータ
のパリティ符号を構成するＥＣＣ及びＥＤＣに基づいて
データの符号誤りの訂正処理及び検出処理を行い、訂正
されたデータについてバッファＲＡＭ３０またはサブバ
ッファＲＡＭ２９の記憶内容を書き換えるように構成さ
れる。第１のアドレス発生回路２２ａは、基準クロック
に従って動作し、バッファＲＡＭ３０に対してユーザー
データ符号の読み出しアドレスまたは書き込みアドレス
を指定するアドレス信号ＣＡＤを発生する。このアドレ
ス発生回路２２ａは、図２に示すように、バッファＲＡ
Ｍ３０の記憶領域の内、１ブロック分のユーザーデータ
符号が記憶される範囲を指定するようにしてアドレス信
号ＣＡＤを発生する。第２のアドレス発生回路２２ｂ
は、第１のアドレス発生回路２２ａと同様に、基準クロ
ックに従って動作し、サブバッファＲＡＭ２９に対して
パリティ符号の読み出しアドレスまたは書き込みアドレ
スを指定するアドレス信号ＣＡＰを発生する。このアド
レス発生回路２２ｂは、図２に示すように、サブバッフ
ァＲＡＭ２９の記憶領域の内、１ブロック分のパリティ
符号が記憶される範囲を指定するようにしてアドレス信
号ＣＡＰを発生する。これにより、バッファＲＡＭ３０
及びサブバッファＲＡＭ２９の特定領域にそれぞれ記憶
された１ブロック分のＣＤ−ＲＯＭデータに対し、符号
誤りの訂正処理及び検出処理が施される。
【００３０】出力制御回路２３は、バッファＲＡＭ３０
に対してアドレス信号ＲＡＤを発生するアドレス発生回
路２３ａを含み、バッファＲＡＭ３０に記憶されたＣＤ
−ＲＯＭデータをホストコンピュータからの指示に応答
して選択的に読み出し用のバッファ回路２８ｂへ読み出
す。バッファＲＡＭ３０には、入力制御部２１へ入力さ
れたＣＤ−ＲＯＭデータの内、ユーザーデータ符号のみ
が記憶されており、各ブロック単位で全てのユーザーデ
ータ符号がバッファ回路２８ｂへ読み出される。アドレ
ス発生回路２３ａは、エラー訂正回路２２のアドレス発
生回路２２ａと同様に、基準クロックに従って動作し、
バッファＲＡＭ３０に対してユーザーデータ符号の読み
出しアドレスを指定するアドレス信号ＲＡＤを発生す
る。このアドレス発生回路２３ａは、図２に示すよう
に、バッファＲＡＭ３０の記憶領域の内、１ブロック分
のユーザーデータ符号が記憶される範囲を指定するよう
にしてアドレス信号ＲＡＤを発生する。これにより、出
力制御回路２３は、ホストコンピュータ側の要求に応答
してバッファＲＡＭ３０に記憶されたエラー訂正済みの
ユーザーデータ符号を読み出して出力させる。
に対してアドレス信号ＲＡＤを発生するアドレス発生回
路２３ａを含み、バッファＲＡＭ３０に記憶されたＣＤ
−ＲＯＭデータをホストコンピュータからの指示に応答
して選択的に読み出し用のバッファ回路２８ｂへ読み出
す。バッファＲＡＭ３０には、入力制御部２１へ入力さ
れたＣＤ−ＲＯＭデータの内、ユーザーデータ符号のみ
が記憶されており、各ブロック単位で全てのユーザーデ
ータ符号がバッファ回路２８ｂへ読み出される。アドレ
ス発生回路２３ａは、エラー訂正回路２２のアドレス発
生回路２２ａと同様に、基準クロックに従って動作し、
バッファＲＡＭ３０に対してユーザーデータ符号の読み
出しアドレスを指定するアドレス信号ＲＡＤを発生す
る。このアドレス発生回路２３ａは、図２に示すよう
に、バッファＲＡＭ３０の記憶領域の内、１ブロック分
のユーザーデータ符号が記憶される範囲を指定するよう
にしてアドレス信号ＲＡＤを発生する。これにより、出
力制御回路２３は、ホストコンピュータ側の要求に応答
してバッファＲＡＭ３０に記憶されたエラー訂正済みの
ユーザーデータ符号を読み出して出力させる。
【００３１】ラッチ回路２４ａ、２４ｂ、２４ｃは、入
力制御回路２１のアドレス発生回路２１ａに接続され、
アドレス発生回路２１ａから出力されるアドレス信号Ｗ
ＡＤから、１ブロック毎に記憶されるユーザーデータの
各ブロックの先頭に対応するアドレスをラッチする。各
ラッチ回路２４ａ、２４ｂ、２４ｃは、直列に接続さ
れ、それぞれラッチした先頭アドレスを１ブロック分の
処理が完了する毎に次段へシフトする。これにより、１
段目のラッチ回路２４ａには、現在入力されつつあるブ
ロックの先頭のユーザーデータ符号が記憶されるバッフ
ァＲＡＭ３０の先頭アドレスＷＡＤh0が保持される。そ
して、２段目のラッチ回路２４ｂには、１ブロック先に
入力されてエラー訂正処理が施されているブロックの先
頭のユーザーデータ符号が記憶された先頭アドレスＷＡ
Ｄh1が保持される。さらに、３段目のラッチ回路２４ｃ
には、２ブロック先に入力されて出力を待つブロックの
先頭のユーザーデータ符号が記憶された先頭アドレスＷ
ＡＤh2が保持される。ラッチ回路２５ａ、２５ｂは、入
力制御回路２１のアドレス発生回路２１ｂに接続され、
アドレス発生回路２１ｂから出力されるアドレス信号Ｗ
ＡＰから、１ブロック毎に記憶されるパリティ符号の各
ブロックの先頭に対応するアドレスをラッチする。各ラ
ッチ回路２５ａ、２５ｂは、直列に接続され、それぞれ
ラッチした先頭アドレスを１ブロック分の処理が完了す
る毎に次段へシフトする。これにより、１段目のラッチ
回路２５ａには、現在入力されつつあるブロックの先頭
のパリティ符号が記憶されるサブバッファＲＡＭ２９の
先頭アドレスＷＡＰh0が保持される。そして、２段目の
ラッチ回路２５ｂには、１ブロック先に入力されてエラ
ー訂正処理が施されているブロックの先頭のパリティ符
号が記憶されたサブバッファＲＡＭ２９の先頭アドレス
ＷＡＰh1が保持される。
力制御回路２１のアドレス発生回路２１ａに接続され、
アドレス発生回路２１ａから出力されるアドレス信号Ｗ
ＡＤから、１ブロック毎に記憶されるユーザーデータの
各ブロックの先頭に対応するアドレスをラッチする。各
ラッチ回路２４ａ、２４ｂ、２４ｃは、直列に接続さ
れ、それぞれラッチした先頭アドレスを１ブロック分の
処理が完了する毎に次段へシフトする。これにより、１
段目のラッチ回路２４ａには、現在入力されつつあるブ
ロックの先頭のユーザーデータ符号が記憶されるバッフ
ァＲＡＭ３０の先頭アドレスＷＡＤh0が保持される。そ
して、２段目のラッチ回路２４ｂには、１ブロック先に
入力されてエラー訂正処理が施されているブロックの先
頭のユーザーデータ符号が記憶された先頭アドレスＷＡ
Ｄh1が保持される。さらに、３段目のラッチ回路２４ｃ
には、２ブロック先に入力されて出力を待つブロックの
先頭のユーザーデータ符号が記憶された先頭アドレスＷ
ＡＤh2が保持される。ラッチ回路２５ａ、２５ｂは、入
力制御回路２１のアドレス発生回路２１ｂに接続され、
アドレス発生回路２１ｂから出力されるアドレス信号Ｗ
ＡＰから、１ブロック毎に記憶されるパリティ符号の各
ブロックの先頭に対応するアドレスをラッチする。各ラ
ッチ回路２５ａ、２５ｂは、直列に接続され、それぞれ
ラッチした先頭アドレスを１ブロック分の処理が完了す
る毎に次段へシフトする。これにより、１段目のラッチ
回路２５ａには、現在入力されつつあるブロックの先頭
のパリティ符号が記憶されるサブバッファＲＡＭ２９の
先頭アドレスＷＡＰh0が保持される。そして、２段目の
ラッチ回路２５ｂには、１ブロック先に入力されてエラ
ー訂正処理が施されているブロックの先頭のパリティ符
号が記憶されたサブバッファＲＡＭ２９の先頭アドレス
ＷＡＰh1が保持される。
【００３２】第１の加算回路２６ａは、エラー訂正回路
２２のアドレス発生回路２２ａに接続され、アドレス発
生回路２２ａから出力されるアドレス信号ＣＡＤに、２
段目のラッチ回路２４ｂに保持された先頭アドレスＷＡ
Ｄh1を加算する。第２の加算回路２６ｂは、出力制御正
回路２３のアドレス発生回路２３ａに接続され、アドレ
ス発生回路２２ｂから出力されるアドレス信号ＲＡＤ
に、３段目のラッチ回路２４ｃに保持された先頭アドレ
スＷＡＤh2を加算する。エラー訂正回路２２のアドレス
発生回路２２ａから出力されるアドレス信号ＣＡＤ及び
出力制御回路２３のアドレス発生回路２３ａから出力さ
れるアドレス信号ＲＡＤは、バッファＲＡＭ３０の記憶
領域を１ブロックに対応する範囲で指定する。そこで、
各加算回路２６ａ、２６ｂにおいて、各アドレス信号Ｃ
ＡＤ、ＲＡＤにそれぞれ先頭アドレスＷＡＤh1、ＷＡＤ
h2を加算することにより、バッファＲＡＭ３０の記憶領
域の全体をアクセスできるようにしている。第３の加算
回路２６ｃは、エラー訂正回路２２のアドレス発生回路
２２ｂに接続され、アドレス発生回路２２ｂから出力さ
れるアドレス信号ＣＡＰに、２段目のラッチ回路２５ｂ
に保持された先頭アドレスＷＡＰh1を加算する。エラー
訂正回路２３のアドレス発生回路２２ｂから出力される
アドレス信号ＣＡＰについても、アドレス信号ＣＡＤと
同様に、サブバッファＲＡＭ２９の記憶領域を１ブロッ
クに対応する範囲で指定する。そこで、加算回路２６ｃ
において、アドレス発生回路２２ｂから出力されるアド
レス信号ＣＡＰに先頭アドレスＷＡＰh1を加算すること
により、サブバッファＲＡＭ２９の記憶領域の全体をア
クセスできるようにしている。
２２のアドレス発生回路２２ａに接続され、アドレス発
生回路２２ａから出力されるアドレス信号ＣＡＤに、２
段目のラッチ回路２４ｂに保持された先頭アドレスＷＡ
Ｄh1を加算する。第２の加算回路２６ｂは、出力制御正
回路２３のアドレス発生回路２３ａに接続され、アドレ
ス発生回路２２ｂから出力されるアドレス信号ＲＡＤ
に、３段目のラッチ回路２４ｃに保持された先頭アドレ
スＷＡＤh2を加算する。エラー訂正回路２２のアドレス
発生回路２２ａから出力されるアドレス信号ＣＡＤ及び
出力制御回路２３のアドレス発生回路２３ａから出力さ
れるアドレス信号ＲＡＤは、バッファＲＡＭ３０の記憶
領域を１ブロックに対応する範囲で指定する。そこで、
各加算回路２６ａ、２６ｂにおいて、各アドレス信号Ｃ
ＡＤ、ＲＡＤにそれぞれ先頭アドレスＷＡＤh1、ＷＡＤ
h2を加算することにより、バッファＲＡＭ３０の記憶領
域の全体をアクセスできるようにしている。第３の加算
回路２６ｃは、エラー訂正回路２２のアドレス発生回路
２２ｂに接続され、アドレス発生回路２２ｂから出力さ
れるアドレス信号ＣＡＰに、２段目のラッチ回路２５ｂ
に保持された先頭アドレスＷＡＰh1を加算する。エラー
訂正回路２３のアドレス発生回路２２ｂから出力される
アドレス信号ＣＡＰについても、アドレス信号ＣＡＤと
同様に、サブバッファＲＡＭ２９の記憶領域を１ブロッ
クに対応する範囲で指定する。そこで、加算回路２６ｃ
において、アドレス発生回路２２ｂから出力されるアド
レス信号ＣＡＰに先頭アドレスＷＡＰh1を加算すること
により、サブバッファＲＡＭ２９の記憶領域の全体をア
クセスできるようにしている。
【００３３】第１のアドレス選択回路２７ａは、入力制
御回路２１のアドレス発生回路２１ａ及び各加算回路２
６ａ、２６ｂに接続され、アドレス信号ＷＡＤまたは各
加算回路２６ａ、２６ｂの各加算出力の何れか１つを選
択してバッファＲＡＭ３０に供給する。第２のアドレス
選択回路２７ｂは、入力制御回路２１のアドレス発生回
路２１ｂ及び加算回路２６ｃに接続され、アドレス信号
ＷＡＰまたは加算回路２６ｃの加算出力の何れか一方を
選択してサブバッファＲＡＭ２９に供給する。これらの
アドレス選択回路２７ａ、２７ｂは、各部の動作を制御
する制御マイコン（図示せず）の指示に応答して動作す
るものであり、各部の動作タイミングに対応して選択制
御される。
御回路２１のアドレス発生回路２１ａ及び各加算回路２
６ａ、２６ｂに接続され、アドレス信号ＷＡＤまたは各
加算回路２６ａ、２６ｂの各加算出力の何れか１つを選
択してバッファＲＡＭ３０に供給する。第２のアドレス
選択回路２７ｂは、入力制御回路２１のアドレス発生回
路２１ｂ及び加算回路２６ｃに接続され、アドレス信号
ＷＡＰまたは加算回路２６ｃの加算出力の何れか一方を
選択してサブバッファＲＡＭ２９に供給する。これらの
アドレス選択回路２７ａ、２７ｂは、各部の動作を制御
する制御マイコン（図示せず）の指示に応答して動作す
るものであり、各部の動作タイミングに対応して選択制
御される。
【００３４】第１のバッファ回路２８ａは、ＦＩＦＯ(F
irst-in First-out)バッファであり、バッファＲＡＭ３
０に対して書き込み用に設けられ、入力制御回路２１か
ら入力されるユーザーデータを一時的に格納する。第２
のバッファ回路２８ｂは、第１のバッファ回路２８ａと
同様にＦＩＦＯバッファであり、バッファＲＡＭ３０に
対して読み出し用に設けられ、出力制御回路２３の指示
でバッファＲＡＭ３０から読み出されるユーザーデータ
を一時的に格納する。第３のバッファ回路２８ｃは、サ
ブバッファＲＡＭ２９に対して書き込み用に設けられ、
入力制御回路２１から入力されるパリティを一時的に保
持する。これにより、ユーザーデータ符号のバッファＲ
ＡＭ３０への書き込みタイミングの整合、ホストコンピ
ュータ側への転送タイミングの整合が図られると共に、
パリティ符号のサブバッファＲＡＭ２９への書き込みタ
イミングの整合が図られる。
irst-in First-out)バッファであり、バッファＲＡＭ３
０に対して書き込み用に設けられ、入力制御回路２１か
ら入力されるユーザーデータを一時的に格納する。第２
のバッファ回路２８ｂは、第１のバッファ回路２８ａと
同様にＦＩＦＯバッファであり、バッファＲＡＭ３０に
対して読み出し用に設けられ、出力制御回路２３の指示
でバッファＲＡＭ３０から読み出されるユーザーデータ
を一時的に格納する。第３のバッファ回路２８ｃは、サ
ブバッファＲＡＭ２９に対して書き込み用に設けられ、
入力制御回路２１から入力されるパリティを一時的に保
持する。これにより、ユーザーデータ符号のバッファＲ
ＡＭ３０への書き込みタイミングの整合、ホストコンピ
ュータ側への転送タイミングの整合が図られると共に、
パリティ符号のサブバッファＲＡＭ２９への書き込みタ
イミングの整合が図られる。
【００３５】ここで、ブロック単位で連続して入力され
るＣＤ−ＲＯＭデータに対して符号誤りの訂正処理を施
す場合について、図２を参照しながら、バッファＲＡＭ
３０及びサブバッファＲＡＭ２９に対するアクセス動作
を考える。ｎ番目のブロックのＣＤ−ＲＯＭデータに対
してエラー訂正回路２２が符号誤りの訂正処理を実行し
ているとき、入力制御回路２１は、次のｎ＋１番目のブ
ロックのＣＤ−ＲＯＭデータを取り込んでバッファＲＡ
Ｍ３０及びサブバッファＲＡＭ２９に書き込んでいる。
また、出力制御回路２３は、すでに符号誤りの訂正処理
を終えてバッファＲＡＭ３０及びサブバッファＲＡＭ２
９に記憶された１つ前のｎ−１番目のブロックのＣＤ−
ＲＯＭデータを読み出している。尚、ｎ番目のブロック
のＣＤ−ＲＯＭデータは、１ブロック期間前に入力制御
回路２１に取り込まれてバッファＲＡＭ３０及びサブバ
ッファＲＡＭに記憶されている。
るＣＤ−ＲＯＭデータに対して符号誤りの訂正処理を施
す場合について、図２を参照しながら、バッファＲＡＭ
３０及びサブバッファＲＡＭ２９に対するアクセス動作
を考える。ｎ番目のブロックのＣＤ−ＲＯＭデータに対
してエラー訂正回路２２が符号誤りの訂正処理を実行し
ているとき、入力制御回路２１は、次のｎ＋１番目のブ
ロックのＣＤ−ＲＯＭデータを取り込んでバッファＲＡ
Ｍ３０及びサブバッファＲＡＭ２９に書き込んでいる。
また、出力制御回路２３は、すでに符号誤りの訂正処理
を終えてバッファＲＡＭ３０及びサブバッファＲＡＭ２
９に記憶された１つ前のｎ−１番目のブロックのＣＤ−
ＲＯＭデータを読み出している。尚、ｎ番目のブロック
のＣＤ−ＲＯＭデータは、１ブロック期間前に入力制御
回路２１に取り込まれてバッファＲＡＭ３０及びサブバ
ッファＲＡＭに記憶されている。
【００３６】入力制御回路２１は、入力されるＣＤ−Ｒ
ＯＭデータのユーザーデータ符号をアドレス信号ＷＡＤ
に従ってバッファＲＡＭ３０に書き込み、パリティ符号
をアドレス信号ＷＡＰに従ってサブバッファＲＡＭ３０
に書き込む。バッファＲＡＭ３０に対するアドレス信号
ＷＡＤは、記憶領域の全てのアドレスを順に指定するも
のであり、入力されるユーザーデータ符号がバッファＲ
ＡＭ３０の記憶領域に１ブロックずつ並べられて記憶さ
れる。同様に、サブバッファＲＡＭ２９に対応するアド
レス信号ＷＡＰも記憶領域の全てのアドレスを順に指定
するものであり、入力されるパリティ符号はサブバッフ
ァＲＡＭ２９の記憶領域に１ブロックずつ並んで記憶さ
れる。
ＯＭデータのユーザーデータ符号をアドレス信号ＷＡＤ
に従ってバッファＲＡＭ３０に書き込み、パリティ符号
をアドレス信号ＷＡＰに従ってサブバッファＲＡＭ３０
に書き込む。バッファＲＡＭ３０に対するアドレス信号
ＷＡＤは、記憶領域の全てのアドレスを順に指定するも
のであり、入力されるユーザーデータ符号がバッファＲ
ＡＭ３０の記憶領域に１ブロックずつ並べられて記憶さ
れる。同様に、サブバッファＲＡＭ２９に対応するアド
レス信号ＷＡＰも記憶領域の全てのアドレスを順に指定
するものであり、入力されるパリティ符号はサブバッフ
ァＲＡＭ２９の記憶領域に１ブロックずつ並んで記憶さ
れる。
【００３７】エラー訂正回路２２は、バッファＲＡＭ３
０のアドレスＷＡＤh1を先頭に記憶される１ブロック分
のユーザーデータ符号をアクセスし、同時に、サブバッ
ファＲＡＭ２９のアドレスＷＡＰh1を先頭に記憶される
１ブロック分のパリティ符号をアクセスする。このよう
に、バッファＲＡＭ３０に対してアドレスＷＡＤh1から
アクセスが始まり、サブバッファＲＡＭ２９に対してア
ドレスＷＡＰh1からアクセスが始まるようにするため、
１ブロック分のアドレスを指定するアドレス信号ＣＡ
Ｄ、ＣＡＰに先頭アドレスＷＡＤh1、ＷＡＰh1が加算さ
れる。この先頭アドレスＷＡＤh1、ＷＡＰh1について
は、１ブロック前に入力制御回路２１からユーザーデー
タ符号及びパリティ符号がバッファＲＡＭ３０及びサブ
バッファＲＡＭ２９に書き込まれる際、ラッチ回路２４
ａ、２５ａによりラッチされたものである。
０のアドレスＷＡＤh1を先頭に記憶される１ブロック分
のユーザーデータ符号をアクセスし、同時に、サブバッ
ファＲＡＭ２９のアドレスＷＡＰh1を先頭に記憶される
１ブロック分のパリティ符号をアクセスする。このよう
に、バッファＲＡＭ３０に対してアドレスＷＡＤh1から
アクセスが始まり、サブバッファＲＡＭ２９に対してア
ドレスＷＡＰh1からアクセスが始まるようにするため、
１ブロック分のアドレスを指定するアドレス信号ＣＡ
Ｄ、ＣＡＰに先頭アドレスＷＡＤh1、ＷＡＰh1が加算さ
れる。この先頭アドレスＷＡＤh1、ＷＡＰh1について
は、１ブロック前に入力制御回路２１からユーザーデー
タ符号及びパリティ符号がバッファＲＡＭ３０及びサブ
バッファＲＡＭ２９に書き込まれる際、ラッチ回路２４
ａ、２５ａによりラッチされたものである。
【００３８】読み出し制御回路２３は、バッファＲＡＭ
３０のアドレスＷＡＤh2を先頭に記憶される１ブロック
分のユーザーデータ符号を読み出す。このときにも、バ
ッファＲＡＭ３０に対してアドレスＷＡＤh2からアクセ
スが始まるようにするため、１ブロック分のアドレスを
指定するアドレス信号ＲＡＤに先頭アドレスＷＡＤh2が
加算される。この先頭アドレスＷＡＤh2については、２
ブロック前に入力制御回路２１からユーザーデータ符号
がバッファＲＡＭ３０に書き込まれる際、ラッチ回路２
４ａによりラッチされたものである。尚、パリティ符号
については、ホストコンピュータ側へ転送する必要がな
いため、エラー訂正回路２２による所定の処理が完了し
た時点で不要となる。
３０のアドレスＷＡＤh2を先頭に記憶される１ブロック
分のユーザーデータ符号を読み出す。このときにも、バ
ッファＲＡＭ３０に対してアドレスＷＡＤh2からアクセ
スが始まるようにするため、１ブロック分のアドレスを
指定するアドレス信号ＲＡＤに先頭アドレスＷＡＤh2が
加算される。この先頭アドレスＷＡＤh2については、２
ブロック前に入力制御回路２１からユーザーデータ符号
がバッファＲＡＭ３０に書き込まれる際、ラッチ回路２
４ａによりラッチされたものである。尚、パリティ符号
については、ホストコンピュータ側へ転送する必要がな
いため、エラー訂正回路２２による所定の処理が完了し
た時点で不要となる。
【００３９】このように、バッファＲＡＭ３０及びサブ
バッファＲＡＭ２９に対しては、記憶領域全体をアクセ
スするアドレス信号ＷＡＤ、ＷＡＰと１ブロック分の範
囲をアクセスするアドレス信号ＣＡＤ、ＣＡＰ、ＲＡＤ
との組み合わせによりアクセスされる。ここで、バッフ
ァＲＡＭ３０及びサブバッファＲＡＭ２９の容量は、少
なくとも、ユーザーデータ符号の３ブロック分及びパリ
ティ符号の２ブロック分だけ必要である。バッファＲＡ
Ｍ３０は、その容量が大きくなるため、ＣＤ−ＲＯＭデ
コーダとワンチップ化することは困難であるが、サブバ
ッファＲＡＭ２９については、その容量を小さくできる
ため、ＣＤ−ＲＯＭデコーダとのワンチップ化が可能で
ある。サブバッファＲＡＭ２９を入力制御回路２１、エ
ラー訂正回路２２、出力制御回路２３及びバッファＲＡ
Ｍ３０を除くその他の構成部分とワンチップ化すれば、
ＣＤ−ＲＯＭデコーダとサブバッファＲＡＭ２９とを回
路基板上で接続する必要がなくなる。
バッファＲＡＭ２９に対しては、記憶領域全体をアクセ
スするアドレス信号ＷＡＤ、ＷＡＰと１ブロック分の範
囲をアクセスするアドレス信号ＣＡＤ、ＣＡＰ、ＲＡＤ
との組み合わせによりアクセスされる。ここで、バッフ
ァＲＡＭ３０及びサブバッファＲＡＭ２９の容量は、少
なくとも、ユーザーデータ符号の３ブロック分及びパリ
ティ符号の２ブロック分だけ必要である。バッファＲＡ
Ｍ３０は、その容量が大きくなるため、ＣＤ−ＲＯＭデ
コーダとワンチップ化することは困難であるが、サブバ
ッファＲＡＭ２９については、その容量を小さくできる
ため、ＣＤ−ＲＯＭデコーダとのワンチップ化が可能で
ある。サブバッファＲＡＭ２９を入力制御回路２１、エ
ラー訂正回路２２、出力制御回路２３及びバッファＲＡ
Ｍ３０を除くその他の構成部分とワンチップ化すれば、
ＣＤ−ＲＯＭデコーダとサブバッファＲＡＭ２９とを回
路基板上で接続する必要がなくなる。
【００４０】以上の実施の形態においては、記録媒体と
してＣＤを用いるＣＤ−ＲＯＭシステムを例示したが、
その他の記録媒体、例えば、光磁気ディスクや磁気テー
プ等を用いるシステムにも採用することができる。とこ
ろで、上述のＣＤ−ＲＯＭシステムに限らず、各種の記
録媒体を用いる記録システムにおいては、データに付さ
れるパリティの種別を区別し、それぞれ種別毎にまとめ
られて配置される場合がある。例えば、２種類の符号系
列に対してそれぞれパリティを付加する積符号を用いる
ときには、図４に示すように、１ブロック分のデータを
各ライン毎に一定のワード数単位で配置したとき、ライ
ン方向の符号系列に付加されるインナーパリティが各ラ
インの後半部分に付加される。そして、インナーパリテ
ィの符号系列と交差する方向の符号系列に付加されるア
ウターパリティが最終ライン側の数ラインに付加され
る。このような符号配列のデータに対して、ユーザーデ
ータ符号とパリティ符号とを区別してバッファＲＡＭ３
０及びサブバッファＲＡＭ２９に記憶させるには、各ア
ドレスの指定が複雑になる。
してＣＤを用いるＣＤ−ＲＯＭシステムを例示したが、
その他の記録媒体、例えば、光磁気ディスクや磁気テー
プ等を用いるシステムにも採用することができる。とこ
ろで、上述のＣＤ−ＲＯＭシステムに限らず、各種の記
録媒体を用いる記録システムにおいては、データに付さ
れるパリティの種別を区別し、それぞれ種別毎にまとめ
られて配置される場合がある。例えば、２種類の符号系
列に対してそれぞれパリティを付加する積符号を用いる
ときには、図４に示すように、１ブロック分のデータを
各ライン毎に一定のワード数単位で配置したとき、ライ
ン方向の符号系列に付加されるインナーパリティが各ラ
インの後半部分に付加される。そして、インナーパリテ
ィの符号系列と交差する方向の符号系列に付加されるア
ウターパリティが最終ライン側の数ラインに付加され
る。このような符号配列のデータに対して、ユーザーデ
ータ符号とパリティ符号とを区別してバッファＲＡＭ３
０及びサブバッファＲＡＭ２９に記憶させるには、各ア
ドレスの指定が複雑になる。
【００４１】図３は、各種の符号配列のデータに対して
アドレスを指定できるようにした本発明のアドレス発生
回路の構成を示すブロック図である。即ち、本発明のア
ドレス発生回路では、各種の符号配列のデータに対し
て、ユーザーデータ符号とパリティ符号とを区別しなが
ら、バッファＲＡＭ３０とサブバッファＲＡＭ２９とに
記憶できるようにしてアドレスを指定できるようにして
いる。
アドレスを指定できるようにした本発明のアドレス発生
回路の構成を示すブロック図である。即ち、本発明のア
ドレス発生回路では、各種の符号配列のデータに対し
て、ユーザーデータ符号とパリティ符号とを区別しなが
ら、バッファＲＡＭ３０とサブバッファＲＡＭ２９とに
記憶できるようにしてアドレスを指定できるようにして
いる。
【００４２】ここで、ＣＤ−ＲＯＭデータは、図４に示
すように、ユーザーデータ符号とパリティ符号とが交互
に配列されるものであり、ＣＤ−ＲＯＭデータが１ワー
ド単位で１ラインにＷ０からＷ２まで配列され、１ライ
ン単位で１ブロックにＬ０からＬ２まで配列されるもの
とする。そして、各ラインのＷ０からＷ１までがユーザ
ーデータ符号、Ｗ１からＷ２までがパリティ符号にそれ
ぞれ割り当てられ、１ブロック内のＬ０からＬ１までが
ユーザーデータ符号とパリティ符号との混在ライン、Ｌ
１からＬ２までがパリティ符号のみのラインにそれぞれ
割り当てられる。
すように、ユーザーデータ符号とパリティ符号とが交互
に配列されるものであり、ＣＤ−ＲＯＭデータが１ワー
ド単位で１ラインにＷ０からＷ２まで配列され、１ライ
ン単位で１ブロックにＬ０からＬ２まで配列されるもの
とする。そして、各ラインのＷ０からＷ１までがユーザ
ーデータ符号、Ｗ１からＷ２までがパリティ符号にそれ
ぞれ割り当てられ、１ブロック内のＬ０からＬ１までが
ユーザーデータ符号とパリティ符号との混在ライン、Ｌ
１からＬ２までがパリティ符号のみのラインにそれぞれ
割り当てられる。
【００４３】アドレス発生回路は、ワードカウンタ３
１、ラインカウンタ３２、ワードデコーダ３３ａ、３３
ｂ、ラインデコーダ３４ａ、３４ｂ、セレクタ３５、メ
インアドレス発生器３６及びサブアドレス発生器３７よ
り構成される。このアドレス発生回路は、図１に示すＣ
Ｄ−ＲＯＭデコーダの入力制御回路２１の２つのアドレ
ス発生回路２１ａ、２１ｂとして用いられる。
１、ラインカウンタ３２、ワードデコーダ３３ａ、３３
ｂ、ラインデコーダ３４ａ、３４ｂ、セレクタ３５、メ
インアドレス発生器３６及びサブアドレス発生器３７よ
り構成される。このアドレス発生回路は、図１に示すＣ
Ｄ−ＲＯＭデコーダの入力制御回路２１の２つのアドレ
ス発生回路２１ａ、２１ｂとして用いられる。
【００４４】ワードカウンタ３１は、ＣＤ−ＲＯＭデー
タの入力に同期したワードカウント信号に応答してＣＤ
−ＲＯＭデータのワード数をカウントし、そのカウント
値をワードデコーダ３３ａ、３３ｂに供給する。ライン
カウンタ３２は、ワードカウンタ３１が１ライン分のワ
ード数をカウントする毎に立ち上げられるラインカウン
ト信号に応答してＣＤ−ＲＯＭデータのライン数をカウ
ントし、そのカウント値をラインデコーダ３４ａ、３４
ｂに供給する。第１のワードデコーダ３３ａは、ワード
カウンタ３１のカウント値がＷ２に対応する値に達した
ときに出力を立ち上げ、ワードカウンタ３１をリセット
すると共に、ラインカウント信号としてラインカウンタ
３２をカウントアップさせる。これにより、ワードカウ
ンタ３１は、ＣＤ−ＲＯＭデータのワード数をＷ０から
Ｗ２の間で繰り返しカウントする。第２のワードデコー
ダ３３ｂは、ワードカウンタ３１のカウント値がＷ０か
らＷ１までに対応する値となる間に出力を立ち上げ、各
ライン期間でＣＤ−ＲＯＭデータのユーザーデータ符号
の期間を指定する。第１のラインデコーダ３４ａは、ラ
インカウンタ３２のカウント値がＬ２に対応する値に達
したときに出力を立ち上げ、ラインカウンタ３２をリセ
ットする。これにより、ラインカウンタ３２は、ＣＤ−
ＲＯＭデータのライン数をＬ０からＬ２の間で繰り返し
カウントする。尚、ラインデコーダ３４ａのデコード出
力は、ＣＤ−ＲＯＭデータのブロック数をカウントする
ためのブロックカウント信号として用いられる。第２の
ラインデコーダ３４ｂは、ラインカウンタ３２のカウン
ト値がＬ０からＬ１までに対応する値となる間に出力を
立ち上げ、１ブロック期間内でＣＤ−ＲＯＭデータのユ
ーザーデータ符号の期間を指定する。
タの入力に同期したワードカウント信号に応答してＣＤ
−ＲＯＭデータのワード数をカウントし、そのカウント
値をワードデコーダ３３ａ、３３ｂに供給する。ライン
カウンタ３２は、ワードカウンタ３１が１ライン分のワ
ード数をカウントする毎に立ち上げられるラインカウン
ト信号に応答してＣＤ−ＲＯＭデータのライン数をカウ
ントし、そのカウント値をラインデコーダ３４ａ、３４
ｂに供給する。第１のワードデコーダ３３ａは、ワード
カウンタ３１のカウント値がＷ２に対応する値に達した
ときに出力を立ち上げ、ワードカウンタ３１をリセット
すると共に、ラインカウント信号としてラインカウンタ
３２をカウントアップさせる。これにより、ワードカウ
ンタ３１は、ＣＤ−ＲＯＭデータのワード数をＷ０から
Ｗ２の間で繰り返しカウントする。第２のワードデコー
ダ３３ｂは、ワードカウンタ３１のカウント値がＷ０か
らＷ１までに対応する値となる間に出力を立ち上げ、各
ライン期間でＣＤ−ＲＯＭデータのユーザーデータ符号
の期間を指定する。第１のラインデコーダ３４ａは、ラ
インカウンタ３２のカウント値がＬ２に対応する値に達
したときに出力を立ち上げ、ラインカウンタ３２をリセ
ットする。これにより、ラインカウンタ３２は、ＣＤ−
ＲＯＭデータのライン数をＬ０からＬ２の間で繰り返し
カウントする。尚、ラインデコーダ３４ａのデコード出
力は、ＣＤ−ＲＯＭデータのブロック数をカウントする
ためのブロックカウント信号として用いられる。第２の
ラインデコーダ３４ｂは、ラインカウンタ３２のカウン
ト値がＬ０からＬ１までに対応する値となる間に出力を
立ち上げ、１ブロック期間内でＣＤ−ＲＯＭデータのユ
ーザーデータ符号の期間を指定する。
【００４５】セレクタ３５は、ワードデコーダ３３ｂ及
びラインデコーダ３４ｂのデコード出力を受け、各デコ
ード出力に応答してワードカウント信号をメインアドレ
ス発生器３６またはサブアドレス発生器３７の何れか一
方に選択的に供給する。即ち、各デコード出力が共にユ
ーザーデータ符号の期間を示している（出力が立ち上が
っている）間は、ワードカウント信号をメインアドレス
発生器３６へ供給し、メインアドレス発生器３６からバ
ッファＲＡＭ３０に対応するアドレス信号ＷＡＤを発生
させる。そして、各デコード出力の何れか一方あるいは
両方がパリティ符号の期間を示している（出力が立ち下
がっている）間は、ワードカウント信号をサブアドレス
発生器３７へ供給し、サブアドレス発生器３７からサブ
バッファＲＡＭ２９に対応するアドレス信号ＷＡＰを発
生させるように構成される。このセレクタ３５は、例え
ば、各デコーダ３３ｂ、３４ｂのデコード出力の論理積
を得る論理ゲート３５ａ、この論理ゲート３５ａの出力
の立ち上がりに応じてワードカウント信号を通過させる
論理ゲート３５ｂ、及び、論理ゲート３５ａの出力の立
ち下がりに応じてワードカウント信号を通過させる論理
ゲート３５ｃより構成される。
びラインデコーダ３４ｂのデコード出力を受け、各デコ
ード出力に応答してワードカウント信号をメインアドレ
ス発生器３６またはサブアドレス発生器３７の何れか一
方に選択的に供給する。即ち、各デコード出力が共にユ
ーザーデータ符号の期間を示している（出力が立ち上が
っている）間は、ワードカウント信号をメインアドレス
発生器３６へ供給し、メインアドレス発生器３６からバ
ッファＲＡＭ３０に対応するアドレス信号ＷＡＤを発生
させる。そして、各デコード出力の何れか一方あるいは
両方がパリティ符号の期間を示している（出力が立ち下
がっている）間は、ワードカウント信号をサブアドレス
発生器３７へ供給し、サブアドレス発生器３７からサブ
バッファＲＡＭ２９に対応するアドレス信号ＷＡＰを発
生させるように構成される。このセレクタ３５は、例え
ば、各デコーダ３３ｂ、３４ｂのデコード出力の論理積
を得る論理ゲート３５ａ、この論理ゲート３５ａの出力
の立ち上がりに応じてワードカウント信号を通過させる
論理ゲート３５ｂ、及び、論理ゲート３５ａの出力の立
ち下がりに応じてワードカウント信号を通過させる論理
ゲート３５ｃより構成される。
【００４６】メインアドレス発生回路３６は、セレクタ
３５から供給されるワードカウント信号に応答してカウ
ント動作するカウンタを含み、バッファＲＡＭ３０の記
憶領域の全てのアドレスを所定の順序で指定するアドレ
ス信号ＷＡＤを発生する。また、メインアドレス発生回
路３６は、バッファＲＡＭ３０の記憶領域を繰り返しア
クセスさせるようにしてアドレス信号を発生するもので
あり、アドレスが最終アドレスまで達すると、次に第１
アドレスに戻ってアドレスの発生を繰り返す。これによ
り、図４に示すように、ＣＤ−ＲＯＭデータのユーザー
データ符号が、バッファＲＡＭ３０の記憶領域に所定の
アドレス順序で書き込まれ、バッファＲＡＭ３０の記憶
領域が最終アドレスまで満杯になったときには、アクセ
スが第１アドレスに戻されて新たなユーザーデータ符号
が上書きされる。バッファＲＡＭ３０については、ＣＤ
−ＲＯＭデコーダの処理において保持しておく必要のあ
るユーザーデータ符号を十分に格納できる容量を有して
いる。従って、入力制御回路２１からのユーザーデータ
符号の書き込みが最終アドレスに達する時点では、第１
アドレスに記憶された古いユーザーデータ符号は不要に
なっており、新たなユーザーデータ符号を上書きでき
る。
３５から供給されるワードカウント信号に応答してカウ
ント動作するカウンタを含み、バッファＲＡＭ３０の記
憶領域の全てのアドレスを所定の順序で指定するアドレ
ス信号ＷＡＤを発生する。また、メインアドレス発生回
路３６は、バッファＲＡＭ３０の記憶領域を繰り返しア
クセスさせるようにしてアドレス信号を発生するもので
あり、アドレスが最終アドレスまで達すると、次に第１
アドレスに戻ってアドレスの発生を繰り返す。これによ
り、図４に示すように、ＣＤ−ＲＯＭデータのユーザー
データ符号が、バッファＲＡＭ３０の記憶領域に所定の
アドレス順序で書き込まれ、バッファＲＡＭ３０の記憶
領域が最終アドレスまで満杯になったときには、アクセ
スが第１アドレスに戻されて新たなユーザーデータ符号
が上書きされる。バッファＲＡＭ３０については、ＣＤ
−ＲＯＭデコーダの処理において保持しておく必要のあ
るユーザーデータ符号を十分に格納できる容量を有して
いる。従って、入力制御回路２１からのユーザーデータ
符号の書き込みが最終アドレスに達する時点では、第１
アドレスに記憶された古いユーザーデータ符号は不要に
なっており、新たなユーザーデータ符号を上書きでき
る。
【００４７】サブアドレス発生回路３７は、セレクタ３
５から供給されるワードカウント信号に応答してカウン
ト動作するカウンタを含み、サブバッファＲＡＭ２９の
記憶領域の全てのアドレスを所定の順序で指定するアド
レス信号ＷＡＰを発生する。このサブアドレス発生回路
３７についても、メインアドレス発生回路３６と同様
に、サブバッファＲＡＭ２９の記憶領域を繰り返しアク
セスさせるようにしてアドレス信号を発生する。これに
より、ＣＤ−ＲＯＭデータのパリティ符号は、サブバッ
ファＲＡＭ２９の記憶領域に所定のアドレス順序で書き
込まれ、サブバッファＲＡＭ２９の記憶領域が最終アド
レスまで満杯になったときには、アクセスが第１アドレ
スに戻されて新たなパリティ符号が上書きされる。サブ
バッファＲＡＭ２９については、ＣＤ−ＲＯＭデコーダ
の処理において保持しておく必要のあるパリティ符号を
十分に格納できる容量を有している。従って、入力制御
回路２１からのパリティ符号の書き込みが最終アドレス
に達する時点では、第１アドレスに記憶された古いパリ
ティ符号は不要になっており、新たなパリティ符号を上
書きできる。
５から供給されるワードカウント信号に応答してカウン
ト動作するカウンタを含み、サブバッファＲＡＭ２９の
記憶領域の全てのアドレスを所定の順序で指定するアド
レス信号ＷＡＰを発生する。このサブアドレス発生回路
３７についても、メインアドレス発生回路３６と同様
に、サブバッファＲＡＭ２９の記憶領域を繰り返しアク
セスさせるようにしてアドレス信号を発生する。これに
より、ＣＤ−ＲＯＭデータのパリティ符号は、サブバッ
ファＲＡＭ２９の記憶領域に所定のアドレス順序で書き
込まれ、サブバッファＲＡＭ２９の記憶領域が最終アド
レスまで満杯になったときには、アクセスが第１アドレ
スに戻されて新たなパリティ符号が上書きされる。サブ
バッファＲＡＭ２９については、ＣＤ−ＲＯＭデコーダ
の処理において保持しておく必要のあるパリティ符号を
十分に格納できる容量を有している。従って、入力制御
回路２１からのパリティ符号の書き込みが最終アドレス
に達する時点では、第１アドレスに記憶された古いパリ
ティ符号は不要になっており、新たなパリティ符号を上
書きできる。
【００４８】このようなアドレス発生回路によれば、図
４の符号配列に限らず、ユーザーデータ符号とパリティ
符号とが交互に繰り返されるような各種のデータに対し
て、ユーザーデータ符号とパリティ符号とを振り分ける
ようにしてアドレス信号を発生させることができる。
４の符号配列に限らず、ユーザーデータ符号とパリティ
符号とが交互に繰り返されるような各種のデータに対し
て、ユーザーデータ符号とパリティ符号とを振り分ける
ようにしてアドレス信号を発生させることができる。
【００４９】
【発明の効果】本発明の符号誤り訂正デコーダによれ
ば、ＣＤ−ＲＯＭデータの符号誤りの訂正処理またはホ
ストコンピュータへの転送の際にバッファＲＡＭに対す
るアドレスの指定が簡略化される。従って、バッファＲ
ＡＭに対してアドレスを指定するアドレス信号を発生す
るアドレス発生回路を簡略化することができ、回路規模
の縮小が可能になる。また、バッファＲＡＭからＣＤ−
ＲＯＭデータを読み出してホストコンピュータへ転送す
る際には、ＣＤ−ＲＯＭデータ（ユーザーデータ符号）
がバッファＲＡＭの連続するアドレスに記憶されている
ため、読み出し効率を向上でき、結果的に転送速度の高
速化が望める。
ば、ＣＤ−ＲＯＭデータの符号誤りの訂正処理またはホ
ストコンピュータへの転送の際にバッファＲＡＭに対す
るアドレスの指定が簡略化される。従って、バッファＲ
ＡＭに対してアドレスを指定するアドレス信号を発生す
るアドレス発生回路を簡略化することができ、回路規模
の縮小が可能になる。また、バッファＲＡＭからＣＤ−
ＲＯＭデータを読み出してホストコンピュータへ転送す
る際には、ＣＤ−ＲＯＭデータ（ユーザーデータ符号）
がバッファＲＡＭの連続するアドレスに記憶されている
ため、読み出し効率を向上でき、結果的に転送速度の高
速化が望める。
【００５０】また、容量が小さいサブバッファＲＡＭ
は、ＣＤ−ＲＯＭデコーダに内蔵させることも可能であ
る。サブバッファＲＡＭをＣＤ−ＲＯＭデコーダに内蔵
させれば、ＣＤ−ＲＯＭデコーダに接続する記憶装置を
従来通り１つにすることができ、装置のコストの増加を
抑えることができる。本発明のアドレス発生回路によれ
ば、ＣＤ−ＲＯＭデータの入力のタイミングに同期しな
がら、ユーザーデータ符号とパリティ符号とが振り分け
られて別々に記憶される。この回路は、カウンタ及びデ
コーダの組み合わせであるため、複雑な回路構成を必要
としない。また、アドレス発生回路を構成する各デコー
ダの設定値を変更すれば、各種の符号配列のデータに容
易に対応させることができる。
は、ＣＤ−ＲＯＭデコーダに内蔵させることも可能であ
る。サブバッファＲＡＭをＣＤ−ＲＯＭデコーダに内蔵
させれば、ＣＤ−ＲＯＭデコーダに接続する記憶装置を
従来通り１つにすることができ、装置のコストの増加を
抑えることができる。本発明のアドレス発生回路によれ
ば、ＣＤ−ＲＯＭデータの入力のタイミングに同期しな
がら、ユーザーデータ符号とパリティ符号とが振り分け
られて別々に記憶される。この回路は、カウンタ及びデ
コーダの組み合わせであるため、複雑な回路構成を必要
としない。また、アドレス発生回路を構成する各デコー
ダの設定値を変更すれば、各種の符号配列のデータに容
易に対応させることができる。
【図１】本発明の符号誤り訂正デコーダとしてのＣＤ−
ＲＯＭデコーダの構成を示すブロック図である。
ＲＯＭデコーダの構成を示すブロック図である。
【図２】バッファＲＡＭ及びサブバッファＲＡＭの利用
状況を説明する図である。
状況を説明する図である。
【図３】本発明のアドレス発生回路の構成を示すブロッ
ク図である。
ク図である。
【図４】ＣＤ−ＲＯＭデータの構成とバッファＲＡＭ及
びサブバッファＲＡＭへの書き込みの状態を説明する図
である。
びサブバッファＲＡＭへの書き込みの状態を説明する図
である。
【図５】基本的なＣＤ−ＲＯＭデコーダの構成を示すブ
ロック図である。
ロック図である。
【図６】バッファＲＡＭの利用状況を説明する図であ
る。
る。
【図７】ＣＤ−ＲＯＭデコーダで処理されるＣＤ−ＲＯ
Ｍデータの流れを説明する図である。
Ｍデータの流れを説明する図である。
【図８】従来のＣＤ−ＲＯＭシステムの構成を示すブロ
ック図である。
ック図である。
【図９】ＣＤ−ＲＯＭデータの構成を示す図である。
１ ピックアップ部
２ ピックアップ制御部
３ アナログ信号処理部
４ デジタル信号処理部
５ ＣＤ−ＲＯＭデコーダ
６、２０、３０ バッファＲＡＭ
７ 制御マイコン
１１、２１ 入力制御回路
１１ａ、２１ａ、２１ｂ アドレス発生回路
１２、２２ エラー訂正回路
１２ａ、２２ａ、２２ｂ アドレス発生回路
１３、２３ 出力制御回路
１３ａ、２３ａ アドレス発生回路
１４ａ〜１４ｃ、２４ａ〜２４ｃ、２５ａ、２５ｂ ラ
ッチ回路 １５ａ、１５ｂ、２６ａ〜２６ｃ 加算回路 １６、２７ａ、２７ｂ アドレス選択回路 １７ａ、１７ｂ、２８ａ〜２８ｃ バッファ回路 ２９ サブバッファＲＡＭ
ッチ回路 １５ａ、１５ｂ、２６ａ〜２６ｃ 加算回路 １６、２７ａ、２７ｂ アドレス選択回路 １７ａ、１７ｂ、２８ａ〜２８ｃ バッファ回路 ２９ サブバッファＲＡＭ
Claims (4)
- 【請求項１】 任意の情報を表すユーザーデータ符号と
このユーザーデータ符号に対応付けられたパリティ符号
とを含む入力信号に対し、所定の符号量単位でまとめら
れた１ブロック毎に符号誤りの訂正処理を施す符号誤り
訂正デコーダにおいて、上記入力信号のユーザーデータ
符号を１ブロック単位で適数ブロック分記憶する第１の
バッファメモリと、上記入力信号のパリティ符号を１ブ
ロック単位で少なくとも２ブロック分記憶する第２のバ
ッファメモリと、上記入力信号を取り込み、ユーザーデ
ータ符号を上記第１のバッファメモリの連続するアドレ
スに順次記憶させ、パリティ符号を上記第２のバッファ
メモリの連続するアドレスに順次記憶させる入力制御回
路と、上記第１及び第２のバッファメモリからユーザー
データ符号及びパリティ符号をそれぞれ読み出し、パリ
ティ符号に基づいてユーザーデータ符号の符号誤りを訂
正した後、上記第１及び第２のバッファメモリのユーザ
ーデータ符号及びパリティ符号を書き換える誤り訂正回
路と、符号誤りが訂正されて上記第１のバッファメモリ
に記憶されたユーザーデータ符号を読み出して出力する
出力制御回路と、を備えたことを特徴とする符号誤り訂
正デコーダ。 - 【請求項２】 上記入力制御回路は、上記入力信号のユ
ーザーデータ符号の入力に従い、上記第１のバッファメ
モリに対して書き込みアドレスを指定する第１のアドレ
ス信号を発生する第１のアドレス発生回路と、上記入力
信号のパリティ符号の入力に従い、上記第２のバッファ
メモリに対して書き込みアドレスを指定する第２のアド
レス信号を発生する第２のアドレス発生回路と、を有す
ることを特徴とする請求項１に記載の符号誤り訂正デコ
ーダ。 - 【請求項３】 上記入力信号の入力が１ブロック分完了
する毎に、ユーザーデータ符号及びパリティ符号の各ブ
ロックの先頭の符号が記憶されるタイミングで上記第１
及び第２のアドレス信号をラッチするラッチ回路と、こ
のラッチ回路にラッチされる先頭アドレスに１ブロック
分のユーザーデータ符号及びパリティ符号に対応して繰
り返し発生されるアドレスを加算する加算回路と、をさ
らに備えたことを特徴とする請求項２に記載の符号誤り
訂正デコーダ。 - 【請求項４】 所定のワード数で１ラインを構成すると
共に所定のライン数で１ブロックを構成すし、ユーザー
データ符号及びパリティ符号を含む入力信号をユーザー
データ符号とパリティ符号とに区別してバッファメモリ
に記憶する際に、バッファメモリのアドレスを指定する
アドレス信号を発生するアドレス発生回路において、上
記入力信号が１ワード入力される毎にカウントされ、１
ライン分のワード数に対応する数をカウントする毎にリ
セットされるワードカウンタと、このワードカウンタが
リセットされる毎にカウントされ、１ブロック分のライ
ン数をカウントする毎にリセットされるラインカウンタ
と、上記ワードカウンタのカウント値がユーザーデータ
符号の入力に対応する範囲にある第１の符号期間を検出
する第１のデコーダと、上記ラインカウンタのカウント
値がユーザーデータ符号の入力に対応する範囲にある第
２の符号期間を検出する第２のデコーダと、上記第１及
び第２のデコーダがそれぞれ第１及び第２の符号期間を
検出している間に、上記バッファメモリに対して上記入
力信号を記憶するアドレスを指定する第１のアドレス信
号を発生する第１のアドレス発生器と、この第１のアド
レス発生器の動作期間を除く期間に上記バッファメモリ
に対して上記入力信号を記憶するアドレスを指定する第
２のアドレス信号を発生する第２のアドレス発生器と、
を備えたことを特徴とするアドレス発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30317896A JP3495530B2 (ja) | 1996-11-14 | 1996-11-14 | 符号誤り訂正デコーダ及びアドレス発生回路 |
| KR1019970059786A KR100381497B1 (ko) | 1996-11-14 | 1997-11-13 | 부호오류정정디코더 |
| US08/971,353 US5996107A (en) | 1996-11-14 | 1997-11-17 | Error correction decoder including an address generation circuit |
| KR1020020078634A KR100373467B1 (ko) | 1996-11-14 | 2002-12-11 | 어드레스 발생 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30317896A JP3495530B2 (ja) | 1996-11-14 | 1996-11-14 | 符号誤り訂正デコーダ及びアドレス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10149637A JPH10149637A (ja) | 1998-06-02 |
| JP3495530B2 true JP3495530B2 (ja) | 2004-02-09 |
Family
ID=17917829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30317896A Expired - Fee Related JP3495530B2 (ja) | 1996-11-14 | 1996-11-14 | 符号誤り訂正デコーダ及びアドレス発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5996107A (ja) |
| JP (1) | JP3495530B2 (ja) |
| KR (2) | KR100381497B1 (ja) |
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|---|---|---|---|---|
| JP3307579B2 (ja) * | 1998-01-28 | 2002-07-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | データ記憶システム |
| JP2001273711A (ja) * | 2000-03-28 | 2001-10-05 | Sanyo Electric Co Ltd | Ｃｄ−ｒｏｍデコーダ |
| GB0031436D0 (en) | 2000-12-22 | 2001-02-07 | Koninkl Philips Electronics Nv | Method and apparatus for data reproduction |
| KR100396886B1 (ko) * | 2001-01-11 | 2003-09-03 | 삼성전자주식회사 | 호스트 컴퓨터로 광기기 디스크 드라이브의 서브코드데이터 제공 방법 |
| US7073099B1 (en) | 2002-05-30 | 2006-07-04 | Marvell International Ltd. | Method and apparatus for improving memory operation and yield |
| US7480774B2 (en) * | 2003-04-01 | 2009-01-20 | International Business Machines Corporation | Method for performing a command cancel function in a DRAM |
| US6988237B1 (en) * | 2004-01-06 | 2006-01-17 | Marvell Semiconductor Israel Ltd. | Error-correction memory architecture for testing production errors |
| DE102006051866A1 (de) * | 2006-10-31 | 2008-05-08 | Robert Bosch Gmbh | Verfahren zum Senden eines Datenübertragungsblocks und Verfahren und System zum Übertragen eines Datenübtertragungsblocks |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239640A (en) * | 1991-02-01 | 1993-08-24 | International Business Machines Corporation | Data storage system and method including data and checksum write staging storage |
| JPH09330273A (ja) * | 1996-06-10 | 1997-12-22 | Mitsubishi Electric Corp | メモリカードおよびメモリカードにおける誤り訂正方法 |
| US5844919A (en) * | 1996-09-16 | 1998-12-01 | Cirrus Logic, Inc. | Sector and track level error correction system for disc storage systems |
-
1996
- 1996-11-14 JP JP30317896A patent/JP3495530B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-13 KR KR1019970059786A patent/KR100381497B1/ko not_active IP Right Cessation
- 1997-11-17 US US08/971,353 patent/US5996107A/en not_active Expired - Fee Related
-
2002
- 2002-12-11 KR KR1020020078634A patent/KR100373467B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100381497B1 (ko) | 2003-08-19 |
| US5996107A (en) | 1999-11-30 |
| JPH10149637A (ja) | 1998-06-02 |
| KR19980042386A (ko) | 1998-08-17 |
| KR100373467B1 (ko) | 2003-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |