JP2584822B2 - データ記録装置 - Google Patents
データ記録装置Info
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- JP2584822B2 JP2584822B2 JP63090111A JP9011188A JP2584822B2 JP 2584822 B2 JP2584822 B2 JP 2584822B2 JP 63090111 A JP63090111 A JP 63090111A JP 9011188 A JP9011188 A JP 9011188A JP 2584822 B2 JP2584822 B2 JP 2584822B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ記録装置、特に高いビツトレートのデ
ータ記録の可能なデータ記録装置に関するものである。
ータ記録の可能なデータ記録装置に関するものである。
近年、デジタル伝送技術の高速化が進み、100Mbps以
上の高いビツトレートでのデジタル信号の伝送が可能と
なってきている。また、この様な高いビツトレートでの
伝送を行う伝送機、伝送媒体も各種発表されている。更
にはこれらの高ビツトレートのデジタル信号を記録する
データレコーダも開発されようとしている。
上の高いビツトレートでのデジタル信号の伝送が可能と
なってきている。また、この様な高いビツトレートでの
伝送を行う伝送機、伝送媒体も各種発表されている。更
にはこれらの高ビツトレートのデジタル信号を記録する
データレコーダも開発されようとしている。
ところで、この様な高ビツトレートのデータレコーダ
を用いれは低ビツトレートのデジタル信号を複数系統記
録できるであろうことは容易に想像できる。
を用いれは低ビツトレートのデジタル信号を複数系統記
録できるであろうことは容易に想像できる。
しかし、従来のデータレコーダではある定められた系
統数でかつ定められたビツトレートに対してのみ対応が
とれるものであり、様々なビツトレートの種々のデジタ
ル信号について任意の系統数の記録が行えるものではな
い。そのためデータレコーダとしては限定された用途し
た持ち得ないものであった。
統数でかつ定められたビツトレートに対してのみ対応が
とれるものであり、様々なビツトレートの種々のデジタ
ル信号について任意の系統数の記録が行えるものではな
い。そのためデータレコーダとしては限定された用途し
た持ち得ないものであった。
本発明は上記背景下に於いてなされたもので、広い用
途に利用できる高ビツトレートのデータ記録装置を提供
することを目的とする。
途に利用できる高ビツトレートのデータ記録装置を提供
することを目的とする。
かかる目的下に於いて、本発明のデータ記録装置にあ
っては、ｉ系統（ｉは２以上の整数）のデジタル信号を
同時に入力可能な入力手段と、該入力手段で入力された
ｊ系統（ｊは１以上ｉ以下の整数）のデジタル信号を１
系統のデータに変換する手段とを具え、該変換されたデ
ータと前記ｊを示すデータとを含むデータマトリクスに
誤り訂正符号を付加して記録媒体上に記録する構成とし
た。
っては、ｉ系統（ｉは２以上の整数）のデジタル信号を
同時に入力可能な入力手段と、該入力手段で入力された
ｊ系統（ｊは１以上ｉ以下の整数）のデジタル信号を１
系統のデータに変換する手段とを具え、該変換されたデ
ータと前記ｊを示すデータとを含むデータマトリクスに
誤り訂正符号を付加して記録媒体上に記録する構成とし
た。
上述の如く構成することにより、記録媒体上に記録さ
れたデータが元は何系統のデジタル信号であったかを再
生時に確実に検出でき、任意の数の系統のデジタル信号
の記録に対応できる様になった。
れたデータが元は何系統のデジタル信号であったかを再
生時に確実に検出でき、任意の数の系統のデジタル信号
の記録に対応できる様になった。
以下、本発明の一実施例について図面に従って説明す
る。
る。
第１図（Ａ）は本発明の一実施例としてのデータレコ
ーダの記録系統の構成を示す図であり、図中１−１〜１
−ｉは夫々デジタル信号の入力端子である。本実施例の
データレコーダでは入力されるデジタル信号として、13
9.264Mbps,135.168Mbpsおよび120.6Mbpsの１系統のデジ
タル信号、34.816Mbpsの１〜４系統のデジタル信号、4
0.2Mbpsの１〜３系統のデジタル信号を入力できるもの
とする。
ーダの記録系統の構成を示す図であり、図中１−１〜１
−ｉは夫々デジタル信号の入力端子である。本実施例の
データレコーダでは入力されるデジタル信号として、13
9.264Mbps,135.168Mbpsおよび120.6Mbpsの１系統のデジ
タル信号、34.816Mbpsの１〜４系統のデジタル信号、4
0.2Mbpsの１〜３系統のデジタル信号を入力できるもの
とする。
操作部２はユーザが入力端子１−１〜１−ｉ（本実施
例ではｉ＝４となる）に入力しようとするデジタル信号
を指定できる構成となっており、上記10種類の入力信号
から１種類をユーザが選択する。操作部２からは上記選
択に係わるデータを含む制御データをシステムコントロ
ーラ３に供給する。システムコントローラ３は上記制御
データに応じて装置各部を制御するためのデータを出力
する。
例ではｉ＝４となる）に入力しようとするデジタル信号
を指定できる構成となっており、上記10種類の入力信号
から１種類をユーザが選択する。操作部２からは上記選
択に係わるデータを含む制御データをシステムコントロ
ーラ３に供給する。システムコントローラ３は上記制御
データに応じて装置各部を制御するためのデータを出力
する。
シリアル化回路14はｊ系統（ｉ≦ｊ≦ｉ）のデジタル
信号の記録を行うことが操作部２により選択された時、
システムコントローラ３からのｊを示すデータに基き入
力端子１−１〜１−ｊに入力されている８ビツトのデジ
タル信号を１ワードづつ順次化して出力する。ｊ＝１の
場合には入力端子１−１に入力されたデジタル信号をス
ルーする。
信号の記録を行うことが操作部２により選択された時、
システムコントローラ３からのｊを示すデータに基き入
力端子１−１〜１−ｊに入力されている８ビツトのデジ
タル信号を１ワードづつ順次化して出力する。ｊ＝１の
場合には入力端子１−１に入力されたデジタル信号をス
ルーする。
クロツク発生器４はシリアル化回路14より出力される
デジタル信号のとり得るビツトレートの全てに対応する
周波数のクロツクを並列に出力する。シリアル化回路が
８ビツトの出力データを出力するとすると、クロツク発
生器４が発生するクロツクの周波数は4.352MHz,8.704MH
z,13.056MHz,17.408MHz,5.025MHz,10.05MHz,15.075MHz,
16.896MHzの８種類となる。
デジタル信号のとり得るビツトレートの全てに対応する
周波数のクロツクを並列に出力する。シリアル化回路が
８ビツトの出力データを出力するとすると、クロツク発
生器４が発生するクロツクの周波数は4.352MHz,8.704MH
z,13.056MHz,17.408MHz,5.025MHz,10.05MHz,15.075MHz,
16.896MHzの８種類となる。
セレクタ５は、操作部２による入力指定に基くシステ
ムコントローラ３の出力により、上記３種類のクロツク
中の１つを選択して出力し、メモリ制御回路６に供給す
る。このセレクタ５の出力信号はRAM7へのデータ書込み
周期を決定することになる。メモリ制御回路６は周知の
如く、セレクタ５の出力クロツクを書込クロツクとし
て、書込アドレス，書込イネーブル信号をRAM7に供給す
る。この様にしてRAM7には入力されたデジタル信号を示
すデータが書込まれていく。
ムコントローラ３の出力により、上記３種類のクロツク
中の１つを選択して出力し、メモリ制御回路６に供給す
る。このセレクタ５の出力信号はRAM7へのデータ書込み
周期を決定することになる。メモリ制御回路６は周知の
如く、セレクタ５の出力クロツクを書込クロツクとし
て、書込アドレス，書込イネーブル信号をRAM7に供給す
る。この様にしてRAM7には入力されたデジタル信号を示
すデータが書込まれていく。
本実施例のデジタルデータレコーダ（DDR）は第２図
（Ａ）に示す様に、３つの近接するヘツドHa,Hb,Hcと、
これらと180゜の位相差を以って回転する近接する３つ
のヘツドHd,He,Hfを有する回転ドラム50に磁気テープ51
を180゜以上の角範囲に亘って巻装し、これら計６個の
ヘツドによって磁気テープ上に記録を行うものである。
（Ａ）に示す様に、３つの近接するヘツドHa,Hb,Hcと、
これらと180゜の位相差を以って回転する近接する３つ
のヘツドHd,He,Hfを有する回転ドラム50に磁気テープ51
を180゜以上の角範囲に亘って巻装し、これら計６個の
ヘツドによって磁気テープ上に記録を行うものである。
ヘツドHa,Hb,Hcは互いに回転軸方向に所定距離シフト
して回転する構成となっており、そのシフト量は記録ト
ラツクビツチに応じて設定される。ヘツドHd,He,Hfにつ
いても同様である。
して回転する構成となっており、そのシフト量は記録ト
ラツクビツチに応じて設定される。ヘツドHd,He,Hfにつ
いても同様である。
第２図（Ｂ）には磁気テープ上の記録パターンを示し
ており、ta,tb,tc,td,te,tfは夫々回転ヘツドHa,Hb,Hc,
Hd,He,Hfの形成したトラツクであり、矢印ｘは各ヘツド
のトレース方向を示す。
ており、ta,tb,tc,td,te,tfは夫々回転ヘツドHa,Hb,Hc,
Hd,He,Hfの形成したトラツクであり、矢印ｘは各ヘツド
のトレース方向を示す。
今、ヘツドの回転数を4000r.p.mとし、最も高いビツ
トレートとなる総ビツトレート139.264Mbpsのデジタル
信号を記録しようとすると、１トラツク当り必要な記録
データ量は以下の通りとなる。
トレートとなる総ビツトレート139.264Mbpsのデジタル
信号を記録しようとすると、１トラツク当り必要な記録
データ量は以下の通りとなる。
従って256ワードからなるデータ群を170群を記録でき
ればよい。
ればよい。
第３図に本実施例のDDRの１トラツク分のデータフオ
ーマツトを示し、このフオーマツトは前述８種のデジタ
ル信号のいずれを記録する場合も同様である。図示の如
く本実施例のDDRでは（128×86）ワードのデータにC2パ
イテイ（内符号）を（128×４）ワード、C1パリテイ
（外符号）を（３×90）ワード付加し、このデータマト
リクス４つで１トラツク分のデータブロツクを構成して
いる。従って１トラツク分のデータ分のデータ容量は
（256×172）バイトとなる。
ーマツトを示し、このフオーマツトは前述８種のデジタ
ル信号のいずれを記録する場合も同様である。図示の如
く本実施例のDDRでは（128×86）ワードのデータにC2パ
イテイ（内符号）を（128×４）ワード、C1パリテイ
（外符号）を（３×90）ワード付加し、このデータマト
リクス４つで１トラツク分のデータブロツクを構成して
いる。従って１トラツク分のデータ分のデータ容量は
（256×172）バイトとなる。
ここで、139.264Mbpsのデジタル信号を記録するため
には（256×170）バイトで充分であるので、図中斜線部
分の（256×２）バイトはサブコードとして利用するこ
とになる。これは34.816Mbpsのデジタル信号を４系統記
録する場合も同様である。
には（256×170）バイトで充分であるので、図中斜線部
分の（256×２）バイトはサブコードとして利用するこ
とになる。これは34.816Mbpsのデジタル信号を４系統記
録する場合も同様である。
次に135.168Mbpsのデジタル信号を記録する場合、同
様に計算して１トラツクに記録する必要のあるデータ量
は（256×165）バイトとなり、（256×７）バイトはサ
ブコードとして利用し、データブロツク中デジタル信号
を示すデータの専有する領域は狭くなる。更に120.6Mbp
sのデジタル信号を１系統または40.2Mbpsのデジタル信
号を３系統記録する場合には、１トラツクに記録する必
要のあるデータ量は（256×148）バイト未満であるた
め、152番目のシンクブロツクの途中までデジタル信号
を示すデータが配され、少なくとも（256×24）バイト
はサブコードとして利用する。
様に計算して１トラツクに記録する必要のあるデータ量
は（256×165）バイトとなり、（256×７）バイトはサ
ブコードとして利用し、データブロツク中デジタル信号
を示すデータの専有する領域は狭くなる。更に120.6Mbp
sのデジタル信号を１系統または40.2Mbpsのデジタル信
号を３系統記録する場合には、１トラツクに記録する必
要のあるデータ量は（256×148）バイト未満であるた
め、152番目のシンクブロツクの途中までデジタル信号
を示すデータが配され、少なくとも（256×24）バイト
はサブコードとして利用する。
また、34.816Mbpsのデジタル信号を１〜３系統記録す
る場合の総ビツトレートは34.816Mbps,69.632Mbps,104.
448Mbps,40.2Mbpsのデジタル信号を1,2系統記録する場
合の総ビツトレートは40.2Mbps,80.4Mbpsであるので、
これらの総ビツトレートに従ってデータブロツク内のデ
ジタル信号を示す主データの専有する領域の広さを切換
えている。この様に、記録するデジタル信号の総ビツト
レートがいかなるレートであってもデータブロツク内の
主データの占有する領域の広さを切換えることによって
記録ビツトレートを変化させる必要がなくなり、かつ記
録データフオーマツトが共通化できる。
る場合の総ビツトレートは34.816Mbps,69.632Mbps,104.
448Mbps,40.2Mbpsのデジタル信号を1,2系統記録する場
合の総ビツトレートは40.2Mbps,80.4Mbpsであるので、
これらの総ビツトレートに従ってデータブロツク内のデ
ジタル信号を示す主データの専有する領域の広さを切換
えている。この様に、記録するデジタル信号の総ビツト
レートがいかなるレートであってもデータブロツク内の
主データの占有する領域の広さを切換えることによって
記録ビツトレートを変化させる必要がなくなり、かつ記
録データフオーマツトが共通化できる。
従って、RAM7からは入力信号がいずれの場合も同じ周
波数の読出しクロツクを用いることができる。分周器８
はセレクタ５から出力される書込クロツクを（4000n/6
0）Hzとなる様に分周し（ｎは整数）、後段のPLL10及び
ドラムサーボ回路11へ供給する。ドラムサーボ回路11は
ドラムの位相検出器13の出力と分周器８の出力とを用い
てドラム50の回転制御を行う。今、ｎが１であれば分周
器８の分周比は、総ビツトレートが139.264Mbpsのデジ
タル信号入力時には（17.408×106×60/4000＝）261120
分の１、総ビツトレート135.168Mbpsのデジタル信号入
力時には（16.896×106×60/4000＝）253440分の１、総
ビツトレート120.6Mbpsのデジタル信号入力時には22612
5分の１、34.816Mbpsの場合は65280分の１、69.632Mbps
の場合は130560分の１、104.448Mbpsの場合は195840分
の１、40.2Mbpsの場合は75375分の１、80.4Mbpsの場合
は150750分の１となる。この分周器８の分周比はシステ
ムコントローラ３から出力される指定されている入力に
係るデータに基いて分周比設定回路９から得たデータに
よって決定される。例えばこの分周比設定回路９はルツ
クアツプテーブルで構成し、分周器８内のカウンタのプ
リセツトデータを出力する構成とすればよい。
波数の読出しクロツクを用いることができる。分周器８
はセレクタ５から出力される書込クロツクを（4000n/6
0）Hzとなる様に分周し（ｎは整数）、後段のPLL10及び
ドラムサーボ回路11へ供給する。ドラムサーボ回路11は
ドラムの位相検出器13の出力と分周器８の出力とを用い
てドラム50の回転制御を行う。今、ｎが１であれば分周
器８の分周比は、総ビツトレートが139.264Mbpsのデジ
タル信号入力時には（17.408×106×60/4000＝）261120
分の１、総ビツトレート135.168Mbpsのデジタル信号入
力時には（16.896×106×60/4000＝）253440分の１、総
ビツトレート120.6Mbpsのデジタル信号入力時には22612
5分の１、34.816Mbpsの場合は65280分の１、69.632Mbps
の場合は130560分の１、104.448Mbpsの場合は195840分
の１、40.2Mbpsの場合は75375分の１、80.4Mbpsの場合
は150750分の１となる。この分周器８の分周比はシステ
ムコントローラ３から出力される指定されている入力に
係るデータに基いて分周比設定回路９から得たデータに
よって決定される。例えばこの分周比設定回路９はルツ
クアツプテーブルで構成し、分周器８内のカウンタのプ
リセツトデータを出力する構成とすればよい。
第３図の如き記録データをRAM7からシリアルに読出す
場合の読出クロツクとして必要なクロツク周波数は（40
00×６×256×172/60）17.603MHzであり、これは分周
器８の出力する（4000n/60）HzのクロツクをPLL10で逓
倍することによって得られる。
場合の読出クロツクとして必要なクロツク周波数は（40
00×６×256×172/60）17.603MHzであり、これは分周
器８の出力する（4000n/60）HzのクロツクをPLL10で逓
倍することによって得られる。
前述のサブコードエリア中、所定の位置には分周比設
定回路９によって設定された分周比を示すデータ及び入
力系統数ｊを示すデータがサブコード付加回路12によっ
て書込まれる。
定回路９によって設定された分周比を示すデータ及び入
力系統数ｊを示すデータがサブコード付加回路12によっ
て書込まれる。
RAM7から読出されたデータは、３系統の記録系にデー
タブロツク単位で振分けられ、前述のC1,C2パリテイ及
びSync,IDを付加する誤り訂正符号器（ECC、EN）15a,15
b,15c、更にはデジタル変調器16a,16b,16cを介して各ヘ
ツドに供給される。図示の如くヘツドHaとHd、ヘツドHb
とHe、ヘツドHcとHfは夫々同一系統の記録ヘツドとな
る。
タブロツク単位で振分けられ、前述のC1,C2パリテイ及
びSync,IDを付加する誤り訂正符号器（ECC、EN）15a,15
b,15c、更にはデジタル変調器16a,16b,16cを介して各ヘ
ツドに供給される。図示の如くヘツドHaとHd、ヘツドHb
とHe、ヘツドHcとHfは夫々同一系統の記録ヘツドとな
る。
次に再生系について第１図（Ｂ）を用いて説明する。
第１図（Ｂ）に於いて第１図（Ａ）と同様の構成要素に
は同一番号を付加している。各ヘツドで再生された３系
統の再生信号はデジタル復調器21a,21b,21cで復調され
た後、誤り訂正復号器22a,22b,22cでC1,C2パリテイによ
る誤り訂正等が施され、シリアルにRAM27に書込まれて
いく。
第１図（Ｂ）に於いて第１図（Ａ）と同様の構成要素に
は同一番号を付加している。各ヘツドで再生された３系
統の再生信号はデジタル復調器21a,21b,21cで復調され
た後、誤り訂正復号器22a,22b,22cでC1,C2パリテイによ
る誤り訂正等が施され、シリアルにRAM27に書込まれて
いく。
RAM27内で前述した様に、各データブロツク内の所定
位置に配置されている分周比を示すデータ及び系統数ｊ
を示すデータがサブコード抽出回路29で抽出されて、可
変分周器８及び後段のパラレル化回路31に夫々供給され
る。またこれらのデータはシステムコントローラ23にも
供給される。システムコントローラ23は上記分周比を示
すデータ及び系統数を示すデータにより、記録されてい
るデジタル信号の種類を判定して、セレクタ５及びメモ
リ制御回路28を制御する。これによって、セレクタ５は
記録されているデジタル信号の元のビツトレートに応じ
たクロツクを読出クロツクとしてメモリ制御回路28へ供
給する。このクロツクは分周器８にて（4000n/60）Hzに
なる様サブコード抽出回路29で抽出された分周比を示す
データによって分周され、ドラムサーボ回路及びPLL回
路10に供給される。
位置に配置されている分周比を示すデータ及び系統数ｊ
を示すデータがサブコード抽出回路29で抽出されて、可
変分周器８及び後段のパラレル化回路31に夫々供給され
る。またこれらのデータはシステムコントローラ23にも
供給される。システムコントローラ23は上記分周比を示
すデータ及び系統数を示すデータにより、記録されてい
るデジタル信号の種類を判定して、セレクタ５及びメモ
リ制御回路28を制御する。これによって、セレクタ５は
記録されているデジタル信号の元のビツトレートに応じ
たクロツクを読出クロツクとしてメモリ制御回路28へ供
給する。このクロツクは分周器８にて（4000n/60）Hzに
なる様サブコード抽出回路29で抽出された分周比を示す
データによって分周され、ドラムサーボ回路及びPLL回
路10に供給される。
PLL回路10の出力はメモリ制御回路28へ17.603MHzの書
込クロツクとして供給される。RAM27はメモリ制御回路2
8により書込，読出タイミング，アドレスを制御され、
元のデジタル信号の総ビツトレートに従ってパレレル化
回路31に供給する。パラレル化回路31はサブコード抽出
回路29で抽出された系統数ｊを示すデータに従ってｊ系
統のデジタル信号に戻し、出力端子30−１〜30−ｊから
出力する。
込クロツクとして供給される。RAM27はメモリ制御回路2
8により書込，読出タイミング，アドレスを制御され、
元のデジタル信号の総ビツトレートに従ってパレレル化
回路31に供給する。パラレル化回路31はサブコード抽出
回路29で抽出された系統数ｊを示すデータに従ってｊ系
統のデジタル信号に戻し、出力端子30−１〜30−ｊから
出力する。
上述の如き実施例のDDRによれば、記録系に於いてRAM
7からヘツドに至る信号処理系，サーボ系の各部はいず
れの総ビツトレートの信号が入力された場合でも全く同
一の処理を行うので、従来のDDRに比べて装置の規模を
大型化することなく異なるビツトレートの複数種のデジ
タル信号を全て記録することが可能となった。また再生
系についても同様で装置の規模を決して大型化させるも
のではない。
7からヘツドに至る信号処理系，サーボ系の各部はいず
れの総ビツトレートの信号が入力された場合でも全く同
一の処理を行うので、従来のDDRに比べて装置の規模を
大型化することなく異なるビツトレートの複数種のデジ
タル信号を全て記録することが可能となった。また再生
系についても同様で装置の規模を決して大型化させるも
のではない。
また、各データブロツク内に記録するデジタル信号の
系統数を示すデータ及び入力デジタル信号の総ビツトレ
ートに対応する周波数のクロツクを所定の周波数のクロ
ツクとするための分周器の分周比を示すデータを配置し
て記録することにより、再生系の可変分周器の分周比を
自動的に決定でき、かつ記録されているデジタル信号の
系統数及び総ビツトレートも判定できるので、自動的に
元のデジタル信号を復元できる。しかも、これらのデー
タにはC1,C2パリテイによる誤り訂正符号が付加されて
いるので確実に系統数等が検出できる。
系統数を示すデータ及び入力デジタル信号の総ビツトレ
ートに対応する周波数のクロツクを所定の周波数のクロ
ツクとするための分周器の分周比を示すデータを配置し
て記録することにより、再生系の可変分周器の分周比を
自動的に決定でき、かつ記録されているデジタル信号の
系統数及び総ビツトレートも判定できるので、自動的に
元のデジタル信号を復元できる。しかも、これらのデー
タにはC1,C2パリテイによる誤り訂正符号が付加されて
いるので確実に系統数等が検出できる。
以上説明した様に本発明によれば、いかなる系統数の
デジタル信号が入力された場合でも、総ビツトレートが
許容範囲であれば対応可能で、広い用途に利用できるデ
ータ記録装置が得られるものである。
デジタル信号が入力された場合でも、総ビツトレートが
許容範囲であれば対応可能で、広い用途に利用できるデ
ータ記録装置が得られるものである。
【図面の簡単な説明】 第１図（Ａ）は本発明の一実施例としてのデータレコー
ダの記録系の構成を示す図、 第１図（Ｂ）は第１図（Ａ）に対応する再生系の構成を
示す図、 第２図（Ａ）は第１図のレコーダのヘツド構成を示す
図、 第２図（Ｂ）は第１図のレコーダによる磁気テープ上の
記録パターンを示す図、 第３図は第１図のレコーダによる記録データフオーマツ
トを示す図である。 Ha,Hb,Hc,Hd,He,Hf……回転ヘツド ta,tb,tc,td,te,tf……トラツク １−１〜１−ｉ……入力端子 ２……操作部 ３……システムコントローラ ４……クロツク発生回路 ５……セレクタ ７……RAM ８……可変分周器 ９……分周比設定回路 11……ドラムサーボ回路 12……サブコード付加回路
ダの記録系の構成を示す図、 第１図（Ｂ）は第１図（Ａ）に対応する再生系の構成を
示す図、 第２図（Ａ）は第１図のレコーダのヘツド構成を示す
図、 第２図（Ｂ）は第１図のレコーダによる磁気テープ上の
記録パターンを示す図、 第３図は第１図のレコーダによる記録データフオーマツ
トを示す図である。 Ha,Hb,Hc,Hd,He,Hf……回転ヘツド ta,tb,tc,td,te,tf……トラツク １−１〜１−ｉ……入力端子 ２……操作部 ３……システムコントローラ ４……クロツク発生回路 ５……セレクタ ７……RAM ８……可変分周器 ９……分周比設定回路 11……ドラムサーボ回路 12……サブコード付加回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−260672（ＪＰ，Ａ) 特開 昭60−201572（ＪＰ，Ａ) 特開 昭62−209777（ＪＰ，Ａ) 特開 昭61−220176（ＪＰ，Ａ) 特開 昭60−1066（ＪＰ，Ａ) 特開 昭58−53010（ＪＰ，Ａ) 特開 昭60−128722（ＪＰ，Ａ) 特開 昭58−117066（ＪＰ，Ａ)
Claims (3)
- 【請求項１】ｉ系統（ｉは２以上の整数）のデジタル信
号を同時に入力可能な入力手段と、該入力手段で入力さ
れたｊ系統（ｊは１以上ｉ以下の整数）のデジタル信号
を１系統のデータに変換する手段とを具え、該変換され
たデータと前記ｊを示すデータとを含むデータマトリク
スに誤り訂正符号を付加して記録媒体上に記録するデー
タ記録装置。 - 【請求項２】互いに並列するトラツクを順次形成しつつ
データの記録を行い、前記ｊ系統のデジタル信号の総ビ
ツトレートに従って、トラツク毎に記録されるデータブ
ロツク中の前記デジタル信号を示す主データのデータ領
域の広さを切換可能としたことを特徴とする特許請求の
範囲第（１）項記載のデータ記録装置。 - 【請求項３】前記データブロツクは前記誤り訂正符号を
付加したデータマトリクスを所定数含み、前記データブ
ロツク内に前記総ビツトレートに係わるデータが含まれ
ていることを特徴とする特許請求の範囲第（２）項記載
のデータ記録装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090111A JP2584822B2 (ja) | 1988-04-11 | 1988-04-11 | データ記録装置 |
| US07/329,812 US5130863A (en) | 1988-04-11 | 1989-03-28 | Digital signal recording apparatus for recording plural kinds of digital information signals having different respective bit rates |
| GB8907371A GB2217509B (en) | 1988-04-11 | 1989-03-31 | Digital signal recording apparatus |
| DE3911692A DE3911692C2 (de) | 1988-04-11 | 1989-04-10 | Digitalsignal-Aufzeichnungsgerät für eine Mehrzahl von Datenarten unterschiedlicher Datenrate |
| GB9201871A GB2251972B (en) | 1988-04-11 | 1992-01-29 | Digital signal recording apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090111A JP2584822B2 (ja) | 1988-04-11 | 1988-04-11 | データ記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01260673A JPH01260673A (ja) | 1989-10-17 |
| JP2584822B2 true JP2584822B2 (ja) | 1997-02-26 |
Family
ID=13989407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63090111A Expired - Fee Related JP2584822B2 (ja) | 1988-04-11 | 1988-04-11 | データ記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2584822B2 (ja) |
-
1988
- 1988-04-11 JP JP63090111A patent/JP2584822B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01260673A (ja) | 1989-10-17 |
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