JPH0782713B2 - Ｐｃｍ信号記録再生装置及び再生装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はPCM信号の記録再生に係り、特に回転ヘッドを
用いたテープレコーダに好適なPCM信号記録再生装置及
び再生装置に関する。

〔発明の背景〕

音声をPCM信号に変換して磁気テープ上に記録再生するP
CM信号記録再生装置は、音声を高品質で記録することが
でき、コピーを行なっても品質が劣化しないという特徴
がある。

このPCM信号記録再生装置の一方式として、特開昭59-16
111号に記載のような回転ヘッドを用いる方式がある。
この方式では、トラックピッチを狭くできるため記録密
度を高くすることができる。

このようなPCM信号記録再生装置では、PCM信号の記録ま
たは再生とA/D変換器からの入力またはD/A変換器への出
力を同時に行なう必要がある。入出力は、サンプリング
周期で常時行なう必要があり、記録再生は別の周期で行
なう必要がある。特に、再生時には再生信号に含まれる
ジッタ成分をRAMへの書込み時に吸収する必要がある。
さらに、記録時の誤り訂正符号の付加及び再生時の誤り
訂正も同時に行なう必要がある。そこで、従来は特開昭
59-16111号に記載のように２系統のRAMを用意し、記録
再生側と入出力側で交互に切換えて使用していた。ま
た、回転ヘッド方式PCM信号記録再生装置では複数のサ
ンプリング周波数、例えば48kHzと32kHzのPCM信号を記
録することが考えられているが、従来はこの点について
考慮されていなかった。

〔発明の目的〕

本発明の目的は１系統のRAMで複数種類のサンプリング
周波数のPCM信号を記録または再生を行なうことのでき
るPCM信号記録再生装置及び再生装置を提供することに
ある。

〔発明の概要〕

本発明は、RAMのアクセススロットを２種類のスロット
に分け、第１のスロットで記録信号の読出しまたは再生
信号の書込みを行ない、第２のスロットでA/D変換器、D
/A変換器への入出力及び誤り訂正符号の付加、誤り訂正
を行なうことにより１系統のRAMで記録または再生を行
なっている。さらに、入出力の回数を制御することによ
り複数種類のサンプリング周波数に対応している。

〔発明の実施例〕

以下、本発明の一実施例を第１図により説明する。

第１図は、入力端子28より入力される記録再生切換信号
によりPCM信号の記録または再生を行なうPCM信号記録再
生装置である。入力端子29はサンプリング周波数の切換
信号の入力端子である。まず、記録を行なう場合につい
て説明する。

記録時には、入力端子26より入力されたアナログ信号が
A/D変換器25によりPCM信号に変換される。なお、入力信
号は他のPCM信号再生装置より出力されるPCM信号あるい
はPCM信号以外のディジタル信号であってもよい。この
場合にはA/D変換器25は不用である。これは出力時も同
様である。A/D変換器25により変換されたPCM信号は、バ
スライン20を通してRAM21に書込まれる。この時のRAM21
の書込みアドレスは、入出力アドレス生成回路17により
生成される。なお、RAM21へのPCM信号の書込み時に、同
時に誤り補正回路23を通してD/A変換器24に入力するこ
とにより、出力端子27より記録信号のモニタを行なうこ
とができる。この時には、誤り補正回路23は動作しない
ように制御しておけばよい。

RAM21に書込まれたPCM信号は、訂正アドレス生成回路16
で生成されるアドレスに従って読出され、バスライン20
を通して誤り訂正回路22に入力されて誤り訂正符号の生
成が行なわれる。すなわち、誤り訂正回路22では、記録
時には誤り訂正符号の生成が行なわれ、再生時には誤り
訂正符号によって再生信号中の誤りの訂正を行なう。誤
り訂正回路22では、入力されたPCM信号に基づいて誤り
訂正符号を生成し、生成された誤り訂正符号をRAM21に
書込む。

誤り訂正符号の生成が行なわれた後に、RAM21に記憶さ
れているPCM信号及び誤り訂正符号は記録再生アドレス
生成回路11で生成されるアドレスに従って読み出され、
バスライン20及びインターフェース回路６を通して記録
回路５に入力される。記録回路５では、同期信号，制御
信号等の付加及び変調が行なわれる。そして、記録アン
プ４によって増幅された後に回転ヘッド２によって磁気
テープ１上に記録される。回転ヘッド２は、シリンダ上
に180°対向して取付けられたA,B2個のヘッドによって
構成されている。磁気テープ１はシリンダに巻付けられ
ており、巻付け角は通常180°以下、例えば90°であ
る。そして、ヘッドが磁気テープ上にきた時に信号が記
録される。

タイミング生成回路15は発振回路14で発振されるクロッ
クによって各部の制御を行なうタイミング信号を発生す
る。発振回路14の発振周波数は、PCM信号のサンプリン
グ周波数の整数倍に選ばれる。発振回路10では記録信号
の伝送レートに対応した周波数のクロックが発振され
る。それて、このクロックに従ってPCM信号及び誤り訂
正符号を順次記録していく。切換回路18,19はRAM21のア
ドレスを切換えるものである。また、サーボ回路13は回
転ヘッド２の回転位相の制御を行なう。位置検出回路12
はシリンダの位置を示す基準信号によりシリンダの位相
を検出する。そして、この基準信号に従って記録のタイ
ミングを決定する。

第２図は磁気テープ１上の記録パターンである。30は１
本のトラックを示している。１トラックには、PCM信号
及び誤り訂正符号か複数個のブロック、例えば128ブロ
ックに分割されて記録されている。第３図は１ブロック
の構成である。31は同期信号、32はPCM信号に関連した
制御信号、33は何番目のブロックであるかを示すブロッ
クアドレス、34はPCM信号及び誤り訂正符号である。

第４図は、記録時のPCM信号の入力、誤り訂正符号の生
成及び記録のタイミングを示している。35はA/D変換器2
5よりRAM21への書込みタイミング、36は誤り訂正符号の
生成のタイミング、37はサーボ回路13の基準信号、38は
回転ヘッド２の位置検出信号、39はRAM21より記録回路
５への読出しタイミング、40は磁気テープへの記録タイ
ミングである。35,36,39における数字はRAM21の記憶領
域を示している。すなわち、RAM21は４トラック分のPCM
信号及び誤り訂正符号を記憶する容量を持っており、そ
れぞれ第１の領域，第２の領域，第３の領域，第４の領
域としている。また、40におけるA,Bは記録するヘッド
を示している。A/D変換器25よりRAM21への書込みは、サ
ンプリング周波数に応じた一定の周期で行なわれる。例
えば、PCM信号のサンプリング周波数を48kHzとし、２チ
ャンネルのPCM信号を記録するとすると、約10μsecに１
回書込みを行なう必要がある。ここで、RAM21のアクセ
ス周波数をサンプリング周波数の64倍、すなわち3,072M
Hzとし、量子化ビット数16ビットのPCM信号を８ビット
単位で書込むとすると、32回のアクセスに２回の割合で
書込みを行なう必要がある。A/D変換器25よりRAM21への
書込みは、35に示すように回転ヘッドの１回転（360
°）で第１及び第２の領域へ書込み、次の１回転で第３
及び第４の領域へ書込まれる。この時、36に示すように
前の回転で第１及び第２の領域へ書込まれたPCM信号に
対して誤り訂正符号の生成が行なわれる。第３及び第４
の領域に書込まれたPCM信号についても、同様に次の１
回転で誤り訂正符号の生成が行なわれる。誤り訂正符号
の生成が行なわれた後に、PCM信号及び誤り訂正符号は3
9のタイミングでRAM21より読出され、40のタイミングで
磁気テープ１上に記録される。記録のタイミングは位置
検出信号38を基準として決められる。位置検出信号38
は、回転ヘッドが０°の位置（ヘッドＡが磁気テープ１
上を走査し始める位置）を示している。サーボ回路13で
は、タイミング生成回路15によって生成された基準信号
37の立下りと位置検出信号38が一致するように回転ヘッ
ド２の回転位相を制御する。そして、記録再生アドレス
生成回路11では位置検出信号38を基準として記録タイミ
ングを決定し、RAM21よりPCM信号及び誤り訂正符号の読
出しを行なう。この読出しは、発振回路10で発振される
記録レートに対応した周波数で行なわれる。なお、位置
検出信号38の位置は、０°以外の位置であってもよい。
また、誤り訂正符号の生成のタイミング36と記録時の読
出しタイミング39が一部重なっているが、誤り訂正符号
の生成の順序と記録の順序を一致させておけば、記録時
には既に記録するPCM信号に対する誤り訂正符号の生成
を終わっているため問題ない。

第５図は、切換回路19の切換タイミング、すなわち記録
のためのPCM信号及び誤り訂正符号の読出しとA/D変換器
25よりRAM21への書込み及び誤り訂正符号の生成の切換
タイミングである。41は切換回路19の制御信号、42はRA
Mのスロットである。ここで、制御信号41が“1"の時に
切換回路18を選択し、“0"の時に記録再生アドレス生成
回路11を選択するとする。すなわち、スロット43ではA/
D変換器25よりRAM21への書込み及び誤り訂正符号の生成
を行ない、スロット44では記録のためのRAM21からのPCM
信号及び誤り訂正符号の読出しを行なう。

第６図は、切換回路18の切換タイミング、すなわち、A/
D変換器25よりRAM21への書込みと誤り訂正符号の生成の
切換タイミングである。45は切換回路18の制御信号であ
り、“1"の時に入出力アドレス生成回路17を選択し、
“0"の時に訂正アドレス生成回路16を選択する。前述の
ように、PCM信号の書込みは、64スロットに２スロット
の割合で行なえばよい。スロット43について見ると、16
スロットに２スロットの割合で行なえばよい。本実施例
では、後述する再生時との兼用を考えて、A/D変換器25
よりRAM21へのPCM信号の書込みに16スロットの内の４ス
ロットを割当てている。そして、残りの12スロットで誤
り訂正符号の生成、すなわち、RAM21と誤り訂正回路22
との間のデータの転送を行なう。

第７図はインターフェース回路６の動作タイミングであ
る。46は記録回路５に入力される記録データのタイミン
グである。数字はデータの番号を示している。記録回路
５では、予め設定されている伝送レートでデータの記録
を行なう。RAM21のアクセス速度は、この記録伝送レー
トに対して２倍以上の速度となるように設定する。本実
施例では、記録伝送レートを約1MHzとしており、RAMの
アクセス速度（3,072MHz）が約３倍となるようにしてい
る。インターフェース回路６では、スロット44でRAM21
より読出されたPCM信号及び誤り訂正符号46で示すよう
な記録伝送レートになるようにデータレートの変換を行
なう。

第８図はインターフェース回路６の構成例である。55〜
59はラッチ回路、60はアンド回路、61はインバータであ
る。また、50はRAM21から読出されたデータの入力端
子、51はスロットの切換信号41の入力端子、52は読出し
要求信号の出力端子、53は記録回路５へのデータの出力
端子、54は記録伝送レートに同期したクロックの入力端
子である。以下、第９図のタイミング図に従って第８図
のインターフェース回路の動作を説明する。ラッチ回路
56では、入力端子54より入力されるクロック66によって
データを順次ラッチして出力端子53より出力する。した
がって、ラッチ回路56でラッチする時に記録データがRA
M21より読出されているように読出しを制御する。ラッ
チ回路56でデータをラッチした時、ラッチ回路58の出力
信号65は“1"となる。この出力信号65をラッチ回路59で
ラッチし、アンド回路60でラッチ回路59の出力と入力端
子51より入力されるスロットの切換信号41の論理積によ
りラッチ回路55のラッチクロック64を生成する。ラッチ
回路55ではラッチクロック64の立上りでRAM21より読出
されたデータをラッチする。63はラッチ回路55の出力を
示している。ラッチ回路55でデータをラッチした時、ラ
ッチ回路57の出力が“1"となり、ラッチ回路58をクリア
し、出力信号65を“0"にする。また、ラッチクロック64
はインバータ61で反転され、出力端子52より出力される
読出し要求信号62を生成する。記録再生アドレス生成回
路11では、読出し要求信号62が“1"になると、RAM21の
アドレスを１つ進め、次のデータをRAM21より読出す。
このようにして、第７図に示したデータレートの変換を
行なう。

以上述べたように、RAM21における記録時の記録信号の
読出しとA/D変換器よりのPCM信号の書込み及び誤り訂正
符号の付加に専用のRAMスロットを割当てることによ
り、１系統のRAMでPCM信号の記録を行なうことができ
る。

次に、第１図のPCM信号記録再生装置において再生を行
なう場合について説明する。

再生時には、入力端子28より入力される記録再生切換信
号により、切換回路３が再生側に切換えられ、回転ヘッ
ド２によって再生された再生信号は再生アンプ７によっ
て増幅及び波形等化が行なわれた後に再生回路８に入力
される。なお、記録再生切換信号は、RAM21の動作タイ
ミングの切換、誤り訂正回路22の動作の切換及びA/D変
換器25の動作の禁止も行なう。

再生回路８では、PCM信号及び誤り訂正符号の復調及び
同期信号，制御信号の検出を行なう。再生回路８で復調
されたPCM信号及び誤り訂正符号は、インターフェース
回路９及びバスライン20を介してRAM21に書込まれる。
書込み時のRAM21のアドレスは、再生回路８で検出され
た同期信号及び制御信号中のブロックアドレスを基準と
して記録再生アドレス生成回路11で生成する。

RAM21に書込まれたPCM信号及び誤り訂正符号は、訂正ア
ドレス生成回路16で生成されるアドレスに従って読出さ
れ、バスライン20を通して誤り訂正回路22に入力されて
誤り訂正が行なわれる。誤り訂正回路22で訂正されたPC
M信号は、再びRAM21に書込まれる。

誤り訂正が行なわれたPCM信号は、入出力アドレス生成
回路17で生成させるアドレスに従ってRAM21より読出さ
れ、バスライン20を通して誤り補正回路23に入力され
る。誤り補正回路23では、誤りできなかった誤りについ
て、前後の値の平均値で置き換える平均値補間等の誤り
補正を行ない、D/A変換器24に出力する。そして、D/A変
換器24でアナログ信号に変換して出力端子27より出力す
る。なお、再生されたPCM信号は、アナログ信号に変換
せずに、そのまま他のPCM機器に出力してもよい。

記録再生アドレス生成回路11、訂正アドレス生成回路16
及び入出力アドレス生成回路17におけるアドレスの生成
は、記録時に生成させるアドレスと再生時に生成される
アドレスが同じであるため、記録時と再生時で同一回路
を共用することができる。

第10図は、再生時の信号の再生、誤り訂正及びPCM信号
の出力のタイミングを示している。70は磁気テープ１よ
りの再生タイミング、71は再生回路８よりRAM21への書
込みタイミング、72は誤り訂正タイミング、73はRAM21
より誤り補正回路23への読出しタイミングである。磁気
テープ１よりの信号の再生は、基準信号37と同期して行
なわれる。そして、タイミング71でRAM21の第１から第
４の領域の順次書込まれる。RAM21の書込まれた再生信
号について、タイミング72で誤り訂正を行なう。なお、
再生信号の書込みと誤り訂正のタイミングが一部重なっ
ているが、再生の順序と誤り訂正の順序を一致させてお
けば問題ない。残り訂正が行なわれたPCM信号は、次の
回転ヘッドの１回転（360°）で出力される。

切換回路18及び19の切換タイミングは記録時と同一でよ
い。すなわち、第５図のスロット43で誤り訂正及びRAM2
1より誤り補正回路23へのPCM信号の読出しを行ない、ス
ロット44で再生信号のRAM21への書込みを行なう。スロ
ット43では、第６図に示すように、16スロットの内の４
スロットをPCM信号の読出しに、12スロットを誤り訂正
時のRAM21と誤り訂正回路22との間のデータの転送に割
当てる。PCM信号の読出しは、１回の読出しで、１ワー
ド16ビットのPCM信号の上位８ビット、下位８ビット及
び読出したPCM信号が誤っているかどうかを示す２個の
フラグの４個のデータを読出す。すなわち、１回の読出
しでRAM21を４回アクセスする。

第11図はインターフェース回路９の動作タイミングであ
る。74は再生回路８より出力される再生データのタイミ
ングであり、再生伝送レートは記録時と同様に約1MHzで
ある。第11図に示すように、再生時には記録時の第７図
の変換の逆の変換を行なう。

第12図はインターフェース回路９の構成例である。84〜
88はラッチ回路、89はバッファである。また、80は再生
回路８から出力された再生データ74の入力端子、81は再
生データに周期した再生クロックの入力端子、82はRAM2
1へのデータの出力端子、83はスロットの切換信号41の
入力端子である。以下、第13図のタイミング図に従って
第12図のインターフェース回路の動作を説明する。ラッ
チ回路84では、入力端子80より入力された再生データ74
を入力端子81より入力された再生クロック90でラッチす
る。91はラッチ回路84の出力を示している。ラッチ回路
84でデータをラッチした時、ラッチ回路86の出力信号92
は“1"となる。この出力信号92をラッチ回路88でスロッ
ト切換信号41によりラッチし、アンド回路60でラッチ回
路88の出力とスロット切換信号41の論理積によりラッチ
回路85のラッチクロック93を生成する。94はラッチ回路
85の出力を示している。ラッチ回路85でデータをラッチ
した時、ラッチ回路87の出力は“1"となり、ラッチ回路
86をクリアし、出力信号92を“0"にする。バッファ89
は、スロット切換信号41が“0"の時、すなわち、スロッ
ト44の時にラッチ回路85にラッチされている再生データ
を出力端子82よりRAM21に出力する。このようにして、
第11図に示したデータレートの変換を行なう。

第14図は入出力アドレス生成回路17の構成例である。10
0,102はカウンタ、101はラッチ回路、104は論理和回
路、105はインバータ、106はデコード回路である。本実
施例は、サンプリング周波数が48kHz及び32kHzの２種類
PCM信号を記録再生する場合の例を示している。

入力端子29はサンプリング周波数切換信号の入力端子で
あり、48kHzの時は、“1",32kHzの時は、“0"となる。
入力端子107はタイミング生成回路15より出力されるク
ロックの入力端子であり、第６図の45と同じ信号が入力
される。108は入出力アドレスの出力端子であり、入出
力アドレスを切換回路18に出力する。109は誤り補正回
路23、D/A変換器24及びA/D変換器25の制御クロックを出
力する。

以下、第15図のタイミング図に従って動作を説明する。
第15図は出力端子109より出力されるクロックのタイミ
ングを示している。まず、サンプリング周波数が48kHz
の時には、入力端子29より“1"が入力されているため、
カウンタ102はリセットされている。したがって、ラッ
チ回路101の出力も“1"となり入力端子107より入力され
たクロック信号45がそのまま出力端子109より出力され
る。また、このクロック信号によりカウンタ100がカウ
ントアップされる。カウンタ100の値はデコード回路106
に入力され、入出力アドレスが生成され出力端子108よ
り出力される。すなわち、入出力タイミング毎に新しい
アドレスが生成されて出力される。

サンプリング周波数が32kHzの時には、入力端子29より
“0"が入力されているため、カウンタ102は３分周回路
として動作する。したがって、ラッチ回路101の出力
は、３クロックに１回の割合で“1"となり、出力端子10
9より出力されるクロックは第15図の110のようになる。
すなわち、カウンタ100におけるカウントアップ及び誤
り補正回路23、D/A変換器24、A/D変換器25の動作は入出
力タイミングの３回に２回となり、PCM信号の入出力レ
ートをサンプリング周波数が48kHzの時の2/3にすること
ができる。

なお、サンプリング周波数の比が異なる時でも、比がm:
n（ｍ＞ｎ）の時に入出力タイミングのｍ回にｎ回だけ
入出力を行なえばよい。

以上述べたように、RAM21における再生時の再生信号の
書込みと誤り訂正及びPCM信号の出力に専用のRAMスロッ
トを割当てることにより、１系統のRAMでPCM信号の再生
を行なうことができ、異なるサンプリング周波数のPCM
信号にも対応できる。また、記録時と再生時でRAMアド
レス生成回路を共用することができる。

なお、切換回路18及び19は、１個の３入力の切換回路を
用いてもよい。

第16図は本発明のPCM信号再生装置の一実施例である。
動作は第１図の回路の再生時と同じである。すなわち、
第１図のPCM信号記録再生装置より記録回路及びA/D変換
器を取り除くことによって再生専用回路を構成すること
ができる。また、記録専用回路も同様に再生回路及び誤
り補正回路、D/A変換器を取除くことによって構成でき
る。

〔発明の効果〕

本発明によれば、１系統のRAMでPCM信号の記録再生を行
なうことができる。また、サンプリング周波数の異なる
PCM信号の記録再生にも対応することができる。

【図面の簡単な説明】

第１図は本発明のPCM信号記録再生装置の一実施例を示
す図、第２図は磁気テープ上の記録パターン図、第３図
はブロック構成図、第４図は記録時のタイミング図、第
５図は切換回路19のタイミング図、第６図は切換回路18
のタイミング図、第７図はインターフェース回路６のデ
ータ変換を示す図、第８図はインターフェース回路６の
一構成例を示す図、第９図は第８図の回路のタイミング
図、第10図は再生時のタイミング図、第11図はインター
フェース回路９のデータ変換を示す図、第12図はインタ
ーフェース回路９の一構成例を示す図、第13図は第12図
の回路のタイミング図、第14図は入出力アドレス生成回
路17の一構成例を示す図、第15図は第14図の回路のタイ
ミング図、第16図は本発明のPCM信号再生装置の一実施
例を示す図である。 ５……記録回路,6,9……インターフェース回路,8……再
生回路,10,14……発振回路,11……記録再生アドレス生
成回路,15……タイミング生成回路,16……訂正アドレス
生成回路,17……入出力アドレス生成回路,18,19……切
換回路,21……RAM,22……誤り訂正回路,23……誤り補正
回路,24……D/A変換器,25……A/D変換器,100……カウン
タ,101……ラッチ回路,102……カウンタ,104……論理和
回路,105……インバータ,106……デコード回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−79564（ＪＰ，Ａ) 特開 昭59−215013（ＪＰ，Ａ) 特開 昭60−70504（ＪＰ，Ａ) 特開 昭59−154612（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】サンプリング周波数がｆまたはn/m×ｆのP
   CM信号、PCM信号の誤りを訂正する誤り訂正符号及びPCM
   信号に関連した信号を記録媒体に記録再生する記録再生
   回路と、記録再生する前記PCM信号及び誤り訂正符号を
   記憶しておく記憶回路と、前記記憶回路の書込み及び読
   出し時のアドレスを制御するアドレス制御回路と、記録
   時の前記誤り訂正符号の生成及び再生時の誤り訂正を行
   なう訂正回路よりなるPCM信号記録再生装置において、
   前記アドレス制御回路は、記録再生時のPCM信号の読出
   しまたは書込みアドレスを生成する記録再生アドレス生
   成回路と、前記訂正回路との間のデータの転送を行なう
   ためのアドレスを生成する訂正アドレス生成回路と、PC
   M信号の入出力のための書込みまたは読出しアドレスを
   生成する入出力アドレス生成回路とよりなり、前記記録
   再生アドレス生成回路及び訂正アドレス生成回路は、サ
   ンプリング周波数に関わらず同一のタイミングでアドレ
   スの生成を行ない、前記入出力アドレス生成回路は、サ
   ンプリング周波数がn/m×ｆの時に、サンプリング周波
   数がｆの時に対してｍ回にｎ回の割合でアドレスの生成
   を行なうことを特徴とするPCM信号記録再生装置。
2. 【請求項２】サンプリング周波数がｆまたはn/m×ｆのP
   CM信号、PCM信号の誤りを訂正する誤り訂正符号及びPCM
   信号に関連した信号を記録媒体より再生する再生回路
   と、再生した前記PCM信号及び誤り訂正符号を記憶して
   おく記憶回路と、前記記憶回路の書込み及び読出し時の
   アドレスを制御するアドレス制御回路と、誤り訂正を行
   なう訂正回路よりなるPCM信号再生装置において、前記
   アドレス制御回路は、再生時のPCM信号の書込みアドレ
   スを生成する再生アドレス生成回路と、前記訂正回路と
   の間のデータの転送を行なうためのアドレスを生成する
   訂正アドレス生成回路と、PCM信号の出力のための読出
   しアドレスを生成する出力アドレス生成回路とよりな
   り、前記再生アドレス生成回路及び訂正アドレス生成回
   路は、サンプリング周波数に関わらず同一のタイミング
   でアドレスの生成を行ない、前記出力アドレス生成回路
   は、サンプリング周波数がn/m×ｆの時に、サンプリン
   グ周波数がｆの時に対してｍ回にｎ回の割合でアドレス
   の生成を行なうことを特徴とするPCM信号再生装置。