JPH0793212A

JPH0793212A - データ記憶装置

Info

Publication number: JPH0793212A
Application number: JP6188861A
Authority: JP
Inventors: Laurent Carre; カルローラン; Patrick Correard; コレアールパトリック
Original assignee: SGS THOMSON MICROELECTRONICS; SGS Thomson Microelectronics SA
Current assignee: SGS THOMSON MICROELECTRONICS; STMicroelectronics SA
Priority date: 1993-07-19
Filing date: 1994-07-19
Publication date: 1995-04-07
Also published as: EP0635786A1; FR2708115A1; FR2708115B1; US5535173A; DE69400891D1; EP0635786B1; DE69400891T2

Abstract

(57)【要約】【構成】欠陥セルを含むＡＵＤＩＯタイプのメモリ
を、該メモリ内た欠陥セル群を心配せずに使用すること
に関する問題を解決するために、記録する音を、メモリ
内のランダムなアドレス、より好ましくは擬似ランダム
なアドレスに記憶させる。そのような方法で音を記憶す
ることにより、同じ擬似ランダムシーケンスに従った読
出し操作中に、一貫した音を再生することが可能とな
る。同時に、この装置は、使用するメモリの品質に対し
て多くを要求しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ要素を記憶する
ための装置に関するものであり、特に、そのデータが使
用されている時、特に聞き取られている時に、それと判
るような大きなエラーを起こすことなく、時折記憶の欠
陥を許容することができるような性質を有するＡＵＤＩ
Ｏタイプのデータ要素の記憶に関するものである。該装
置はまた、画像データ要素（特に圧縮されている時）を
記憶するのに使用することもできる。従って、本明細書
においては、ＡＵＤＩＯという言葉は、より一般的に、
音、映像およびその他のタイプのデータ要素を示すもの
として使用するものである。そのようなＡＵＤＩＯ情報
を記憶するためのコストを削減するには、ＡＵＤＩＯタ
イプのスタティックまたはダイナミック電子メモリ、す
なわち、欠陥メモリセルを含むメモリを使用するのが望
ましい。

【０００２】

【従来の技術】そのような構成を可能にするには、エラ
ー率が一定の最大値を越えないようにしなければなら
ず、さらに、ＡＵＤＩＯ信号の再使用中、つまり再送信
中に、エラーが均一に振り分けられるようになされる必
要がある。公知の方法では、そのような欠陥により起こ
りうる結果を抑えるために、ＡＵＤＩＯ信号を表すデジ
タル情報要素に、エラー検出・訂正コードを加えること
ができる。エラー検出・訂正コードは、単独の欠陥に対
しては非常に効果的な公知のタイプのもので、エラー訂
正アルゴリズムの実行を必要とする。

【０００３】ＡＵＤＩＯタイプメモリを使用しようとす
る場合、２つの制約が生じる。第１の制約は、そのメモ
リ内で、所定のエラー率（ＴＭＡＸ）を越えてはならな
いということである。第２番目に、欠陥は、メモリのメ
モリマップ内に均一に振り分けられなければならない。
ＡＵＤＩＯタイプのランダムアクセスメモリ（ＲＡＭ）
は２種類の欠陥を含む。第１は、メモリが互いに孤立し
た欠陥メモリセルを含むことである。第２は、メモリが
グループにまとまった欠陥メモリセルを含むことであ
る。後者のタイプの欠陥は、特に、欠陥メモリ列または
欠陥メモリ行がある場合に存在するものである。後者の
タイプの欠陥は、上記第２の制約と両立不可能であるこ
とが理解されよう。従って、ＡＵＤＩＯメモリの選択
は、孤立した欠陥メモリセルの割合がＴＭＡＸよりも低
く、グループになった欠陥メモリセルの割合がゼロであ
るようなものに限られる。このような状況の欠点は、Ａ
ＵＤＩＯメモリを選り分けて、どのメモリが使用可能で
あるかを知らなければならないということにある。さら
に、いくつかのメモリはこの選り分け作業終了時に無効
となる。

【０００４】この問題を解決するための公知の方法は、
電源が入ってデータが書き込まれる前に、メモリとアド
レスされるセルの状態をチェックするというものであ
る。欠陥が見出された場合には、その欠陥のテーブルが
準備される。このテーブルが保存されて、欠陥メモリセ
ルに向けたアドレスは別のルートで冗長メモリセルへと
送られる。この方法には、まず第１に複雑である、第２
に使用中に時間のロスを引き起こすという欠点がある。
そのような利用の結果、さらに、メモリの使用率はもは
や100 ％にはならず、メモリの平均ビット伝送速度が遅
くなる。これら従来技術における欠点は、上記のような
メモリの応用の発達が、使用するメモリのいわゆる「欠
陥なし」という品質にかかってくるという点にある。

【０００５】

【発明が解決しようとする課題】本発明の目的は、これ
ら全ての制約を取り除き、メモリの厳密な品質を特定す
る必要なしに、低品質のＡＵＤＩＯメモリにデータ要素
を記憶させるための回路を作製することにある。本発明
では、ＡＵＤＩＯメモリの製造者によって与えられるエ
ラー率Ｔが判っていて、それが最大値ＴＭＡＸよりも低
いことが確認できさえすればよい。実際には、これらの
ＡＵＤＩＯメモリはダイナミックメモリであるが、同時
にスタティックメモリであってもよく、さらには、ＲＡ
Ｍであるならば不揮発性メモリであってもよい。

【０００６】

【課題を解決するための手段】本発明では、上記に示さ
れた問題を解決するために、再生される（つまりスピー
カに送り出される）ＡＵＤＩＯデータ要素は、連続的に
互いに可干渉性を持つすなわち互いに一貫性を有すると
いう事実を利用する。メモリへの書込み操作中に、連続
する音に対応した連続するデータ要素は、メモリ内の異
なる位置に、ランダムまたは擬似ランダムに振り分けら
れる。メモリからの読出し操作中には、記憶されている
ＡＵＤＩＯデータの連続した要素は同じ擬似ランダムシ
ーケンスに従って再び読出される。記憶のランダムな特
性のゆえに、グループになっている欠陥は簡単に取り除
かれる。

【０００７】

【作用】読出し中、つまりデータ要素が聴かれている
時、欠陥がグループになっている場合でも、メモリマッ
プ内にランダムに振り分けられているものと見なされ
る。従って、エラーが単独であるかグループになってい
るかを心配することなく、エラー率が許容最大値よりも
低いメモリを使用することが可能となる。さらに、デー
タ要素は規定された開始アドレスから始まって順番に書
込みおよび読出しがなされ、その他のアドレスは、総じ
て、擬似ランダムコード発生器により決定される。擬似
ランダムコード発生器を開始値に初期化した後、このシ
ステムは自動的に次々とアドレスを発生する。従ってメ
モリの書込みおよび読出しは所定の順序に従う。データ
要素へのアクセスが繰り返しの連続した退屈なものにな
るのを避けるために、擬似ランダムコード発生器には、
任意の値を前もって設定するために利用され、任意の予
定された位置で少なくとも読出しあるいは書込み操作の
シーケンスを開始させるような設定またはプリセット用
の入力が備えられている。

【０００８】ＡＵＤＩＯメモリであれその他のメモリで
あれ、電子メモリのメモリマップ内の情報管理を容易に
するために、一般にメモリマップはセクタに分割されて
いる。次のセクタに移る前に１つのセクタ内の全てのメ
モリワードが再生されるならば、本発明の範囲内で、最
も簡単なメモリマップのセクタ化が行われることによ
り、各セクタについて、そのメモリの合計エラー率をセ
クタの数で割った最大エラー率が選択される。その場
合、メモリの合計エラー率が全体としてＴＭＡＸの範囲
内であっても、あるセクタにおける実際のエラー率が高
すぎて、そのメモリが使えないという危険がある。

【０００９】本発明では、このさらなる問題点を解決す
るために、発生器によって作り出される新しい擬似ラン
ダムアドレスの各々について、セクタを変えるという案
が出てきた。好ましい具体例では、このセクタの変更自
体はランダムでも擬似ランダムでもなく、セクタの数を
法とする漸進的なものである。以上のような条件の下
で、再生中に起こるエラー率は製造者によって与えられ
る値のままとなり、アドレシングは簡単なままとなる。
この場合、アドレスはセクタの番号に対応する第１の部
分と、完全に擬似ランダムな第２の部分とで構成され
る。

【００１０】さらに、記憶させるメモリワードのサイズ
に関してもう１つ問題が残っている。ある製造上の問題
の事例において、メモリマップ内の欠陥セルが互いに連
続しているすなわち隣接していることがある。そのよう
な条件下では、各アクセスにおいて、あるワード全体が
１グループの隣接するセルに書き込まれるならば、擬似
ランダムアドレシング装置が役に立たないものになって
しまう。例えば、４ビットのワードが使用される場合、
４個の不良ビットのパケットを作り出す危険がある。さ
らに、読出し／修飾／書込みのサイクルを使って一度に
１ビットしか書き込まないならば、情報へのアクセス時
間の利得が無くなる。

【００１１】このもう一つの問題を解決するために、本
発明では、異なるメモリーパックの間には欠陥の相関は
ないと仮定する。数ビット（例えば４ビット）よりなる
データバスを備えた複合メモリマップは、物理的には、
数個（例えば４個）の１ビットメモリパック回路が並列
に接続されて構成されている。従って、それぞれのメモ
リパック回路の同じ擬似ランダムアドレスに位置する単
一メモリセルに、平行して、正に同時にアクセスできる
ようになる。続いて各メモリパック回路がワイヤ上に１
ビットの情報要素を発生し、このワイヤが、そのメモリ
パック回路セットの４本のワイヤよりなるデータバスの
うちの１つのワイヤを形成する。

【００１２】従って、本発明の目的は、ランダムアクセ
スメモリ（ＲＡＭ）のメモリワード内に連続するデータ
要素を記憶するための装置を提供することであって、該
装置が連続するデータ要素をメモリ内の擬似ランダムア
ドレスに振り分けるための擬似ランダムアドレス発生器
を備えている。上記およびその他の目的および利点は、
以下の詳細な記載と添付図によって、より明確に理解さ
れよう。以下の記載は単なる例であって、本発明をなん
ら限定するものではない。

【００１３】

【実施例】図１は、ＲＡＭ３に、メモリワード２単位
で、連続するデータ要素を記憶するための装置１を示し
ている。本発明によれば、この記憶装置は、連続するデ
ータ要素を連続する擬似ランダムなアドレス４、５、
６、７などに振り分けるための擬似ランダムアドレス発
生器Ｃ１、Ｃ２およびＣ３を備えている。図２は、その
ような擬似ランダム発生器の具体例を示す。しかしなが
ら、これはどのような発生器であってもよく、特にMiro
n ABRAMOVICI, Melvin A. BREUERおよびArthur D. FRIE
DMANの労作"Digital Systems Testing And Testable de
sign"(Computer Science Press, 1990, pp432 〜441)に
記載されているようなタイプの発生器であってもよい。

【００１４】本発明の好ましい具体例によるならば、擬
似ランダムアドレスの発生器には、アドレス信号の第１
の部分を表すＰビットの擬似ランダム２進数ワードを連
続的に発生するための第１の回路Ｃ１を有する。１つの
例では、Ｐ＝15である。この発生器はさらに、それに続
くＱビットの２進数ワードを同期化させて発生するため
の第２の回路Ｃ２を備えている。１つの例ではＱ＝７で
ある。これらの２進数ワードは、それぞれ回路Ｃ１およ
びＣ２の出力Ａ’１およびＡ’２からＰビットのバスと
Ｑビットのバス上に出力され、それらＰビットのバスと
Ｑビットのバスは連結されて、（Ｑ＋Ｐ）ビットのバス
Ａ’３を構成する。

【００１５】回路Ｃ１およびＣ２は以下のように作動す
る。初期状態より出発して、両回路Ｃ１およびＣ２にイ
ンクリメント信号Ｔが印加される。このインクリメント
信号の転送は、クロック信号ＣＫによって回路Ｃ１およ
びＣ２をトリガすることにより同期化され、クロック信
号は有効化信号として機能する。インクリメント信号Ｔ
は全く単純なパルス信号である。回路Ｃ１は２^P個の異
なる２進数状態で構成される周期的な擬似ランダム信号
を発生する。各周期ごとに、回路Ｃ１は、同じ擬似ラン
ダムステップを繰り再現する。

【００１６】図２ａは回路Ｃ１の構成例を示している。
この回路はカスケード接続されてシフトレジスタを構成
する15個で一組のレジスタＲＬ０〜ＲＬ14によって構成
されている。レジスタＲＬ０の出力はレジスタＲＬ１の
入力に接続されている。レジスタＲＬ１の出力はレジス
タＲＬ２の入力に接続されており、以下同様である。レ
ジスタＲＬ14の出力およびレジスタＲＬ０の出力は排他
的ＯＲゲートＸＯＲ８の２つの入力に印加され、その排
他的ＯＲゲートの出力がレジスタＲＬ０の入力に印加さ
れている。レジスタＲＬ０〜ＲＬ14の出力は、アドレス
信号Ｌ０〜Ｌ14を供給する。これらのレジスタは全て、
クロック信号ＣＫによってインクリメント信号Ｔが有効
化されて生じる信号ｈによってトリガされる。

【００１７】通常、Ｐ個の出力を有するこのような擬似
ランダム状態の発生器は、２^P-1個の異なる状態を作り
出すことができる。実際、状態000...000 、または場合
によって111...111 は、発生器の作動をトリガすること
はできない。これらの２進数状態は、発生器の展開を阻
止するために「ウェル」と呼ばれる。本発明では、これ
ら「ウェル」は検出されて解読される。この解読結果を
用いて回路Ｃ１を公知の状態に設定する。１つの例で
は、解読回路は非常に単純で、信号Ｌ０〜Ｌ14を受け取
るＮＯＲゲート９を備えている。これらの信号が全てゼ
ロである場合、ＮＯＲゲート９が“１”の状態を設定す
るための信号Ｆを作り出す。信号ＦがＸＯＲゲート８に
印加されてこのゲート８の出力を“１”の状態に設定す
る。その結果、次のパルスｈで、信号Ｌ０〜Ｌ14の全信
号と同様“ゼロ”であった信号Ｌ０が“１”にされる。
以上のような条件下で、擬似ランダムコードの発生が再
開される。２^P-1個のステップの終了時にマイクロプロ
セッサ14はＣ１を再ロードして、これを“全てがゼロ”
の状態にする。

【００１８】回路Ｃ２はカウンタとして製造されるのが
好ましく、この場合、７個の出力を有し、各ステップに
付き１ポイントずつ漸進的に進行する、128 までカウン
トするカウンタとして製造されるのが好ましい。回路Ｃ
２の出力の進行を予測するのは容易である。回路Ｃ１に
ついては、図２ａに、あるシフトレジスタの出力とその
次のシフトレジスタの入力との間に置かれる一連の切り
換えスイッチＩ０〜Ｉ14が示されてている。これらの切
り換えスイッチＩ０〜Ｉ14によって、レジスタＲＬ０〜
ＲＬ14の入力が、状態を設定またはプリセットするため
の入力バス10の15本のワイヤに連結されるようになる。
切り換えスイッチＩ０〜Ｉ14を制御する制御信号は、回
路Ｃ１の入力11に印加される。回路Ｃ２については、命
令がカウンタＣ２の制御ワイヤ13に印加される時に、カ
ウンタがバス12の７本のワイヤに接続される。この命令
が印加される時、バス10および12における２進数状態
が、レジスタＲＬ０〜ＲＬ14の入力と、カウンタＣ２の
設定用入力に印加される。以上のローディング操作が実
行されたならば、次のパルスｈで、これらの設定または
プリセット状態が回路Ｃ１とＣ２の出力のバス26におい
て得られるようになる。

【００１９】オーディオ信号の記録中に、無音期間を録
音する必要が生じることがある。そのような無音期間を
記憶するためにメモリのかなりの部分をさくよりは、そ
の継続時間を測定して、適切なプロトコルに従い、無音
継続時間に対応するコード化されたワードを記録する方
が好ましい。その場合に解決しなければならないのは、
時間ｔにおいて、時間ｔ−ｎで始まった継続時間がｎで
ある無音が起こったことを検出するという問題である。
さらに、時間ｔ−ｎ＋１に対応するアドレスから記録を
行うことが求められる。コード化されたワード（適応さ
れたエラーコードを有するのが好ましい）を、時間ｔ−
ｎ＋１に対応するアドレスから記録するのが望ましい。

【００２０】その場合問題は、時間ｔ−ｎ＋１に対応す
る完全に決定論的な擬似ランダムアドレスに戻ることで
ある。この時間ｔにおいて判っていることは、第１にス
テップの数ｎと、第２に、時間ｔにおける回路Ｃ１およ
びＣ２の出力の状態である。時間ｔ−ｎ＋１に出力の状
態が判ることが望ましい。時間ｔ−ｎ＋１における回路
Ｃ２の出力の状態を決定するために、状態の128を法と
して、〔時間ｔ−ステップの値ｎ〕で簡単な引算を行
う。しかしながら、時間ｔ−ｎ＋１における回路Ｃ１の
出力を決定するのはそれ程簡単ではない。なぜなら回路
Ｃ１を反対に作動させなければならず、これは不可能で
ある。本発明では、回路Ｃ１の出力をその前の状態に設
定することを意図されたメモリ15内のプログラムを走ら
せるマイクロプロセッサ14を用いてこの問題を解決す
る。メモリ15内のプログラムによって、この状態を決定
し、上記の方法に従い、バス10および命令11を用いて、
その状態を回路Ｃ１の出力に印加することが可能とな
る。

【００２１】図３はこの目的のためにマイクロプロセッ
サ14が実施するようになされるべき動作のフローチャー
トである。シフトレジスタが含まれているとするなら
ば、それぞれの逆計算ステップにおいて、命令16で、時
間ｔ−１におけるレジスタＲＬの理論上の出力を、時間
ｔ−ｉ＋１におけるレジスタＲＬｕ＋１の出力に等しく
することによって計算する必要がある。これは最後のレ
ジスタを除く全てのレジスタにあてはまる。実際、レジ
スタＲＬ14の後には続くレジスタは存在しない。ＸＯＲ
の機能がゲート８において行われるならば、時間ｔ−１
におけるレジスタＲＬ14の理論上の出力は、命令17にお
いて、時間ｔ−ｉ＋１におけるレジスタＲＬ０とＲＬ１
の出力の２進数信号に印加された排他的ＯＲ機能の結果
に等しいものとして計算される。しかしながら、可干渉
性のために、命令17は命令16のまえに実行される。

【００２２】さらに解決しなければならないのは、レジ
スタＲＬ０の出力が“１”の状態であって、他のレジス
タの出力が“０”の状態にある場合に起こる問題であ
る。事実、この状態の前にくるのは、通常抜け出ること
が不可能であり、従って理論上、逆に入ることが不可能
な「ウェル」状態である。従って、各ステップで行われ
るテスト18の最中に、このような状況を検出する試みが
なされる。このような状況が発生した時には、レジスタ
ＲＬ14〜ＲＬ０の前にくる全ての出力の値が、命令19で
ゼロに設定される。テスト18は当然、命令17の前に実行
される。一組の命令とテスト16〜19は、ｎ回実行され
る。このために、開始時の値を１とするインクリメント
ｉを用いてｉが所定の値に達した時にこの計算の実行を
停止する。

【００２３】ｉが所定の値に達したことを決定するテス
ト20の終了後、命令21が、回路Ｃ１の出力を、最後に計
算された計算値Ｌ０〜Ｌ14に、電気的に設定する。実
際、マイクロプロセッサ14が、データバス22によって回
路Ｃ１のバス10を作動させ、制御出力23によって命令11
を作動させる。回路Ｃ２についても類似のプロセスが行
われるが、値を計算するためのプログラムははるかに簡
単で、１つの引算で構成されている。

【００２４】メモリ３はデータバス24によって外部と連
結されている。１例によれば、バス24は４ビットのバス
であり、さらに、回路Ｃ１およびＣ２によって作り出さ
れる（Ｐ＋Ｑ）本ワイヤのバス26に接続されているアド
レスバス25により、読出し／書込みまたは修飾アドレス
を受け取る。実際には、基準化のために、メモリ３がダ
イナミックタイプのメモリである場合には、アドレスバ
スは11本のワイヤに制限される。この場合、マルチプレ
クシング回路Ｃ３が、通常の２倍の速度で、11本ワイヤ
のバス27への供給を行う。メモリ３では、公知の方法
で、このような11本ワイヤのバスがマルチプレクシング
され、所望のビット数を備えた、つまり22ビットのアド
レスワードを再構成する。実用上の理由から、回路１は
モノリシック集積回路で、これにはマルチプレクサＣ３
を組み込むことが必要と思われる。このマルチプレクサ
の動作は公知のタイプのもので、ここで詳細に説明する
必要はない。マルチプレクサＣ３は、信号２ｈにより、
信号ｈの２倍の周波数で制御されるにすぎない。この具
体例の変形例として、メモリ３のデータバス24およびあ
る種の制御ワイヤＣＡＳおよびＲＡＳは、集積回路１を
通過するようになされることも可能である。

【００２５】好ましい具体例では、メモリ３は全て同一
の４つのメモリモジュールＭ１〜Ｍ４が並列に接続され
て構成されており、各モジュールが２^P+Q＝４メガセル
のメモリをそれぞれ有する。回路１が準備するアドレス
は、４つのモジュールＭ１〜Ｍ４のアドレスデコーダの
アドレス入力に同時に印加される。これらモジュールは
それぞれ、１本ワイヤのデータバスに接続されている。
１本ワイヤのデータバス28〜31は合わされて４本ワイヤ
のバス24となる。その結果、４ビットワードが、４個の
メモリモジュールＭ１〜Ｍ４それぞれの４個の１ビット
ワードに確実にロードされるようになる。このようにし
て、１つの情報要素を表す４ビットのメモリーワード
を、１つのメモリパックにロードする必要は回避され
る。そのようなロードは、問題となるメモリワード全体
が欠陥である場合に情報の保存を困難にしよう。

【００２６】図４はメモリ要素Ｍ１〜Ｍ４をアドレスす
るための操作がどのように組織化されているかを実際的
に示す図である。回路Ｃ１の出力には、15個の信号Ｌ０
〜Ｌ14が存在する。回路Ｃ２の出力には７個の信号Ｈ０
〜Ｈ６が存在する。バス26でには、単純な並列によっ
て、22個のアドレス信号Ａ０〜Ａ21がある。マルチプレ
クサＣ３からは、交互に使用可能な、信号Ａ０〜Ａ10、
次に信号Ａ11〜Ａ21が送られてくる。実際には、信号Ａ
０〜Ａ10はメモリ要素Ｍ１〜Ｍ４の列デコーダに印加さ
れ、信号Ａ11〜Ａ21は行デコーダに印加されるものであ
る。つまり、図１でセクタが示されている方法は、実際
に行われることを概略示したものに過ぎない。

【００２７】回路Ｃ１の状態の数２^Pは、回路Ｃ２の状
態の数２^Qよりも大であるために、回路Ｃ１が周期的な
ローテーションを１つ完了する前に、回路Ｃ２は周期的
なローテーションを数回完了するようになされる。実際
には、Ｃ１の１つのローテーションの間に、回路Ｃ２は
２^P-Qのローテーションを実行する。上記の実施例で
は、256 のローテーションを実行する。しかしながら、
以上のローテーションが全て終了した時点で、回路Ｃ１
が以前と同じ２進数状態を作り出し、一方で回路Ｃ２も
また同じ２進数状態を作り出すという危険がある。その
場合、メモリ３内の２^P個のメモリワードのみにアクセ
スが制限される危険がある。そのためには、マイクロプ
ロセッサ14とプログラムメモリ15を用いて、カウンタＣ
２のローテーションの数を数えるプログラムを実行す
る。２^P-Q回のローテーションが終了した時点で、Ｃ２
のみが１ポイントだけ進められて、Ｃ１が“全てがゼ
ロ”の状態にロードされる。次に、このローテーション
のカウントが再開されて、256 の値が得られるまで行わ
れ、以下同様になされる。

【００２８】以上のように本発明の実施例を特定して１
つ挙げて説明したが、当業者には各種の改良、変更およ
び修正が可能であろう。そのような改良、変更および修
正は、上記の記載の範囲に含まれるものとする。従って
ここに挙げた具体例は単に例示のためのものであり、本
発明は以下の請求項およびその同等物によってのみ限定
されるものとする。

【図面の簡単な説明】

【図１】本発明のメモリを示す。

【図２】（ａ）および（ｂ）は本発明の擬似ランダム
発生器の具体例を示す。

【図３】リバースモードでの擬似ランダム発生器の使
用に関するフローチャート。

【図４】ダイナミックメモリ集積回路のための本発明
回路の具体例の特徴を示す。

【符号の説明】

１・・・記憶装置２・・・メモリワード３・・・ＲＡＭ４、５、６、７・・・擬似ランダムアドレス８・・・ＸＯＲゲート９・・・ＮＯＲゲート 10・・・入力バス 11・・・入力、命令 12、26、27・・・バス 13・・・制御ワイヤ 14・・・マイクロプロセッサ 15・・・メモリ 16、17、19、21・・・命令 18、20・・・テスト 22、24、28、29、30、31・・・データバス 23・・・制御出力 25・・・アドレスバスＡ’１、Ａ’２・・・出力Ａ’３・・・バスＣ１・・・擬似ランダムアドレス発生器の第１の回路Ｃ２・・・擬似ランダムアドレス発生器の第２の回路Ｃ３・・・マルチプレクサＡ０〜Ａ12、Ｌ０〜Ｌ14・・・アドレス信号Ｉ０〜Ｉ14・・・切り換えスイッチＨ０〜Ｈ６・・・信号Ｍ１〜Ｍ４・・・モジュールＲＬ０〜ＲＬ14・・・レジスタＴ・・・インクリメント信号ＣＫ・・・クロック信号Ｆ、ｈ・・・信号ＣＡＳ、ＲＡＳ・・・制御ワイヤ

───────────────────────────────────────────────────── フロントページの続き (72)発明者パトリックコレアールフランス国 38320 ポワザアヴニュデイベン 28 デー

Claims

【特許請求の範囲】

【請求項１】連続するデータ要素を、ランダムアクセ
スメモリ内の連続する擬似ランダムアドレスに振り分け
る擬似ランダムアドレスの発生器を備えていることを特
徴とする、連続するデータ要素をランダムアクセスメモ
リのメモリワードに記憶させるための装置。
【請求項２】上記メモリがダイナミックメモリである
ことを特徴とする請求項１に記載の装置。
【請求項３】現在のアドレスに応じて、その前の擬似
ランダムアドレスを計算するための計算回路をさらに備
えていることを特徴とする請求項１に記載の装置。
【請求項４】上記メモリ内に、Ｎ個のメモリ集積回路
が配列されており、各メモリ集積回路が、それぞれが長
さＲビットのメモリワード２^M個を有しており、上記Ｎ
個のメモリ集積回路の各々は、Ｒ本ワイヤのデータバス
によって、メモリのＮ×Ｒ本ワイヤよりなるデータバス
の内のＲ本の異なるワイヤに接続されており、上記Ｎ個
のメモリ集積回路は、Ｍ本ワイヤよりなるアドレスバス
に並列に接続されていることを特徴とする請求項１に記
載の装置。
【請求項５】Ｒが１であることを特徴とする請求項４
に記載の装置。
【請求項６】上記擬似ランダムアドレス発生器がさら
に、連続するデータ要素を記憶するために使用されるア
ドレス信号の第１の部分を表す擬似ランダムなＰビット
の２進ワードを連続的に送出するための第１の回路を備
え、上記装置がさらに、連続するデータ要素を記憶する
ために使用される上記アドレス信号の第２の部分を表す
それに続くＱビットの２進数ワードを連続的に送出する
第２の回路と、上記第１の回路と上記第２の回路のＰビ
ットの２進数ワードとＱビットの２進数ワードの送出
を、連続するデータ要素と同期化させる同期回路と、上
記アドレス信号の第１の部分と第２の部分とを連結し
て、Ｐ＋Ｑビットの擬似ランダムアドレスを生成し、連
続するデータ要素が上記メモリ内に擬似ランダムに振り
分けられるようにする連結回路とを有することを特徴と
する請求項１に記載の装置。
【請求項７】現在のアドレスに応じて、その前の擬似
ランダムアドレスを計算するための計算回路をさらに備
えていることを特徴とする請求項６に記載の装置。
【請求項８】上記メモリ内に、Ｎ個のメモリ集積回路
が配列されており、各メモリ集積回路が、それぞれが長
さＲビットのメモリワード２^M個を有しており、上記Ｎ
個のメモリ集積回路の各々は、Ｒ本ワイヤのデータバス
によって、メモリのＮ×Ｒ本ワイヤよりなるデータバス
の内のＲ本の異なるワイヤに接続されており、上記Ｎ個
のメモリ集積回路は、Ｍ本ワイヤよりなるアドレスバス
に並列に接続されていることを特徴とする請求項６に記
載の装置。
【請求項９】Ｒが１であることを特徴とする請求項８
に記載の装置。
【請求項１０】上記連結回路がマルチプレクサを有す
ることを特徴とする請求項６に記載の装置。
【請求項１１】上記メモリがダイナミックメモリであ
ることを特徴とする請求項６に記載の装置。
【請求項１２】上記第１および第２の回路が設定入力
を備え、さらに、上記設定入力に印加された所定の状態
を上記第１および第２の回路の出力に転送するための手
段を有することを特徴とする請求項６に記載の装置。
【請求項１３】現在のアドレスに応じて、その前の擬
似ランダムアドレスを決定するための計算回路をさらに
備えていることを特徴とする請求項12に記載の装置。
【請求項１４】上記第１の回路が２^P個の擬似ランダ
ム２進数状態の期間を有し、上記第２の回路が２^Q個の
２進数状態の期間を有することを特徴とする請求項６に
記載の装置。
【請求項１５】上記メモリがダイナミックメモリであ
ることを特徴とする請求項14に記載の装置。
【請求項１６】上記計算回路がマイクロプロセッサと
プログラムメモリとを備え、上記マイクロプロセッサ
が、上記プログラムメモリと連結されており、上記プロ
グラムメモリ内のプログラムを実行することを特徴とす
る請求項15に記載の装置。
【請求項１７】擬似ランダムなメモリアドレスビット
の決定的なシーケンスを発生する第１の回路を備えてい
ることを特徴とするメモリアドレスのシーケンスを発生
する回路。
【請求項１８】上記第１の回路が、上記第１の回路の
所定の出力を確立し、擬似ランダムなアドレスビットの
シーケンスが発生される開始点を確立するためのプリセ
ット回路を備えていることを特徴とする請求項17に記載
の回路。
【請求項１９】上記第１の回路のプリセット回路と連
結されて、上記第１の回路のプリセット回路にプリセッ
トされたアドレスを供給するように構成、配置された処
理回路をさらに備えていることを特徴とする請求項18に
記載の回路。
【請求項２０】それに続くアドレスビットのシーケン
スを発生する第２の回路を備え、上記アドレスビット
が、擬似ランダムなアドレスビットのシーケンスと結合
されて、メモリアドレスビットの結合シーケンスを形成
することを特徴とする請求項17に記載の回路。
【請求項２１】上記第２の回路が、上記第２の回路の
所定の出力を確立し、それに続くアドレスビットのシー
ケンスが発生される開始点を確立するためのプリセット
回路を備えていることを特徴とする請求項20に記載の回
路。
【請求項２２】上記第１および第２の回路を同期化す
るための同期化手段を更に備えていることを特徴とする
請求項20に記載の回路。
【請求項２３】上記第１および第２の回路が、第１お
よび第２の回路の所定の出力を確立し、メモリアドレス
ビットの結合されたシーケンスが発生される開始点を確
立するためのプリセット回路を備えていることを特徴と
する請求項20に記載の回路。
【請求項２４】上記プリセット回路と連結されて、上
記第１および第２の回路に予め設定されたアドレスを供
給するように構成、配置された処理回路をさらに備えて
いることを特徴とする請求項23に記載の回路。
【請求項２５】上記処理回路が、発生されたアドレス
の数「ｎ」をカウントするための手段を備えていること
を特徴とする請求項24に記載の回路。
【請求項２６】上記処理回路が、音声型データの入力
ストリーム中の無音期間を検出する手段を備えているこ
とを特徴とする請求項25に記載の回路。
【請求項２７】上記処理回路が、メモリアドレスのシ
ーケンスを発生するための回路によって「ｎ」ステップ
前に発生されたメモリアドレスを決定するための手段を
備えていることを特徴とする請求項25に記載の回路。
【請求項２８】「ｎ」ステップ前に発生したメモリア
ドレスを決定するための手段が、現在のメモリアドレス
に応じて上記のメモリアドレスを決定することを特徴と
する請求項27に記載の回路。
【請求項２９】上記処理回路が、上記第１および第２
の回路を、「ｎ」ステップ前に発生したメモリアドレス
でプリセットするための手段を備えていることを特徴と
する請求項28に記載の回路。
【請求項３０】上記処理回路が、上記第２の回路の周
期的なローテーションの数をカウントするための手段を
備えていることを特徴とする請求項24に記載の回路。
【請求項３１】上記処理回路がマイクロプロセッサと
メモリを備えていることを特徴とする請求項24に記載の
回路。
【請求項３２】上記第２の回路が連続する２進数コー
ドのシーケンスを発生するカウンタを備えていることを
特徴とする請求項20に記載の回路。
【請求項３３】第１のレートでアドレスビットの結合
されたシーケンスを受取り、第２のレートでマルチプレ
クス処理されたアドレスビットのシーケンスを発生する
マルチプレクシング回路をさらに備えていることを特徴
とする請求項20に記載の回路。
【請求項３４】音声型データのシーケンスを記憶し、
再生させるためのシステムにおいて、アドレスビットの擬似ランダムシーケンスを発生するた
めの第１の手段と、アドレスビットのそれに続くシーケンスを発生するため
の第２の手段と、擬似ランダムシーケンスとそれに続くシーケンスとを結
合して、メモリ内のデータワードをアドレスするための
結合されたアドレスのシーケンスを生成するための手段
とを備えていることを特徴とするシステム。
【請求項３５】上記第１および第２の手段をプリセッ
トして開始アドレスを確立するためのプリセット手段を
さらに備えていることを特徴とする請求項34に記載のシ
ステム。
【請求項３６】上記第１および第２の手段によって発
生された前のアドレスを決定し、上記プリセット手段を
作動させて上記第１および第２の発生手段を前のアドレ
スにプリセットするための第１の処理手段を備えている
ことを特徴とする請求項35に記載のシステム。
【請求項３７】上記結合されたアドレスのシーケンス
をマルチプレクス処理された結合アドレスのシーケンス
に変換するためのマルチプレクシング手段をさらに備え
ていることを特徴とする請求項34に記載のシステム。
【請求項３８】擬似ランダムシーケンスでメモリに書
込みするための手段と、同じ擬似ランダムシーケンスで
メモリから読出しするための手段とをさらに備えている
ことを特徴とする請求項34に記載のシステム。
【請求項３９】メモリが、それぞれ複数のセクタに分
割された、複数の独立した集積回路を備えていることを
特徴とする請求項38に記載のシステム。
【請求項４０】上記第２の手段に応答して、各集積回
路におけるセクタの反復シーケンスを選択するための反
復手段を備えていることを特徴とする請求項39に記載の
シテテム。
【請求項４１】別々の集積回路が、同一のメモリロケ
ーションで、同数のセクタに分割されており、さらに、
循環手段が、集積回路の対応するセクタを同時に循環す
ることを特徴とする請求項40に記載のシステム。
【請求項４２】上記第１の手段に応答して、少なくと
も１つの集積回路のセクタにおける擬似ランダムメモリ
ロケーションを特定するための擬似ランダム手段を備え
ていることを特徴とする請求項39に記載のシステム。
【請求項４３】上記第１の発生手段に応答して、選択
された各セクタ内で、擬似ランダムなメモリロケーショ
ンを特定するための擬似ランダム手段を備えていること
を特徴とする請求項41に記載のシステム。
【請求項４４】上記第１の手段が、「Ｐ」個のアドレ
スビットを発生し、周期的に作動して、各サイクルごと
に、アドレスビットの２^P個の独特な組み合わせを作り
出すことを特徴とする請求項35に記載のシステム。
【請求項４５】上記第１の手段において「ウェル」状
態の発生を検出し、第１の発生手段を新しいサイクルを
開始させる公知の状態にプリセットするための処理手段
を備えていることを特徴とする請求項44に記載のシステ
ム。
【請求項４６】音声型データのシーケンス内に無音期
間を検出するための手段と、メモリの最初のアドレス
に、無音継続時間を示すコードを記憶させるための手段
と、上記第１および第２の発生手段を第１のアドレスに
ほぼ隣接している第２のアドレスにプリセットするため
の手段とをさらにを備えていることを特徴とする請求項
35に記載のシステム。
【請求項４７】音声型データのシーケンスを記憶して
再生させるための方法において、Ａ）データのシーケンスを、所定の開始アドレスより始
まるメモリに、擬似ランダムに記憶させ、Ｂ）開始アドレスに応答して、メモリからデータのシー
ケンスを擬似ランダムに再生するという操作よりなる方
法。
【請求項４８】音声型データのシーケンスが、それぞ
れいくつかのビットを有する個々のデータワードで構成
されており、上記操作Ａでは上記データワードのビット
を別々のメモリモジュールに記憶させることを特徴とす
る請求項47に記載の方法。
【請求項４９】メモリモジュールの数が、データワー
ドのビット数に等しく、データワードの各ビットが異な
るメモリモジュールに記憶されることを特徴とする請求
項48に記載の方法。
【請求項５０】メモリモジュールがそれぞれさらにセ
クタに分割されており、上記操作Ａで、１つのセクタに
２つの連続したデータワードを記憶しないことを特徴と
する請求項48に記載の方法。
【請求項５１】上記操作Ａで、連続するデータワード
を、各メモリモジュールの連続するセクタに、周期的な
パターンで記憶することを特徴とする請求項50に記載の
方法。
【請求項５２】上記操作Ｂで、データのシーケンス
を、上記操作Ａで記憶させた時と同じ順序でメモリから
再生することを特徴とする請求項47に記載の方法。