JPH02297647A - メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、行アドレスおよび列アドレスによってアクセ
スされるメモリをブロック管理するためのメモリ・シス
テムに関し、特に、エラー・ロケーションを含むブロッ
クをアドレス対象から除外することによりメモリとして
利用しないようにするブロック管理方式のメモリ・シス
テムに関する。

Ｂ、従来の技術 半導体メモリの容量は、チップの製造コストの低下およ
び集積密度の向上に従って急速に増加しているが、その
故障率も増加している。従って、エラー訂正機能を持た
ないブロック管理方式のメモリ・システムでは、その起
動時または電源の投入時にメモリ・テストを行い、エラ
ー・ロケーションを含むブロックをアクセス対象から除
去するようにしている。

例えば、特開昭５１−２５９４１号に開示された発明で
は、メモリの各ブロックに対して自己診断機能を持った
チェック回路を設け、エラーを検出されたブロックを排
除してアドレスを順次繰上げていくようにしている。し
かし、この方法では、行アドレスおよび列アドレスで選
択されるアドレス線の１つで固定的な故障が生じた場合
、そのアドレス線に開運したすべてのブロックでエラー
が生じ、メモリが使用不能状態を呈することがある。

又、特開昭５７−１０９１９８号では、複数のメモリ・
ブロックを同じ行アドレスおよび列アドレスでアドレス
することによってそれらブロックから１つのワードをア
クセスするものにおいて、同一ワードに２つのエラーが
生じた場合、そのエラーを生じたブロックの１つを、行
アドレスおよび列アドレスを交換してアドレスすること
によってそのブロックにおける他のエラーのないロケー
ションがアドレスされるようにし、従って、同一ワード
における複数エラーを単一エラーに変えてＥＣＣコード
で訂正し得るようにしている。この方法は、エラーを含
むメモリ・ブロックを一時的に有効に利用するによって
ソフトエラーに対処するものであり、固定的エラーを常
にこの方法で対処するのは処理時間の増加を生じ好まし
くない。

又、固定的なバースト・エラーに対処するために、メモ
リへの書込みを行方向に行い、その読出しを列方向に行
うことによって、書込み時のバースト・エラーを読出し
時にランダム・エラーに変換し、ＥＣＣコード等による
エラー訂正を可能にしたインタリーブ方式が知られてい
る。しかし、これは連続的なデータの読出しには有効で
あるが、ランダムに読出されるデータのエラー訂正には
不向きである。

Ｃ８発明が解決しようとする問題点 エラー訂正機能を持たないブロック管理方式のメモリ・
システムでは、その起動時のメモリ・テストにおいてエ
ラーが検出されたロケーションを含むブロックを利用し
ないようにしているのＴ、るので、アドレス線の故障等
の複数のブロックにわたるバースト・エラーが生じた場
合、利用可能なブロックの容量が低下し、所定量のプロ
グラム等の情報を記憶するには不十分となるという問題
があった。

Ｄ１問題点を解決するための手段 本発明では、システム起動時に、マルチプレクサから発
生される行アドレス信号および列アドレス信号に基づい
て行われるメモリ・テストおいて、エラーのないブロッ
クの容量が所定のプログラム等の情報を記憶するに必要
な所定容量よりも小さいことが検出された時、アドレス
切換信号を発生する手段およびそのアドレス切換信号に
応答して行アドレス信号および列アドレス信号を交換し
て発生するようマルチプレクサを制御する手段を設ける
。

８８作用 アドレス線又はそのドライバ回路の故障の起因して生ず
るバースト・エラーは複数のブロックにわたるものが多
いので、メモリ・テストにおいてエラーのないブロック
の容量が所定容量よりも小さいことが検出された時に発
生されるアドレス切換信号によって行アドレスおよび列
アドレスを交換することによりメモリ・ブロックの構成
を変更させる。従って、バースト・エラーが単一ブロッ
クのアドレス線に沿って集中し、エラーのない利用可能
なブロックの容量が増加することになる。

Ｆ、効果 エラー・ブロックの数が減少し、利用可能なメモリ・ス
ペースを増加させることができる。

Ｇ、実施例 第１図は本発明を実施し得るメモリ・システムを概略的
に示す。プログラム制御の制御装置１は１メガ・バイト
のメモリ２をアドレスするために２０ビツトのアドレス
信号をアドレス線３を介してマルチプレクサ４に供給す
る。マルチプレクサ４は、制御装置１から制御線５およ
びＸＯＲ回路６を介して供給された選択信号に応答して
、２０ビツトのアドレス信号のうちの上位１０ビツトお
よび下位１０ビツトを選択的にアドレス・デコーダ７に
供給する。アドレス・デコーダ７は、マルチブレクサ４
から供給された上位１０ビツトおよび下位１０ビツトの
アドレス信号をそれぞれ、制御装置１からの選択信号に
応答して、行アドレス線ドライバ８および列アドレス線
ドライバ９供給する。従って、制御装置１から送出され
た２０ビツトのアドレス信号は、選択信号の制御の下に
、１０ビツトの行アドレス信号および１０ビツトの列ア
ドレス信号として、それぞれ行アドレス線ドライバ８お
よび列アドレス線ドライバ９に与えられ、メモリ２にお
ける任意のロケーションをアドレスするために使用され
る。このアドレス信号に基づいてアクセスされたメモリ
・ロケーションに書込まれるべきデータはデータ・パス
１０ｔ−介して制御装置１から送られ、又そのロケーシ
ョンから読出されたデータはデータ・パス１０を介して
制御装置１に送られる。

第２図は第１図におけるマルチプレクサ４の論理回路図
および選択信号と出力信号との関係を表わす真理値表を
示し、第３図は第１図のアドレスデコーダ７の論理回路
図および選択信号と出力信号との関係を表わす真理値表
を示している。

メモリ２は１メガ・バイトの容量を持ったダイナミック
ＲＡＭであり、各ロケーションは８ビット即ち１バイト
のデータを記憶するように構成され、１０２４行Ｘ１０
２４列で配置されている。

又、このメモリ・システムは、それぞれ６４キロ・バイ
ト即ち６４列のロケーションより成る１６個のブロック
で構成され、ブロック管理される。従って、エラー・ロ
ケーションを含むブロック内のすべてのロケーションが
アドレス対象から除外され、アドレスされないように管
理される。

このようなメモリにおいて、アドレス線の１つ、例えば
、行２をアドレスするためのアドレス線、が故障してい
るものと仮定すると、第４図に示すように、この行２に
関連するすべてのロケーション（０，２）、（１，２）
、（２，２）、（３，２）・・・・・・（１０２３，２
）がエラー・ロケーションとなる。これらロケーション
はすべてのメモリ・ブロックに分布しているので、すべ
てのブロックがエラー・ブロックとなる。このように、
１本のアドレス線の故障のために、メモリ全体がエラー
・メモリとして処理されることになり、システム停止を
引き起す。

本発明は、このようなアドレス線の故障でも、メモリの
高い使用可能文を保つために、行アドレスとして使用さ
れるべきアドレス・ビットを列アドレスとして使用し、
列アドレスとして使用されるべきアドレス・ビットを行
アドレスとして使用する。第５図はこのように行アドレ
ス・ビットと列アドレス・ビットを交換して用いた場合
のメモリ・マツプ、即ち、ロケーションの分布を示すも
のである。この場合、故障列２に関連したロケーション
がすべて第１ブロツクに属することになる。

従って、第１ブロツク（ブロック０）だけをエラー・ブ
ロックとしてアドレス対象から除外すれば残りの１５個
のブロックは利用可能となり、アドレス線の１つの故障
にもかかわらず、メモリの利用可能度を高く保つことが
できる。

次に、第６図に示された制御装置の動作流れ図を参照し
て本発明の実施例の動作を説明する。この実施例は、ブ
ロック管理されるメモリに所定量のプログラムをロード
するに当り、メモリにエラー・ロケーションがあっても
そのブロクラムを収納するに十分な領域を確保し得るか
どうか、即ち、そのプログラムをロード可能かどうかを
テストするものである。

制御装置１には、システムの種々のパラメータを記憶す
るための不揮発性メモリが設けられており、そのメモリ
における１つのロケーションにフラグＡが記憶される。

このフラグＡはＯまたは１の値を取り、製品出荷時には
Ｏにセットされる。

ステップ１において、メモリ・システムが起動すると、
即ち、電源が投入されると、ステップ２において、フラ
ッグＡと同じ状態を表わす切換信号が制御４ｇ１１１上
に発生され、そしてステップ３でメモリのテストが行わ
れる。このテストでは、メモリ２の全ロケーションの各
々に対する２０ビシトのアドレス信号がアドレス線３を
介して逐次に供給され、同時に所定の参照データ・パス
１０を介してメモリ２へ送られる。その際、各アドレス
毎に制御、１１５の選択信号は１から０に変化するので
、その信号がＸＯＲ回路６を介してマルチプレクサ４に
与えられると、各アドレス信号のうち上位アドレスに、
相当する１０ビツトがアドレス・デコーダ７を介して行
アドレス線ドライバ８に供給され、下位アドレスに相当
する１０ビツトが列アドレス線ドライバ９に供給される
。このようにして供給されたアドレス・ビットに対応す
るロケーションに参照データが記憶され、その記憶され
たデータを逐次に読出してチェックすることによりエラ
ー・ロケーションが識別される。そして、エラー・ロケ
ーションを含むブロックが利用不可のエラー・ブロック
としてアドレス対象から除外される。そこで、ステップ
４において、エラー・ロケーションを含まない良好ブロ
ックの数がカウントされる。ステップ５において、この
良好ブロックの容量が所定のプログラムを収納するに十
分なものであると判断されると、ステップ６において、
良好ブロックのマツプが作成され、どのブロックが利用
可能であるかが識別される。そこで、ステップ７におい
て、その良好ブロックにプログラムがロードされ、ステ
ップ８で正規の動作に入る。

前記ステップ５において、良好ブロックの容量がシステ
ム・プログラムを記憶するに十分なものでないと判断さ
れると、ステップ９でフラグＡが反転される。そして、
ステップ１０において、切換信号はフラグＡの状態を表
わす値１即ちオンにされる。従って、ステップ１１のテ
ストでは、各アドレス毎にマルチプレクサ４に供給され
るＸｏＦＬ回路６の出力はＯから１に変化するので、ア
ドレス信号のうち上位アドレス・ビットがアドレス・デ
コーダ７を介して列アドレス線ドライバ９に供給され、
下位アドレス・ビットが行アドレス線ドライバ８に供給
される。従って、メモリ・アドレスおよびメモリ・ブロ
ックの分布は第５図のようになる。そこで、ステップ１
２において、良好ブロックの数がカウントされ、ステッ
プ１３において、その良好ブロックの容量がシステム・
プログラムを記憶するに十分なものであるかどうかが判
断される。これが十分なものであると判断された場合、
前述のステップ６に進み、更にステップ７を介して正規
の動作に入る。従って、正規の動作時には、制御線１１
上の切換信号はオンであるので、第５区のようなメモリ
・アドレスの分布が得られる。前記ステップ１３におい
て、良好ブロックの容量がプログラムを記憶するに十分
でないと判断されると、ステップ１２において、メモリ
・エラーによりシステムがプロセスを停止する。

【図面の簡単な説明】

第１図は本発明を実施するためのメモリ・システムのブ
ロック図、第２図は、そのメモリ・システムにおけるマ
ルチプレクサの論理回路図、第３図はそのメモリ・シス
テムにおけるアドレス・デコーダの論理回路図、第４図
は切換制御信号がない時のメモリ・アドレスおよびメモ
リ・ブロックの分布を概念的に示す図、第５図は切換制
御信号がある時のメモリ・アドレスおよびメモリ・ブロ
ックの分布を概念的に示す図、第６図は本発明のメモリ
・アドレス制御方式、ｔ−実施する時の制御装置の動作
を示す流れ図である。 マルチフ０レクサ 第２図 アドレスデ゛コークー

Claims (1)

1. 【特許請求の範囲】 複数のロケーションを有し、該ロケーションの各々が行
   アドレス信号および列アドレス信号によつてアドレスさ
   れるメモリと、 前記メモリをアドレスするために行アドレス信号および
   列アドレス信号から成るアドレス信号を発生するマルチ
   プレクサと、 システム起動時に、前記マルチプレクサから発生された
   アドレス信号に基づいて前記メモリの各ロケーションを
   テストし、該テストの結果に従って複数ロケーションの
   ブロック毎にメモリ・アクセスの可否を管理する制御手
   段と、 より成り、 前記テストにおいてエラーのないブロックの容量が所定
   容量よりも小さいことが検出された時、アドレス切換信
   号を発生する手段と、 前記アドレス切換信号に応答して、前記アドレス信号に
   おける行アドレス信号および列アドレス信号を交換して
   発生するよう前記マルチプレクサを制御する手段と、 を具備したことを特徴とするメモリ・システム。