JPS6237423B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は一般にフオールト・トレラントな半導
体メモリ・システム、特に訂正不可能な誤りの検
出に応答してメモリの正規の動作を一時的に中断
し、誤りの原因となつたメモリ列の１つに関する
新しい置換アドレスを形成し、記憶されたデータ
を同じ列の異なるチツプに自動的に転送する改良
されたシステムを備えたフオールト・トレラント
なメモリ・システムに関する。

〔従来技術の説明〕

従来技術及び本発明の関連出願に係る発明にお
いて、メモリ配列体中のチツプは同じメモリ・ア
ドレスにおいて欠陥記憶位置が整列する事を最小
化するように物理的又は電子的に構成されてい
る。当業者に認められているように、メモリが所
定の環境において動作状態に入り客先のデータを
ロードされると、ECCシステムによつて訂正不
能な誤りを生じさせる新たな故障を再整列する速
くて経済的な方法は存在しなくなる。ある型の誤
りの場合はデータを訂正する方法が可能である
（補数化／再補数化）が、その方法は多くの使用
者によつてシステム性能をかなり阻害するものと
考えられており、従つて多くのシステムは長期間
システムを中断させる代りに単にその記憶位置を
迂回（又は欠陥アドレスを含むより大きなアドレ
ス部分の使用を禁止）している。そのような選択
は一定期間は有効であるが、迂回された記憶位置
の数は最終的には、システムの性能が甚だしく影
響を受けるような点にまで増加する。従つてメモ
リが使用システム中で動作中であつても、新しく
生じた故障が再整列される事を可能にする方法及
びシステムを設ける必要がある。本発明はそのよ
うなシステムを提供する。

〔発明の開示〕

本発明によれば、メモリから読み出されたワー
ドにECCシステムによつては訂正不可能な誤り
がある時メモリ・システムの動作は一時的に中断
される。新しい誤りの位置は種々の技術によつて
見つけ出す事ができると仮定する。さらに、新し
く生じた欠陥ビツト位置が、他の欠陥ビツト位置
を含まないメモリ・アドレスに割り当てられるよ
うに種々の方法で新しい置換ベクトルを見つける
事ができると仮定する。当然の事として、以前に
同定された欠陥ビツト位置が、その新しい置換ベ
クトルの結果として、訂正不可能な誤りの原因と
なるメモリ・アドレスに再整列される事はないも
のと仮定する。

システムは、中断された後、再整列されるべき
列の中の各チツプの同じビツト位置から１ビツト
のデータを、初期に割り当てられていた置換ベク
トルによつて決定される出力バツフアの段に転送
する。次にデータは、新しく作られた置換ベクト
ルに従つて同じ列の各チツプに各段が接続された
入力バツフアに転送される。次にメモリ・システ
ムは、将来の動作においてチツプの列をアドレス
するために使われる新しく割り当てられた置換ベ
クトルを用いた通常の動作に復帰する。列の複数
チツプの各々の１つのビツト位置は並列に例えば
16個がアドレスされ読み出されるので、例えば64
のチツプから成る列は４回の読取動作で読取られ
４回の書込動作で他のアドレスに再書込される。
もし各チツプが64kビツトの記憶位置を持ち、チ
ツプの読取又は書込に必要な時間が例えば250ナ
ノ秒であるとすれば、全過程は200ミリ秒以上の
時間を要しないであろう。

従つて本発明の目的は、新しい訂正不可能な誤
りが検出された時、新しい置換ベクトルを割り当
て、列に以前に記憶されていたデータを新しい置
換ベクトルに従つて再整列する事を可能にするた
めに、メモリが一時的に中断されるフオールト・
トレラントなメモリ・システムのための改良され
たシステムを提供する事である。

〔良好な実施例の説明〕

第１図に図示したメモリ・システムは、例えば
16メガバイトの通常の大規模半導体メモリを表わ
す。第１図に示すようにメモリは18枚の別個のメ
モリ・カード１０より構成される。各カードは、
128個の64Kメモリ・チツプ１１が搭載され、メ
モリ・チツプ１１はカード１０上で４つの別個の
32チツプ・アレイ１２，１３，１４及び１５の形
に配置されている。72（４×18）個のアレイの
各々が各データ・ワードに１ビツトの寄与をする
ので、システムは72ビツトのデータ・ワードを与
えるように構成される。アレイは並列に、例えば
16ビツトのアドレスによつてアドレスされる。16
ビツトのアドレスは32個の64Kビツト・チツプの
各々の、256の列の１つと256の行の１つとの１ビ
ツトの交点を定める。チツプが選択され読み出さ
れる方式は明細書中で後述する。

第１図に示すように、各カード上のチツプ・ア
レイ１２〜１５にそれぞれ４つの16ビツト・バツ
フア２０〜２３が付属する。各バツフア２０，２
１，２２及び２３は16のバツフア位置を有し、従
つてバツフア全体には16個の72ビツト・データ・
ワードが含まれる。バツフアは入力及び出力の両
機能を有する。

アドレス信号に加えて、各カードには、周知の
ようにクロツク又はタイミング信号（図示せず）
と共に適当な書込み信号、読取り信号及び制御信
号も供給される。

第１図に示すメモリは72個の別個の列（チヤネ
ル）を有するとみなす事もできる。その各列は１
つの32チツプ・アレイ１２とそれに対応する16ビ
ツト・バツフア２０とから構成され、その詳細は
第２図に示されている。

バツフア２０〜２３は、16個の72ビツト・ワー
ドをシステムにビツト形式によりシリアルに又は
パラレルに転送するためにシステム・データ・バ
ス２６に接続されている。さらに例えばワードの
任意の１ビツト位置にある１ビツト誤りを自動的
に訂正するために、構成全体に適当な誤り訂正シ
ステム（ECCシステム）２７が設けられてい
る。従つてデータ・ワードは例えば８ビツト位置
から成る検査バイトを含んでいる。

当業者の認めるように、全て完全であり且つメ
モリの実用的な寿命中誤りを起こさない128×18
個の無欠陥の64Kビツト・メモリ・チツプを有す
る16メガバイトのメモリを与える事は全く経済的
に不可能である。１ビツト誤りを訂正するための
単純なECCシステムの価格と無欠陥のチツプを
得るための付加的費用との比較により、多くのメ
モリにおいては妥当な能力及び価格のECCシス
テムが設けられている。しかしながら、各64Kチ
ツプ中に許される欠陥の数が増加すると共に、及
びメモリの容量の増大と共に、２つ以上の欠陥ビ
ツト位置を有するメモリ・アドレスの生じる確率
も増大する。そのようなアドレスをシステムによ
つて使用されるアドレスから削除する代りに、第
２図に示す構成を用いることができる。この構成
を用いれば、少量の付加的論理回路を用いること
により、従来技術では忌避されていたアドレスを
利用する事ができるという利点が得られる。

第２図は、第１図に示すメモリの１つの列を詳
細に示すものである。第２図には32チツプ・アレ
イに属する各々のチツプが示されている。図示さ
れているように、32個のチツプにはそのブロツク
内に０〜31の番号が付され、Ａアレイ及びＢアレ
イに分割されている。これらのアレイは付勢論理
３０の出力に基き異つたクロツク時に動作する。
アレイＡ及びＢの各々の１つのチツプ（例えばチ
ツプ０又は16）の出力は１ビツト幅のデータ・バ
ス５１を経由し故障整列排除レジスタ３６から制
御信号Ｒ５〜Ｒ８を供給されるデータ・ステアリ
ング論理ブロツク３５を経由してバツフア・レジ
スタ２０の段０に供給される。論理ブロツク３５
の一般的な機能は、制御信号Ｒ５〜Ｒ８の２進数
パターンに依存して、32個のチツプの各々がバツ
フア２０の16個の段の各々に選択的に接続され得
るように、例えばＡアレイのチツプ０及びＢアレ
イのチツプ16とバツフア・レジスタ２０の段０と
の正規の関係を変更する事である。

また第２図に示す構成は、１つのシステム・ア
ドレス・メモリ線４１と付勢論理３０との間に接
続され故障整列排除レジスタ３６から制御信号Ｒ
２を供給されるアドレス置換論理４０を有する。
置換論理４０の機能は、もしも所与のメモリ・ア
ドレスにおいて例えばチツプ０に欠陥ビツト位置
が存在すれば、制御信号Ｒ２に応答してそのメモ
リ・アドレスに関してチツプ０を他のメモリ・チ
ツプ１６と交換するように、１つのチヤネル内の
２つの関連するメモリ・チツプを実効的に変更あ
るいは交換する事である。データ・ステアリング
論理３５及び置換論理４０の目的は、メモリ・シ
ステム全体で訂正不能な誤りが決して生じないよ
うに各メモリ・アドレスの欠陥ビツト位置の数を
ECCシステムの能力に等しいか又はそれより小
なく制御する事である。

メモリの正規の動作は下記の通である。16ワー
ド・バツフア２０は第２図に示すように接続され
ている。18枚のカードは同じ16ビツトのチツプ・
アドレスを用いて給電トリー４５を経てパラレル
にアドレス指定され、72ビツトのデータ・ワード
がアレイ中に各チツプからバツフア２０に転送さ
れ、次にバツフア読取コマンドに応答して１度に
システム・バス２６に転送される。また16個のデ
ータ・ワードは、バツフア書込コマンドに応答し
てシステム・データ・バス２６からバツフア２０
に転送される。この16個のデータ・ワードはメモ
リ書込コマンドに応答してパラレルにメモリに転
送される。

バツフアとメモリとの間の転送は、読取り又は
書込みにかかわらずアレイの全てのチツプにおい
て一般に同様であり、同じビツト・アドレスで、
あるクロツク時においてＡアレイに関する16個の
チツプからパラレルに16ビツトが読み出され、そ
の次のクロツク時にＢアレイに関する16個のチツ
プから16ビツトが読み出される。ステアリング論
理３５が中性状態のとき、即ち全ての制御信号が
２進数０の時、チツプとバツフアの各段との接続
関係は第２図に示し且つ前述した通りである。

以前に述べたようにステアリング論理３５への
制御信号の印加は、各チツプがバツフアの段に対
して有する正規の関係を変化させる。

制御信号（置換ベクトル）の印加によりステア
リング論理において行なわれる置換動作としては
種々のものが考えられる。例えば置換ベクトルに
より表わされる数字をｎとすると、チツプとバツ
フアの記憶位置との関係を正規の位置からｎだけ
シフトさせる事が可能である。これによりｋ番目
のチツプはバツフアの記憶位置（ｋ＋ｎ）mod16
に対応付けられる。またチツプ番号の２進数表現
と置換ベクトルの２進数表現との排他的論理和を
取り、その結果の２進数に相当するバツフア記憶
位置にチツプを対応付ける事もできる。置換ベク
トルにより具体的に実行される置換動作は上記動
作に限定されるものではなく、種々のものが可能
である。

制御信号は何らかの適当なソース、例えば
CPUに付属する他のメモリから供給される。制
御信号は、メモリ・システムにおけるデータの記
憶に先行して適当なテスト・プログラムによつて
形成される。このテスト・プログラムは、第１に
16メガバイトのメモリ中に全ての欠陥記憶位置を
識別し、第２に欠陥ビツト位置の数がECCシス
テムの能力を越えるようなメモリ・アドレスを全
て識別する。次に適当なアルゴリズムに従つて、
ステアリング論理及び／又はアドレス置換論理の
ための制御信号Ｒ２〜Ｒ８が形成される。

このアルゴリズムは、２以上の欠陥を有するメ
モリ・アドレスの欠陥ビツト位置の１つ以外を、
欠陥位置を全く含まない他のアドレスに実効的に
再整列する。このアルゴリズムの複雑度は、メモ
リの大きさ、CPUとメモリとの間で転送される
データ・ワードの幅及び64kメモリ・チツプに許
された誤りの数と型に依存して変化する。

上述の故障整列排除動作は、メモリがシステム
に接続される時に先立つて障害のある列のチツプ
の順序を再配置するのに限定される。一旦メモリ
がデータを記憶していると、故障整列排除を行な
うために１つの列のチツプの順序を再配置する事
は記憶されている各データ・ワードの１ビツトに
影響を与えるので不可能になるであろう。

第３図はメモリに使用者のデータがロードされ
ている場合であつても、欠陥を含む列に関する新
しい置換ベクトルを計算し将来のメモリ・アクセ
スのために使用する事を可能にするメモリのカー
ド上のチツプ配列体及びバツフアの構成を示して
いる。メモリ配列体の他のカードも全て第３図に
示すカードと同様である。

第３図の構成は第１図及び第２図と類似してお
り、対応する部品は同じ参照番号が付されてい
る。さらに第３図の構成には、通常は第１列（配
列12）に付属するデータ・ステアリング論理３５
−１の出力をゲートＧ１を経て第２列（配列13）
のバツフア・レジスタ２１に選択的に接続する手
段が設けられている。同様に通常は第２列に付属
するデータ・ステアリング論理３５−２の出力が
ゲートＧ２を経て第１列のバツフア・レジスタ２
０に選択的に接続できるようになつている。従つ
て配列１２に関する32個のチツプの各々の１ビツ
ト位置はデータ・ステアリング論理３５−１を経
由してバツフア・レジスタ２０及びバツフア・レ
ジスタ２１に２回の別個の読取り動作で転送し得
る。同様に配列１３〜１５の32個のチツプの各々
の１ビツト位置の内容も、その出力が２つのバツ
フア・レジスタに選択的に接続可能な付属のデー
タ・ステアリング論理ブロツク３５−２乃至３５
−４を経由して２つのバツフア・レジスタに転送
し得る。第３図の回路の動作は下記の通りであ
り、第４図の流れ図に要約されている。

ECCシステムによつて訂正不能な誤りが検出
された結果として（第４図のブロツク１００及び
１０１）、そのアドレスに関して欠陥ビツト位置
を含む２つの列の位置が識別され（ブロツク１０
２）、同じ誤りが将来に起きないように１つの列
のチツプの配置を変える新しい置換ベクトルがそ
の列について作られる（ブロツク１０３）。しか
し新しい置換ベクトルが使われる時チツプの論理
的な順序が異なるので、新しい置換ベクトルを割
り当てるべき列のデータは再配置しなければなら
ない。

チツプ・アドレス・レジスタ５０は64kの各チ
ツプ・アドレスをステツプするように構成されて
いる。アドレス０において（ブロツク１０４）、
第１の読取コマンドが配列１２のチツプ０〜１５
から（この列は欠陥を有するものの１つであり新
しい置換ベクトルを割り当てられると仮定する）
データ・ステアリング論理３５−１を経てバツフ
ア・レジスタ２０に16ビツトを転送する（ブロツ
ク１０６）。第２の読取り動作は配列１２のチツ
プ１６〜３１からデータ・ステアリング論理３５
−１及び適当なゲート信号によつて条件付けられ
たゲートＧ２を経由してバツフア・レジスタ２１
に16ビツトを転送する（ブロツク１０７）。デー
タ・ステアリング論理３５−１は、訂正不能な誤
りが検出されたときに使われていた初期の置換ベ
クトルによつて条件付けられている（ブロツク１
０５）。従つて最初の16個のチツプのバツフア２
０の段に対する関係は古い置換ベクトルによつて
決定される。チツプ16〜31とバツフア２１の段と
の間にもこれに対応する関係が存在する。

次に新しく作られた置換ベクトルがデータ・ス
テアリング論理に加えられ、（ブロツク１０９）、
バツフア２０及び２１の内容が一連の２回の書込
コマンドによつて配列１２の32個のチツプに戻さ
れる（ブロツク１１０〜１１２）。

次にチツプ・アドレス・レジスタが１増計数さ
れ（ブロツク１１３）、古い置換ベクトルを用い
た一連の２回の読取コマンド及び新しい置換ベク
トルを用いた一連の２回の書込コマンドが、指定
されたチツプ・アドレスのデータの各ビツトを同
じアドレスの他のチツプに転送する。この動作は
64k個のチツプ・アドレスの各々について反復さ
れ、その過程の最後にはメモリはその列に関して
新しい置換ベクトルを用いたシステムに変換され
る。

各メモリ・アドレスについて250ナノ秒の読取
時間及び書込時間を仮定すると、１つの列のデー
タの再配置に要する全経過時間は200ミリ秒程度
である。

メモリ・システムの容量が増大すると共に古い
ベクトル位置から新しいベクトル位置へ全メモリ
のデータを再配置するのに必要な時間は増加し、
他のシステム上の考慮及び使用者の要求が悪影響
を受けるような点に至る可能性がある。そのよう
な場合、基本的システムに対して多くの変更が可
能である。それらの変更は、データ再配置動作が
複数の段階で実行されその各段階が使用者の要求
等に悪影響を与えない期間だけ持続する事を可能
にする。既に更新されたメモリの部分と更新を必
要とするメモリの部分との間の分割線を表わすメ
モリ・アドレス及び要求されたメモリ・アドレス
の間の比較に基づいて新しい置換ベクトル又は古
い置換ベクトルのいずれかを選択するように機能
する制御回路を設ける事によつて、１回の期間中
にメモリ全体を再配置する必要がなくなる。分割
線メモリ・アドレス・レジスタは、新しい置換ベ
クトルに従つて各アドレスのデータが再配置され
ると共に進められる。従つて更新動作は、「サイ
クル・スチール」の概念に基き正規の動作もしく
は機能を阻害しないように、即ちシステムがメモ
リを使用しない時に行なうようにプログラムし得
る。そのような構成は第５図に示されており、分
割線レジスタ７０、比較器７１及び制御線７３〜
７５から構成される。制御線７３はデータ再配置
動作の開始から終了まで高レベルである。データ
再配置信号線７３は所望のアドレスがゲート８０
を経て比較器７１の１つの入力に至るのをゲート
するように機能する。制御線７３はシステムから
来る。比較器７１への他の入力は分割線レジスタ
７０からのものである。

制御線７４は第３図のデータ再配置回路からの
信号に応答して分割線レジスタ７１を増計数させ
るように機能する。分割線レジスタ７１は各メモ
リ・アドレスにおいてデータが再配置される毎に
１だけ増計数される。

比較器７１の出力７５は、要求されている現在
のアドレスがメモリの更新された部分にあるか否
かを表示する。更新部分にある場合、メモリとバ
ツフアとの間でデータを転送するのに新しい置換
ベクトルが用いられる。一方、現在要求されてい
るアドレスが未更新部分に入れば、データ転送動
作に古い置換ベクトルが用いられる。制御線７３
は現在要求されているアドレスに対して比較を行
なうべきか否かを決定する。

本発明を良好な実施例に関して説明してきた
が、本発明の技術思想を逸脱する事なく種々の変
更を行なう事ができる。例えば各配列が64個のチ
ツプを含むメモリ・システムにおいて、64個全部
のチツプを４つの連続した読取コマンドにより読
み出し次に４つの連続した書込コマンドにより配
列に戻す事を可能にするために、カード上の全部
で４つの16位置バツフア２０〜２３をカード上の
データ・ステアリング論理３５−１乃至３５−４
の各々に選択的に接続可能にすることができる。
またバツフアは入力バツフアと出力バツフアの両
機能を有しているものと説明してきたが、各列毎
に入力用と出力用の２つのバツフアを設けてもよ
い。その場合２つのバツフアの各段は上述のデー
タ転送動作を行なうために相互接続されるであろ
う。

故障チツプから読取られたデータは一般に正し
くないデータ・ビツトを含むという認識に基き一
層の改善を行なう事ができる。データ・ビツトを
再配置する過程において、故障チツプから読取ら
れた誤つたデータは完全に機能的なセル中の誤つ
たデータとして非故障チツプに書込まれる。その
結果、再配置が行なわれた後一定期間は、あるデ
ータ・ワードはハード／ソフト整列誤りを含み、
多数のデータ・ワードは単一のソフト誤りを含む
であろう。単一のソフト誤りは、もしもシステム
によつて又は完全に正しいデータ・ワードを種々
のメモリ・アドレスに書込む正規の過程において
バツクグラウンド「スクラビング
（scrubbing）」動作が行なわれるならば、やがて
消去されるであろう。また再配置された故障のソ
フト「像」は、データ・スワツピングの時に各バ
ツフアのデータをECC論理を経由して転送し、
そして必要であれば複数の誤りを含むワードに補
数化／再補数化動作を実行し、ワードを新しい置
換ベクトルの下で配列に書き戻す前に完全に訂正
されたデータ・ワードをバツフアに戻す事によつ
て消去しても良い。このようにデータ・スワツピ
ングを実行するのに必要な時間を僅かだけ増加す
る事で、メモリが正規のシステム動作に戻る前に
ハード故障のソフト「像」を完全に消去する事が
できる。

【図面の簡単な説明】

第１図はメモリ・システムのブロツク図、第２
図は第１図のメモリ・システムの１つの列のブロ
ツク図、第３図は新しい置換ベクトルに従つてデ
ータを再配置するシステムのブロツク図、第４図
はデータの再配置を説明する流れ図、第５図はデ
ータの再配置を分割して実行する場合に用いられ
る回路の図である。

Claims (1)

1. 【特許請求の範囲】 １ 各々ｋ×Ｌの個別にアドレス可能なビツト位
   置を有し、ｎ行ｍ列のマトリツクスの形に編成さ
   れた複数個のメモリ・チツプであつて、各々ｍビ
   ツトから成るワードをｋ×Ｌ×ｎのメモリ・アド
   レス位置に記憶するように構成されたものと、 各々ｍビツト位置から成るワードを複数個、記
   憶するためのバツフアと、 上記メモリ・マトリツクス中の各チツプの書込
   入力及び読取出力をバツフアの記憶位置に選択的
   に接続する手段と、 物理的に同じ行に整列した異なる列の任意のチ
   ツプ対が、対応するビツト位置に欠陥を生じる場
   合に論理的に異なる行に配列される事を可能にす
   るように、各列に関する上記バツフアの記憶位置
   と上記列の上記チツプの位置との接続関係を置換
   ベクトルに従つて変化させる手段とを有する大規
   模メモリ・システムであつて、 チツプ対に一定数以上の欠陥が生じた時に、関
   係するチツプ列の１つに関する新しい置換ベクト
   ルを形成する手段と、 上記列のデータを、当初の置換ベクトルに従つ
   てチツプ列から上記バツフアに転送し上記バツフ
   アから新しい置換ベクトルに従つてチツプ列へ転
   送する事によりデータを再配置する手段とを備え
   たことを特徴とするメモリ・システム。