JPS6326420B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は訂正不能エラーを有するワードを、エ
ラー訂正コードで訂正できるワードに変換してメ
モリのデータを保護するようなメモリシステムに
関する。

［従来技術］ 1982年３月29日付米国特許出願第362925号にお
いては、メモリアドレスレジスタが、ワードの全
てのビツト位置に各々対応する複数のデコーダへ
同じ論理アドレスを供給することによつて、１つ
のメモリワードをアクセスする。しかしながら特
定のどこかのビツト位置に関するデコーダへ実際
に供給されるアドレスが、論理回路による変更の
結果、メモリアドレスレジスタの供給する論理ア
ドレスと異なる場合もある。この論理回路は置換
論理と呼ばれる。置換論理によつて、１つのメモ
リワードは、メモリアドレスレジスタの供給する
論理アドレスと異なる多数の物理アドレスのとこ
ろに所在する記憶セルで構成することができる。

前記米国特許出願においては、メモリのコード
ワードの各ビツト位置に対応するメモリアレイは
（またはメモリチツプ）は各自のチツプ行デコー
ダを介してアクセスされる。これは、コードワー
ドのどこかのビツト位置に存する２以上の障害ビ
ツトに起因する訂正可能なエラーをアレイの論理
アドレスをスワツプすることによつてなくすこと
ができるようにするためである。このようなメモ
リ構成はエラー訂正の観点からみれば望ましいも
のである。ところでこのようなメモリ構成におい
て、コードワードの複数のビツト位置に対応する
複数のアレイごとに１つのチツプ行デコーダでア
クセスさせればコスト的に有理になるであろう。
たとえば、39個のビツト位置を有するコードワー
ドのメモリアレイの行を39個のチツプ行デコーダ
にアクセスさせる代わりに、３つのデコーダが39
個のビツト位置のうちの13個をそれぞれアクセス
する。しかしながら、前記米国特許出願の置換装
置をこのような構成にすると、異なるデコーダを
介してアクセスされるビツト位置の障害の配列か
ら生ずる訂正不能エラーはなくすことができる
が、同じデコーダを介してアクセスされるビツト
位置に発生する障害から生じるエラーをなくすこ
とはできない。

1982年５月24日付の米国特許出願第381266号に
示されるシステムでは、複数のビツト位置に対し
てｎビツトデコーダを単一ビツトデコーダと多重
ビツトデコーダとに分けることによつて、同じデ
コーダに関する障害ビツト問題が処理される。以
下これを簡単に説明する。メモリアレイのマトリ
ツクスは各々の行が２段構成になつている（した
がつてｌ行×ｍ列のマトリツクスの場合、メモリ
アレイの個数は2lmである）。このような構成に
おいて（ｎ−１）ビツトで行を選択し、その行の
各ビツト位置のところの２つのメモリアレイ（各
行は２段構成になつているのでそこにはメモリア
レイが２つ存在する）のうちいずれを選択するか
は、残りの１ビツトを用いて行われる。

このメモリシステムにおいては、２組の変換制
御ビツトを用いて障害の分散が行われる。このメ
モリシステムでは行置換論理の他に、単一ビツト
デコーダに関連する単一ビツト変換論理を用い
て、同じチツプ行デコーダによつてアクセスされ
る複数のビツト位置のところの異なるメモリアレ
イに散在する障害を置換する。すなわち、この単
一ビツト変換論理が、同じ行選択アドレスでアク
セスされる各ビツト位置のところの２つのメモリ
アレイの論理アドレスをスワツプする。１つの訂
正可能エラーを除去するために２つのメモリアレ
イがいつたんスワツプされてしまえば、既に分散
された訂正不能エラーを除去するために最初に他
のビツト位置のところのメモリアレイをスワツプ
するのでなければ、単一変換ビツトを訂正不能エ
ラー除去のために再び用いることはできない。

［発明が解決しようとする問題点］ 以上説明したようにメモリアレイのマトリツク
スにおいて、各ビツト位置ごとに（すなわちマト
リツクスの各列ごとに）行デコーダを設けて各ビ
ツト位置におけるメモリアレイの行を選択できる
ようなメモリ構成はエラー訂正の観点からは都合
が良いのであるが、このような構成はコストがか
かる。そこで複数のビツト位置ごとに行デコーダ
を設けて複数のビツト位置ごとにメモリアレイの
行を選択するように構成すればコスト的には有利
になる。しかしながら、これは反面、同じ行デコ
ーダを介してアクセスされるデータに訂正不能エ
ラーが発生した場合はこれを除去することができ
ないという新たな問題を生ずることになる。前記
1982年５月24日付の米国特許出願第381266号は、
この同じ行デコーダによる障害問題を処理するこ
とができるが、メモリアレイを２重に設けている
のでその構造および制御は複雑である。

したがつて本発明の目的は、ビツト置換機構と
予備メモリ機構とが共働して訂正不能エラーを容
易に除去できる再構成可能なメモリシステムを提
供することにある。

［問題点を解決するための手段］ 本発明は、ワードを構成するｎ個のデータビツ
トが各々異なつたメモリアレイに対応しており、
該メモリアレイはｎ個より少ないデコーダでアク
セスされ、訂正不能エラー条件の原因となる障害
ビツトを分散するためにメモリシステムの供給す
る論理アドレスを変更する置換手段をデコーダご
とに含むメモリシステムにおいて、 メモリシステム中の任意のメモリアレイの代用
となる予備メモリアレイ手段と、 同じデコーダによつて障害データビツトがアク
セスされたために訂正不能エラー条件が発生した
ときに、メモリシステムの供給する論理アドレス
と不良メモリ場所のアドレスとを比較して、該不
良メモリ場所を含むメモリアレイを前記予備メモ
リアレイ手段で代用させるための論理手段と、 を有することを特徴とするメモリシステムであ
る。

したがつて本発明のメモリシステムは、異なつ
たデコーダのところで発生する訂正不能エラー条
件だけでなく同じデコーダのところで発生する訂
正不能エラー条件も除去できる。

［実施例］ 図を参照して実施例を説明する。32個のデータ
ビツトおよび７個のチエツクビツトで構成される
コードワードを記憶するためのメモリの各ビツト
位置の記憶セル１０は、３つの行デコーダ１２に
よつてアクセスされる（簡単のため１つは図示せ
ず；１２ｂ）。行デコーダはメモリのビツト位置
13個分に対してチツプ選択信号をそれぞれ供給す
る。行デコーダから供給されるチツプ選択信号は
１行分のチツプ１６を選択する。チツプ１６は４
ビツト×４ビツトのアレイである。アレイの各ビ
ツト（すなわち記憶セル１０）は１本のワード線
と１本のビツト線との交点のところに位置する。

ワードデコーダ２２およびビツトデコーダ２４
はチツプ１６をアクセスする。ワードデコーダ２
２およびビツトデコーダ２４はメモリアドレスレ
ジスタ（図示せず）からアドレスビツトW₀およ
びW₁、ならびにB₀およびB₁をそれぞれ受け取
る。行デコーダ１２は排他的OR回路３０および
３２の出力である２つのアドレスビツトＣ０′お
よびＣ１′を受け取る。排他的OR回路３０およ
び３２はメモリアドレスレジスタからのアドレス
ビツトＣ０およびＣ１と、シフトレジスタのステ
ージ３４およびステージ３６からのビツトＺ０お
よびＺ１と、を受け取る。したがつてＺ０および
Ｚ１がいずれもゼロのときは、行デコーダ１２
は、チツプ選択信号を供給することによつて、メ
モリアドレスレジスタの要求する物理アドレスの
ところのチツプをアクセスする。シフトレジスタ
のＺ０およびＺ１の２進値の組合せがこれ以外の
ものであるときは（すなわち01，10，11のとき）、
その行デコーダ１２は、他の３つの物理アドレス
のうちの１つのところのチツプをアクセスするこ
とになる。

これまでの説明を要約する。メモリアドレスレ
ジスタは同じ６つのアドレスビツトＣ０，Ｃ１；
W₀，W₁；B₀，B₁を送出する。アドレスビツト
W₀，W₁；B₀，B₁は各々のチツプ１６において
同じ記憶セル１０をアクセスする。アドレスビツ
トＣ０，Ｃ１は排他的OR回路３０および３２へ
それぞれ供給されて、そこでＺ０およびＺ１とそ
れぞれ排他的ORされる。こうして変更されたア
ドレスビツトＣ０′，Ｃ１′が生成される。変更さ
れたアドレスビツトＣ０′，Ｃ１′は、アクセスさ
れるワードのビツトＢ１ないしＢ３９のうちの１
つとして読み取るべき、各ビツト位置に対応する
４つのチツプのうちの１つのチツプの出力を選択
する。Ｚ０およびＺ１がいずれもゼロのときは、
選択されるビツトは、メモリの全てのビツト位置
に対して、メモリアドレスレジスタの指定するの
と同じチツプの同じ記憶セルのところにある。Ｚ
０およびＺ１の２進値の組合せがこれ以外のもの
であるときは（すなわち01，10，11のとき）、選
択されるビツトは、そのデコーダでアクセスされ
る13個のビツト位置については、メモリアドレス
レジスタの指定するのとは別のチツプの同じ記憶
セルのところにある。

メモリが単一エラー訂正／２重エラー検出
（SEC／DED）コードが保護されているものとす
る。ここで、チツプ行00のワードの２番目と28番
目のビツト位置に障害が存在するために訂正不能
エラーが生ずると仮哉する。もしチツプ行01のワ
ードの２番目のビツト位置の同じアドレスW₀，
W₁；B₀，B₁で指定されるところに障害がなけれ
ば、行デコーダ１２ａ用のシフトレジスタはＺ０
が１、Ｚ１がゼロとなつて、チツプ行00とチツプ
行01をスワツプすることができる。これはＺ０＝
１およびＺ１＝０の組合せによりビツト位置Ｂ１
なおしＢ１３のところのチツプ行00とチツプ行01
の論理アドレスが変更されるためである。検出さ
れた訂正不能エラー条件は以上のようにして除去
されて、この変更により新たに訂正不能エラー条
件が発生しない限り、スワツプされた２つのワー
ドに残つているのは単一ビツトエラーだけである
からこれは訂正可能である。

ところでワードのビツト位置Ｂ２とＢ１３にビ
ツト障害が存在するときは、これら２つのビツト
位置は同じ行デコーダ１２ａによつてアクセスさ
れるものであるので、上記のような訂正動作はで
きない。というのは、論理アドレスを変更して
も、訂正不能エラーの場所が入れ替わるだけで、
この訂正不能エラーを２つの訂正可能な単一ビツ
トエラーに変更できるわけではないからである。
そこで、２つの障害チツプが同じ行デコーダを介
してアクセスされるため訂正不能エラーが生ずる
ときは、本発明に従つて、適当な障害チツプを予
備チツプ４０で代用する。このために、８ビツト
のシフトレジスタ３８が、この代替を行うための
信号を受け取る。シフトレジスタ３８の第１のビ
ツトＲ０は予備チツプ４０が使用されるかどうか
を決定する。Ｒ０がゼロのときは、予備チツプ４
０は、シフトレジスタ３８の他のビツトの内容に
関係なく待機モードのままである。Ｒ０が１のと
きは、次の２ビツトＲ１およびＲ２が、予備チツ
プ４０の入れ替わるべきチツプの行を決定する。
たとえばＲ１およびＲ２がいずれもゼロの場合
は、入れ替わるべき行はチツプ行00であり、Ｒ１
がゼロでＲ２が１のときは、チツプ行01（以下同
様）である。この代替は、シフトレジスタ３８の
Ｒ１およびＲ２と行アドレスＣ０およびＣ１を比
較器４２で比較することによつて達成される。一
致が検出されると、比較器４２の出力は予備チツ
プ４０のチツプ選択入力へ送られて、予備チツプ
４０を活動化する。ビツト位置の選択はシフトレ
ジスタ３８の残りのステージＲ３ないしＲ８のデ
ータで決定される。シフトレジスタ３８のＲ３な
いしＲ８はデコーダ４４へ入力される。デコーダ
４４は比較器４２の一致出力で活動化される。デ
コーダ４４はシフトレジスタ３８から６ビツトの
入力Ｒ３ないしＲ８を受け取り、その６ビツトの
組合せに応じて、自身の39組の出力ラインの１組
を活動化する。

論理回路４６は、ビツト位置Ｂ１ないしＢ３９
の各々のところのビツト線を介してチツプ１６を
アクセスするかまたは予備チツプ４０をアクセス
するかを制御する。デコーダ４４の出力ラインが
全て非活動化されているときは、論理回路４６
は、チツプ１６からのビツト線５０を出力ビツト
線Ｂ１ないしＢ３９に接続する。しかしながら、
デコーダ４４のいずれかのビツト位置のところに
対応する出力ラインが“１”で活動化されている
ときは、ANDゲート５２ないし５８はそのビツ
ト位置のところのビツト線５０は選択せず、予備
チツプ４０のビツト線６０を代わりに用いる。

これまでの説明からわかるように、３つの行デ
コーダで可用となる39個のビツト位置の任意の１
個を予備チツプ４０で容易に代用することができ
る。もちろん必要ならば、２以上の予備チツプを
設けてもよい。また説明の簡単のため各チツプは
４ビツト×４ビツトのアレイとして図示してある
が、実際には、各チツプはさらに多くの記憶セル
を含む。

［発明の効果］ 本発明によれば、予備チツプと簡単な論理手段
を設けるだけで、同じデコーダのところで発生す
る訂正不能エラー条件を容易に除去することがで
きるので、再構成可能なメモリシステムを低価格
で実現することができる。

【図面の簡単な説明】

図は本発明の実施例を示すブロツク図である。

Claims (1)

1. 【特許請求の範囲】 １ ワードを構成するｎ個のデータビツトが各々
   異なつたメモリアレイに対応しており、該メモリ
   アレイはｎ個より少ないデコーダでアクセスさ
   れ、訂正不能エラー条件の原因となる障害データ
   ビツトを分散するためにメモリシステムの供給す
   る論理アドレスを変更する置換手段を上記デコー
   ダごとに含むメモリシステムにおいて、 メモリシステム中の任意のメモリアレイの代用
   となる予備メモリアレイ手段と、 同じデコーダによつて障害データビツトがアク
   セスされたため訂正不能エラー条件が発生したと
   きに、メモリシステムの供給する論理アドレスと
   不良メモリ場所のアドレスとを比較して、該不良
   メモリ場所を含むメモリアレイを前記予備メモリ
   アレイ手段で代用させるための論理手段と、 を有することを特徴とするメモリシステム。